CN111968980A - 一种存储器件的制造方法及其电容器 - Google Patents

Abstract

本发明公开了一种存储器件的制造方法，包括：提供半导体衬底；形成第一互连结构，所述第一互连结构包括电容器导电柱、位线导电柱以及导电柱之间的第一介质层；形成第一位线导电插塞，所述第一位线导电插塞包括与所述位线导电柱电连接的金属导电柱以及金属导电柱之间的第二介质层；依次形成第三介质层和硬掩模层；通过光刻和刻蚀工艺使硬掩模层图案化，并以图案化后的硬掩模层作为掩模进行刻蚀，在第二介质层和第三介质层中形成深孔，然后去除硬掩模层，所述深孔的底部暴露出所述电容器导电柱；形成第一电极层；形成高K铁电氧化物层和第二电极层；形成金属互连及板线和位线。

Description

一种存储器件的制造方法及其电容器

技术领域

本发明涉及存储器的制造领域。具体而言，本发明涉及一种存储器件的制造方法及其电容器。

背景技术

铁电存储器是一种特殊工艺的非易失性的存储器。当电场被施加到铁晶体管时，中心原子顺着电场停在第一低能量状态位置，而当电场反转被施加到同一铁晶体管时，中心原子顺着电场的方向在晶体里移动并停在第二低能量状态。大量中心原子在晶体单胞中移动耦合形成铁电畴，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以作为存储器。

当移去电场后，中心原子处于低能量状态保持不动，存储器的状态也得以保存不会消失，因此可利用铁电畴在电场下反转形成高极化电荷，或无反转形成低极化电荷来判别存储单元是在“1”或“0”状态。铁电畴的反转不需要高电场，仅用一般的工作电压就可以改变存储单元是在“1”或“0”的状态；也不需要电荷泵来产生高电压数据擦除，因而没有擦写延迟的现象。这种特性使铁电存储器在掉电后仍能够继续保存数据，写入速度快且具有无限次写入寿命，不容易写坏。并且，与现有的非易失性内存技术比较，铁电存储器具有更高的写入速度和更长的读写寿命。

图1示出了示例性铁电存储单元100的电路示意图。铁电存储单元100是铁电存储器件的存储元件，并且可以包括各种设计和配置。如图1所示，铁电存储单元100是“1T-1C”单元，其包括电容器102和晶体管104。晶体管104为NMOS晶体管。晶体管104的源极S电连接到位线BL。晶体管104的栅极电连接到字线WL。晶体管104的漏极D电连接到电容器102的下电极112。电容器102的上电极110连接到板线PL。

图2示出了示例性铁电存储单元100的立体示意图。为保证铁电存储单元100的铁电电容极化发生变化时能得到较强的信号，需要铁电电容的面积足够大。如图2所示，现有的平面铁电电容器102占据的面积较大，限制了该铁电存储单元的集成度。

发明内容

本发明的目的是提供一种存储器件的制造方法及其电容器，通过根据本发明的存储器件的制造方法及其电容器，提高铁电存储器的集成度，较低铁电存储器芯片成本。

根据本发明的一个实施例，提供一种存储器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括铁电存储单元区，所述铁电存储单元区具有源区、漏区、栅极区、隔离区以及各个功能区上方的电极及互连金属线；

形成第一互连结构，所述第一互连结构包括电容器导电柱、位线导电柱以及导电柱之间的第一介质层；

形成第一位线导电插塞，所述第一位线导电插塞包括与所述位线导电柱电连接的金属导电柱以及金属导电柱之间的第二介质层；

依次形成第三介质层和硬掩模层；

通过光刻和刻蚀工艺使硬掩模层图案化，并以图案化后的硬掩模层作为掩模进行刻蚀，在第二介质层和第三介质层中形成深孔，然后去除硬掩模层，所述深孔的底部暴露出所述电容器导电柱；

形成第一电极层；

形成高K铁电氧化物层和第二电极层；

形成金属互连及板线和位线。

在本发明的一个实施例中，形成第一电极层包括：沉积第一电极层；

去除第三介质层顶面的第一电极层，仅保留深孔底部和侧面的第一电极层。

在本发明的一个实施例中，存储器件的制造方法还包括：在形成高K铁电氧化物层和第二电极层之后，沉积钨金属，然后通过化学器械研磨去除第三介质层顶面的钨金属、高K铁电氧化物层和第二电极层，仅保留深孔中的钨金属、高K铁电氧化物层和第二电极层。

在本发明的一个实施例中，形成金属互连及板线和位线包括：在第三介质层的顶面形成第四介质层；在第四介质层上钻孔并形成导电结构，所述导电结构分别与第二电极层和第一位线导电插塞电连接；在所述导电结构上方形成板线，所述板线与第二电极层电连接；在板线上方形成位线及外接焊盘，所述位线与第一位线导电插塞电连接。

在本发明的一个实施例中，存储器件的制造方法还包括：在形成高K铁电氧化物层和第二电极层之后，通过光刻、刻蚀等工艺去除顶面的部分第一电极层、高K铁电氧化物层和第二电极层，仅保留深孔侧壁、底部及顶部四周的第一电极层、高K铁电氧化物层和第二电极层，从而使得每个电容器相互分离开。

在本发明的一个实施例中，形成金属互连及板线和位线包括：在第三介质层的顶面形成第四介质层；在第四介质层上钻孔并形成导电结构，所述导电结构分别与第二电极层和第一位线导电插塞电连接，其中与第二电极层电连接的导电结构从深孔底部的第二电极层延伸到第四介质层顶部，或者与第二电极层电连接的导电结构从深孔顶部四周的第二电极层延伸到第四介质层顶部；在所述导电结构上方形成板线，所述板线与第二电极层电连接；在板线上方形成位线及外接焊盘，所述位线与第一位线导电插塞电连接。

在本发明的一个实施例中，存储器件的制造方法还包括：在形成深孔并去除硬掩模层之后，对深孔顶部进行扩孔，形成扩孔结构，所述扩孔结构处于深孔的顶部且截面面积大于深孔的截面面积。

在本发明的一个实施例中，形成第一电极层包括：沉积第一电极层；去除第三介质层顶面、扩孔结构侧壁和底部的第一电极层，仅保留扩孔结构下方的深孔底部和侧面的第一电极层；

形成高K铁电氧化物层和第二电极层，使所述第二电极层完全填充深孔和扩孔；通过化学机械研磨的方式去除第三介质层顶面的高K铁电氧化物层和第二电极层。

在本发明的一个实施例中，第二介质层和第三介质层单独或它们的组合由至少两种不同的绝缘材料层叠形成，

所述方法还包括在形成深孔并去除硬掩模层之后，通过湿法刻蚀对深孔的侧壁进行处理，所述湿法刻蚀对至少两种不同的绝缘材料的刻蚀速率不同，从而在深孔侧壁上形成一个或多个凸起。

根据本发明的另一个实施例，提供一种存储器件的电容器，包括：

半导体衬底，所述半导体衬底包括铁电存储单元区，所述铁电存储单元区具有源区、漏区、栅极区、隔离区以及各个功能区上方的电极及互连金属线，

设置在半导体衬底上方的第一互连结构，所述第一互连结构包括电容器导电柱、位线导电柱以及导电柱之间的第一介质层；

第一位线导电插塞，所述第一位线导电插塞包括与所述位线导电柱电连接的金属导电柱以及金属导电柱之间的第二介质层；

层叠在第二介质层上的第三介质层；

形成在第二介质层和第三介质层中的深孔，所述深孔暴露出所述电容器导电柱；

依次沉积在深孔的侧壁和底部的第一电极层、高K铁电氧化物层和第二电极层；

板线和位线，所述板线通过金属互连连接到所述第二电极层，所述位线通过金属互连连接到第一位线导电插塞。

在本发明的另一个实施例中，所述第二介质层和第三介质层单独或它们的组合由至少两种不同的绝缘材料层叠形成，所述深孔的侧壁具有一个或多个凸起。

在本发明的另一个实施例中，存储器件的电容器还包括通过对深孔顶部进行刻蚀形成的扩孔结构，所述扩孔结构处于深孔的顶部且截面面积大于深孔结构的截面面积，所述第一电极层仅设置在扩孔结构下方的深孔底部和侧面，所述高K铁电氧化物层和第二电极层形成在深孔和扩孔结构的侧壁和底部。

在本发明提供的铁电电容器及其制造方法中，通过形成多个深孔结构，在所述深孔结构中依次形成电容器的下电极、铁电材料层及上电极，同时电容器之间形成位线，并使位线延伸至电容器之上，实现了三维铁电电容器结构，因此，本发明的这种结构也称为FCUB(铁电电容在位线的下方Ferroelectric Capacitor Under Bitline)。采用深孔型结构的下电极和上电极，可以在同等正对平面面积下，显著提高铁电电容的等效剩余极化强度，使得铁电存储器可以继续等比缩小而依然提供足够大的电压窗口，在130nm工艺节点以下可以实现铁电电容三维化，存储密度大。

本发明的三维铁电电容器件的制备方法完全与CMOS工艺兼容，便于集成，降低制造成本。

附图说明

为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。

图1示出了示例性铁电存储单元100的电路示意图。

图2示出了示例性铁电存储单元100的立体示意图。

图3A至图3O示出根据本发明的一个实施例的形成铁电存储单元的电容器的过程的截面图。

图4示出根据本发明的一个实施例的形成铁电存储单元的电容器的流程图。

图5示出根据本发明的一个实施例的对电容器进行平坦化工艺的截面示意图。

图6示出根据本发明的一个实施例的形成铁电存储单元的电容器的流程图。

图7A至图7D示出根据本发明的一个实施例的形成铁电存储单元的电容器的过程的截面图。

图8示出根据本发明的一个实施例的分隔开的电容器单元的立体示意图。

图9示出根据本发明的一个实施例的形成铁电存储单元的电容器的流程图。

图10A至图10E示出根据本发明的一个实施例的形成铁电存储单元的电容器的过程的截面图。

图11A示出了根据本发明的一个实施例的通过刻蚀工艺形成电容器深孔并去除碳层和氮氧化硅层后的电容器深孔部分的截面示意图。

图11B示出了根据本发明的一个实施例的侧壁具有凸起的电容器深孔部分的截面示意图。

具体实施方式

在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

一般来说，术语可以至少部分地根据上下文中的使用来理解。例如，在此使用的术语“一个或多个”，至少部分地根据上下文，可用于以单数形式来描述任何特征、结构或特性，或以复数形式来描述特征、结构或特性的组合。类似地，诸如“一个”、“一”、或“该”之类的术语又可以至少部分地根据上下文被理解为表达单数用法或表达复数用法。

能容易地理解的是，“在……上”、“在……之上”、以及“在……上方”在本发明中的含义应该以最宽泛方式来解释，使得“在……上”不仅指直接处于某物上，而且还可以包括在有中间特征或中间层位于二者之间的情况下处于某物上，并且“在……之上”、或“在…….上方”不仅指处于某物之上或上方，而且还可以包括在二者之间没有中间特征或中间层的情况下处于在某物之上或上方(即直接处于某物上)。

此外空间相关术语，如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等等可以在此用于方便描述一个元素或特征相对于另一元素或特征在附图中示出的关系。空间相关术语旨在除了涵盖器件在附图中描述的取向以外还涵盖该器件在使用或操作时的其它取向。装置可以以其它方式被定向(旋转90°或处于其它取向)，并且这里所用的空间相关描述相应地也可同样地来解释。

这里所用的术语“衬底”是指后续材料层所添加到的材料。衬底本身可以被图案化。添加到衬底之上的材料可以被图案化，或者可保持未经图案化。此外，衬底可包括多种多样的半导体材料，如硅、锗、砷化镓、磷化铟等。可替代地，衬底也可由电学非导电材料，如玻璃、塑料、或蓝宝石晶片制成。

这里所用的术语“层”是指包括具有厚度的某一区域的材料部位。层可以延伸到下方或上方结构的全部之上，或可以具有小于下方或上方结构的伸展。此外，层可以是同质或异质的连续结构的一个区域，该区域的厚度小于该连续结构的厚度。例如，层可位于任何一对水平平面之间，或位于该连续结构的顶面或底面处。层可水平地、垂直地、和/或沿锥形表面延伸。衬底可以是层，可包括一个或多个层在其中，和/或可以具有一个或多个层在其上，和/或一个或多个层在其下。一层可包括多层。例如，互连层可包括一个或多个导体和接触层(其中形成接触部、互连线和/或通孔)和一个或多个介电层。

图3A至图3O示出根据本发明的一个实施例的形成铁电存储单元的电容器的过程的截面图。图4示出根据本发明的一个实施例的形成铁电存储单元的电容器的流程图。结合图3A至图3O以及图4描述形成铁电存储单元的电容器的过程。

首先，在步骤410，提供半导体衬底310，如图3A所示。衬底310可以已经完成功能区的制造工艺。例如，衬底310包括电路区311和铁电存储单元区312。电路区311和铁电存储单元区312已经形成有器件的源区、漏区(图中未示出)、栅极区313、器件间隔离区314以及各个功能区上方的电极及互连金属线(图中未示出)。为了清楚并简化本发明的描述，在图3A中，仅示出了部分电路区311和铁电存储单元区312。电路区311可用于对铁电存储单元区312进行控制。

接下来，在步骤420，在衬底310上形成第一互连结构。如图3B所示，在本发明的一个实施例中，形成第一互连结构可包括：在衬底表面形成介质层321；通过通孔光刻和刻蚀等工艺在介质层321中形成通孔，该通孔暴露出衬底310上各功能区的外接电极；依次沉积粘合层和钨金属层填充该通孔；最后进行化学机械研磨工艺去除多余的介质层321、粘合层和钨金属层，形成从衬底310表面电极延伸到缘介质层321顶面的多个钨导电柱323、324、325。在图3B所示的具体实施例中，在钨导电柱与衬底310表面电极之间以及钨导电柱与介质层之间可以形成氮化钛作为粘合层(图中未示出)。多个钨导电柱可包括电路导电柱323、电容器导电柱324、位线导电柱325等等。电路导电柱323与电路区311表面电极连接，电容器导电柱324用于将铁电存储单元区312的晶体管的掺杂区(源极或漏极)与电容器形成电连接，位线导电柱325用于将铁电存储单元区312的晶体管另一掺杂区(漏极或源极)与位线形成电连接。

在本发明的实施例中，介质层321可以为氧化硅、氮氧硅、硼硅酸盐玻璃、硅酸磷玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化玻璃硅酸盐玻璃(FSG)、low-K介质等无机材料；也可以为聚酰亚胺、感光型环氧树脂、阻焊油墨、绿漆、干膜、感光型增层材料、BCB(双苯环丁烯树脂)或者PBO(苯基苯并二恶唑树脂)等有机材料。介质层可以通过化学气相沉积、滚压、旋涂、喷涂、印刷、非旋转涂覆、热压、真空压合、浸泡、压力贴合等方式制作。介质层321可以是单一材料层，也可以是多层材料层叠形成的复合材料层。

本领域的技术人员应该理解，第一互连结构的形成方法不限于上述具体示例。此外，还可以在第一互连结构形成之前或之后进行其他工艺，例如，形成一层或多个其他导电互连结构。

然后，在步骤430，形成第一位线导电插塞，如图3C所示。在本发明的一个实施例中，形成第一位线导电插塞可包括在第一互连结构表面形成介质层331；通过通孔光刻和刻蚀等工艺在介质层331中形成通孔，该通孔暴露出位线导电柱325的顶面；依次沉积粘合层和钨金属层填充该通孔；最后进行化学机械研磨工艺去除多余的介质层331和钨金属层，形成从位线导电柱325的顶面延伸到缘介质层331顶面的钨导电柱作为第一位线导电插塞332。在上述第一位线导电插塞的形成过程的同时，可以在电路区311上方形成与电路导电柱323电连接的钨导电柱，从而使电路导电柱323延伸到介质层331的顶面。

在本发明的实施例中，介质层331可以是与介质层321相同的材料，也可以是与介质层321不同的材料。

在实际操作中，可以多次重复形成一层或多层介质层以及位于介质层内的第一位线导电插塞341，如图3D所示，从而形成具有所需高度的第一位线导电插塞。同样，可以在存储单元区形成一层或多层第一位线导电插塞的同时，在电路区311上方形成与电路导电柱323电连接的一层或多层钨导电柱。在图3D所示的示例中，第一位线导电插塞341具有两层钨导电柱结构，然而本领域的技术人员应该理解，在本发明的其他实施例，第一位线导电插塞341可以仅具有一层钨导电柱结构，或者具有三层或更多层钨导电柱结构。每一层第一位线导电插塞341中所采用的介质材料可以相同也可以不同。

接下来，在步骤440，依次形成介质层351、碳层352和氮氧化硅层353作为进行深孔刻蚀的硬掩模，如图3E所示。在本发明的实施例中，可根据具体要求选择介质层351、碳层352和氮氧化硅层353的形成工艺和尺寸。

在步骤450，通过刻蚀工艺形成电容器深孔361，并去除碳层352和氮氧化硅层353，如图3F所示。在本发明的实施例中，通过刻蚀工艺形成电容器深孔361可包括通过光刻刻蚀工艺在氮氧化硅层353中形成窗口露出下方碳层352，以氮氧化硅层353为掩模刻蚀碳层352，形成窗口露出下方介质层351，以碳层352作为掩模刻蚀介质层351、342和331直到暴露出电容器导电柱324的顶端，最后去除碳层352和氮氧化硅层353。其中电容器深孔的底部的直径大于电容器导电柱324顶端的尺寸。在有些实施例中，在刻蚀深孔时，刻蚀到电容器导电柱324时刻蚀停止，但导电柱324周围的介质层继续向下刻蚀，会在电容器导电柱周边形成凹陷。

在步骤460，在深孔361的底部和侧壁上形成第一电极层371。第一电极层371是电容器的一个电极层，例如，可以是以下材料中的一种或多种：钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)、氧化钌(RuOx)、铱(Ir)、掺杂多晶硅、透明导电氧化物(TCO)或氧化铱(IrOx)或这些材料的复合。可通过原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、电子束Ebeam蒸发沉积、分子束外延MBE沉积、脉冲激光沉积PLD以及类似沉积工艺中的一种或多种工艺来沉积第一电极层371，如图3G所示。然后去除介质层顶面的材料层，仅保留深孔361底部和侧面的材料层，如图3H所示。

在步骤470，形成高K铁电氧化物层381和第二电极层382，如图3I所示。高K铁电氧化物层381是电容器的介质层，例如，可以是以下材料中的一种或多种：所述铁电材料包括氧和一种或多种铁电金属，所述铁电金属包括锆(Zr)、铪(Hf)、钛(Ti)、铝(Al)、镍(Ni)和/或铁(Fe)等，并且铁电材料可以掺杂第II族元素(例如钙(Ca)、锶(Sr)或钡(Ba))；第III族元素(例如钪(Sc)、钇(Y)、铝(Al)、镓(Ga)以及铟(In))；以及镧系元素(即，镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钷(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu))或这些材料的复合。可通过原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、电子束Ebeam蒸发沉积、分子束外延MBE沉积、脉冲激光沉积PLD以及类似沉积工艺中的一种或多种工艺来沉积第一沉积层。第二电极层382是电容器的另一个电极层，例如，可以是以下材料中的一种或多种：钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)、氧化钌(RuOx)、铱(Ir)、掺杂多晶硅、透明导电氧化物(TCO)或氧化铱(IrOx)或这些材料的复合。可通过原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、电子束Ebeam蒸发沉积、分子束外延MBE沉积、脉冲激光沉积PLD以及类似沉积工艺中的一种或多种工艺来沉积第二电极层382。

在步骤480，进行钨金属391填充，如图3J所示，然后通过化学器械研磨去除介质层351顶面的钨金属391、高K铁电氧化物层381和第二电极层382，如图3K所示，仅保留深孔361中的钨金属391、高K铁电氧化物层381和第二电极层382。

接下来，在步骤490，形成金属互连及板线、位线。在本发明的一个实施例中，形成金属互连及板线、位线可包括：首先在介质层351的顶面形成一层介质层392，如图3L所示；在介质层392上钻孔并形成多个导电柱390，该导电柱390连接到钨金属391、电路导电柱323和第一位线导电插塞341，如图3M所示；然后再在介质层392上形成一层介质层395，在介质层395上刻蚀开孔，在开孔内沉积金属铜形成金属线393作为板线393并形成金属互连394，如图3N所示；然后再在介质层395上形成介质层396，再在介质层396上开槽，然后在槽内沉积金属铜形成金属线作为位线397,如图3O。至此形成了存储器的铁电电容和板线及位线，然后在板线和位线的上方再形成介质层、金属互连和其他金属层等结构以形成对外的连接，此处不再一一详细说明。

介质层392可以是与介质层321相同的材料，也可以是与介质层321不同的材料。

在前述实施例中，形成第一互连结构的介质层321可以称为第一介质层，形成铁电电容的介质层331、342、351可以统称为第二介质层，覆盖铁电电容的介质层392可以称为第三介质层，第三介质层上方的介质层395可以称为第四介质层，第四介质层395上方的介质层396可以称为第五介质层。

在上述实施例中，将外围电路区域311的金属互连工艺与铁电存储单元区312的电容器及金属互连工艺结合在一起，从而在电容器形成的同时完成外围电路区域311与铁电存储单元区312金属互连及引出，有利于简化工艺步骤并降低制造成本。

在铁电电容器的MIM结构薄膜沉积后，会通过化学机械抛光工艺进行平坦化，将深孔结构外的MIM薄膜磨去而形成独立的铁电电容器结构，如图5所示，通过平坦化工艺，容易在图5的圆圈标记处出现金属离子残留，导致上下电极的漏电，若上电极4发生光刻对准偏差，容易造成上下电极的直接短路；因此图6至图8的实施例针对上述问题，提出了一种新的方案。

图6示出根据本发明的一个实施例的形成铁电存储单元的电容器的流程图。在图6所示的实施例中，步骤610至步骤650与上面图4所示步骤410至450类似，为了简化说明，省略步骤610至步骤650的详细描述。

在步骤660，依次形成第一电极层711、高K铁电氧化物层712和第二电极层713，如图7A所示。第一电极层711、高K铁电氧化物层712和第二电极层713材料和形成工艺与上述第一电极层、高K铁电氧化物层和第二电极层的材料和形成工艺类似，因此不再详细描述。

在步骤670，填充介质层，然后通过光刻、刻蚀等工艺去除顶面的部分第一电极层711、高K铁电氧化物层712和第二电极层713，仅保留深孔714侧壁、底部及四周的第一电极层711、高K铁电氧化物层712和第二电极层713，从而使得每个电容器相互分离开，如图7B所示。图8示出根据本发明的一个实施例的采用步骤670进行光刻和刻蚀后分隔开的电容器单元的立体示意图。如图所示与传统的平面电容不同，所述电容器为三维立体结构。

接下来，在步骤680，形成金属互连及板线、位线。在本发明的实施例中，形成金属互连及板线、位线可包括形成介质层715，如图7C所示，在介质层715中钻孔，并形成多个导电柱731、732、733，导电柱731、732、733分别连接到第二电极层713、电路导电柱716和第一位线导电插塞717，其中与第二电极层713连接的导电柱731是位于电容的中心位置。在图7C所示的实施例中，导电柱731从电容器深孔底部延伸到介质层715的顶部。在本发明的另一个实施例中，与电容器第二电极层713连接的导电柱731可以设置在电容器深孔顶部边缘的位置，如图7D所示。形成与电容第二电极层相连接的导电柱731之后，剩下的步骤可以参照图3N的步骤形成与导电柱731相连的铜金属板线(对应图3N中的393)，然后参照图3O的步骤形成介质层以及形成与导电柱733相连接的铜金属位线。

图9示出根据本发明的一个实施例的形成铁电存储单元的电容器的流程图。在图9所示的实施例中，步骤910至步骤950及步骤990与上面图4所示步骤410至450及步骤490类似，为了简化说明，省略步骤910至步骤950及步骤990的详细描述。

在步骤951，对深孔结构101顶部进行扩孔，如图10A所示。具体而言，可通过干法刻蚀在深孔顶部进行扩孔，形成扩孔结构102，扩孔结构102处于深孔的顶部且截面面积大于深孔结构的截面面积。

在步骤960，形成第一电极层103，如图10B所示。第一电极层103是电容器的底部电极层。然后去除介质层顶面、扩孔结构侧壁和底部的材料层，仅保留扩孔结构下方的深孔101底部和侧面的材料层，如图10C所示。

在步骤970，形成高K铁电氧化物层104和第二电极层105，其中高K铁电氧化物层104完全覆盖深孔的第一电极层以及扩孔结构的内表面，如图10D所示。第二电极层105完全填充深孔101和扩孔结构102。

在步骤980，通过化学机械研磨的方式将晶衬底表面多余的高K铁电氧化物层104和第二电极层105磨掉形成铁电电容结构，如图10E。

在步骤990，在铁电电容的上方形成一层介质层106，在介质层106上形成通孔，在通孔内形成与铁电电容上电极相连的导电柱107。然后再在介质层106上方形成形成金属互连、板线和位线，如图10F所示。形成金属互连、板线和位线的具体步骤可以参考图3N和图3O并结合前述实施例的步骤490的描述来形成金属互连及板线、位线。

图11A和图11B显示本发明的另一个实施例，其提供一种形成铁电存储单元的电容器的方法。在该实施例中，形成铁电存储单元的电容器的方法可以与上面图4、图6和图9所示流程类似。该实施例主要区别在于：前述图3O所示的实施例中，介质层331、342和介质层351统称为第二介质层，其中介质层331、342和351是由至少两种不同的绝缘材料层叠形成，并且在步骤450、650和950之后增加通过湿法刻蚀对电容器深孔的侧壁进行处理，在深孔侧壁上形成一个或多个凸起。图11A示出了根据本发明的一个实施例的通过刻蚀工艺形成电容器深孔并去除碳层和氮氧化硅层后的电容器深孔部分的截面示意图。如图11A所示，第二介质层包括三层第一绝缘材料111和二层第二绝缘112材料，每一层第一绝缘材料与第二绝缘材料依次交替层叠。在形成铁电电容的深孔结构时，先形成如图11A所示的侧壁平齐的深孔结构113，在刻蚀形成图11A的结构之后，对图11A形成的结构再进行湿法刻蚀，通过该湿法刻蚀工艺对介质层中不同绝缘材料的刻蚀速率不同形成不同的刻蚀深度，从而形成不同层之间的侧壁凹陷程度不同，形成不同层之间的凸出结构114。例如，第一绝缘材料层111的刻蚀速率低于第二绝缘材料层112的刻蚀速率，经过特定时间，第一绝缘材料层111相对于第二绝缘材料层112凸出，如图11B所示，从而可以在相同的孔径下增加电容的面积，实现铁电性能的提升。然后，在具有不同层的凸出结构的深孔114内沉积形成铁电电容的底电极层、铁电材料层和顶电极层，具体的步骤可以参考前述的460-490、660-690和960-990步骤的描述。本领域的技术人员应该理解，用于形成铁电电容深孔结构的第二介质层不限于图11A所示的三层第一绝缘材料111和二层第二绝缘材料112交替层叠结构，用于形成铁电电容深孔结构的第二介质层可以包括三种或更多种绝缘材料的层叠结构，并且可以根据实际需要设置每层绝缘材料的厚度和位置。用于形成铁电电容深孔结构的第二介质层的材料可以选自：氧化硅、氮氧硅、硼硅酸盐玻璃、硅酸磷玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化玻璃硅酸盐玻璃(FSG)、low-K介质等无机材料；也可以为聚酰亚胺、感光型环氧树脂、阻焊油墨、绿漆、干膜、感光型增层材料、BCB(双苯环丁烯树脂)或者PBO(苯基苯并二恶唑树脂)等有机材料或它们的组合。湿法刻蚀工艺可以是盐酸、磷酸、氢氟酸等酸性溶液进行刻蚀。

前述实施例虽然分别介绍了几种实施例的步骤，但前述不同实施例所介绍的步骤并非完全不可拆分的，各个实施例的具体步骤及结构也可以相互替换或结合，此处不再一一举例说明。

在本发明提供的铁电电容器及其制造方法中，通过形成多个深孔结构，在所述深孔结构中依次形成电容器的下电极、铁电材料层及上电极，同时电容器之间形成位线，并使位线延伸至电容器之上，实现了三维铁电电容器结构，因此，本发明的这种结构也称为FCUB(铁电电容在位线的下方Ferroelectric Capacitor Under Bitline)。采用深孔型结构的下电极和上电极，可以在同等正对平面面积下，显著提高铁电电容的等效剩余极化强度，使得铁电存储器可以继续等比缩小而依然提供足够大的电压窗口，在130nm工艺节点以下可以实现铁电电容三维化，存储密度大。

本发明的三维铁电电容器件的制备方法完全与CMOS工艺兼容，便于集成，降低制造成本。

尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (27)

1.一种存储器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括铁电存储单元区，所述铁电存储单元区具有源区、漏区、栅极区、隔离区以及各个功能区上方的电极及互连金属线；

形成第一互连结构，所述第一互连结构包括电容器导电柱、位线导电柱以及导电柱之间的第一介质层；

形成第一位线导电插塞，所述第一位线导电插塞包括与所述位线导电柱电连接的金属导电柱以及金属导电柱之间的第二介质层；

依次形成第三介质层和硬掩模层；

通过光刻和刻蚀工艺使硬掩模层图案化，并以图案化后的硬掩模层作为掩模进行刻蚀，在第二介质层和第三介质层中形成深孔，然后去除硬掩模层，所述深孔的底部暴露出所述电容器导电柱；

形成第一电极层；

形成高K铁电氧化物层和第二电极层；

形成金属互连及板线和位线。

2.如权利要求1所述的存储器件的制造方法，其特征在于，形成第一电极层包括：沉积第一电极层；

去除第三介质层顶面的第一电极层，仅保留深孔底部和侧面的第一电极层。

3.如权利要求1所述的存储器件的制造方法，其特征在于，还包括：在形成高K铁电氧化物层和第二电极层之后，沉积钨金属，然后通过化学器械研磨去除第三介质层顶面的钨金属、高K铁电氧化物层和第二电极层，仅保留深孔中的钨金属、高K铁电氧化物层和第二电极层。

4.如权利要求1所述的存储器件的制造方法，其特征在于，形成金属互连及板线和位线包括：在第三介质层的顶面形成第四介质层；在第四介质层上钻孔并形成导电结构，所述导电结构分别与第二电极层和第一位线导电插塞电连接；在所述导电结构上方形成板线，所述板线与第二电极层电连接；在板线上方形成位线及外接焊盘，所述位线与第一位线导电插塞电连接。

5.如权利要求1所述的存储器件的制造方法，其特征在于，还包括：在形成高K铁电氧化物层和第二电极层之后，通过光刻、刻蚀等工艺去除顶面的部分第一电极层、高K铁电氧化物层和第二电极层，仅保留深孔侧壁、底部及顶部四周的第一电极层、高K铁电氧化物层和第二电极层，从而使得每个电容器相互分离开。

6.如权利要求5所述的存储器件的制造方法，其特征在于，形成金属互连及板线和位线包括：在第三介质层的顶面形成第四介质层；在第四介质层上钻孔并形成导电结构，所述导电结构分别与第二电极层和第一位线导电插塞电连接，其中与第二电极层电连接的导电结构从深孔底部的第二电极层延伸到第四介质层顶部，或者与第二电极层电连接的导电结构从深孔顶部四周的第二电极层延伸到第四介质层顶部；在所述导电结构上方形成板线，所述板线与第二电极层电连接；在板线上方形成位线及外接焊盘，所述位线与第一位线导电插塞电连接。

7.如权利要求1所述的存储器件的制造方法，其特征在于，还包括：在形成深孔并去除硬掩模层之后，对深孔顶部进行扩孔，形成扩孔结构，所述扩孔结构处于深孔的顶部且截面面积大于深孔的截面面积。

8.如权利要求7所述的存储器件的制造方法，其特征在于，形成第一电极层包括：沉积第一电极层；去除第三介质层顶面、扩孔结构侧壁和底部的第一电极层，仅保留扩孔结构下方的深孔底部和侧面的第一电极层；

形成高K铁电氧化物层和第二电极层，使所述第二电极层完全填充深孔和扩孔；通过化学机械研磨的方式去除第三介质层顶面的高K铁电氧化物层和第二电极层。

9.如权利要求1所述的存储器件的制造方法，其特征在于，第二介质层和第三介质层单独或它们的组合由至少两种不同的绝缘材料层叠形成，

所述方法还包括在形成深孔并去除硬掩模层之后，通过湿法刻蚀对深孔的侧壁进行处理，所述湿法刻蚀对至少两种不同的绝缘材料的刻蚀速率不同，从而在深孔侧壁上形成一个或多个凸起。

10.一种存储器件的电容器，包括：

半导体衬底，所述半导体衬底包括铁电存储单元区，所述铁电存储单元区具有源区、漏区、栅极区、隔离区以及各个功能区上方的电极及互连金属线，

设置在半导体衬底上方的第一互连结构，所述第一互连结构包括电容器导电柱、位线导电柱以及导电柱之间的第一介质层；

第一位线导电插塞，所述第一位线导电插塞包括与所述位线导电柱电连接的金属导电柱以及金属导电柱之间的第二介质层；

层叠在第二介质层上的第三介质层；

形成在第二介质层和第三介质层中的深孔，所述深孔暴露出所述电容器导电柱；

依次沉积在深孔的侧壁和底部的第一电极层、高K铁电氧化物层和第二电极层；

板线和位线，所述板线通过金属互连连接到所述第二电极层，所述位线通过金属互连连接到第一位线导电插塞。

11.如权利要求10所述的存储器件的电容器，其特征在于，所述第二介质层和第三介质层单独或它们的组合由至少两种不同的绝缘材料层叠形成，所述深孔的侧壁具有一个或多个凸起。

12.如权利要求10所述的存储器件的电容器，其特征在于，还包括通过对深孔顶部进行刻蚀形成的扩孔结构，所述扩孔结构处于深孔的顶部且截面面积大于深孔结构的截面面积，所述第一电极层仅设置在扩孔结构下方的深孔底部和侧面，所述高K铁电氧化物层和第二电极层形成在深孔和扩孔结构的侧壁和底部。

13.一种存储器件的制造方法，其包括：

在半导体衬底上形成存储单元区和外围电路区，其中在存储单元区的衬底上形成晶体管，所述晶体管包括源极、漏极和栅极；

在存储单元区及外围电路区衬底的晶体管层上沉积第一介质层，在第一介质层内形成与晶体管源极或漏极对应的通孔，在通孔内形成第一位线导电柱和电容导电柱；

在第一介质层上沉积第二介质层，在第二介质层上与前述电容导电柱对应的位置形成深孔暴露出电容导电柱，在深孔内依次沉积下电极层、铁电材料层和上电极层形成铁电电容结构；在第二介质层中对应第一位线导电柱的上方形成通孔，在通孔内形成第二位线导电柱；

在铁电电容上方形成第三介质层，在第三介质层中对应第二位线导电柱形成位线通孔，在通孔内形成第三位线导电柱，在铁电电容上方形成与铁电电容上电极相连的电容金属导电柱；

在第三介质层上方形成第四介质层，在第四介质层形成与铁电电容上电极相连的电容金属导电柱相连接的金属板线，在第四介质层与位线导电金属对应的位置形成通孔，在通孔内形成金属位线导电插塞；

在第四介质层上方形成第五介质层，在第五介质层形成与金属位线导电插塞连通的金属位线。

14.如权利要求13所述的方法，其中还包括：第二介质层包括多层结构，在多层结构的每层与前一层的位线导电柱对应的位置形成通孔和位线导电柱。

15.如权利要求13所述的方法，其中在形成深孔的步骤还包括在第二介质层上方形成介电抗反射涂层作为深孔刻蚀的硬掩模的步骤，所述抗反射涂层包括碳层和氮氧化硅层。

16.如权利要求13所述的方法，其中在形成深孔的步骤进一步包括先刻蚀形成具有第一截面尺寸的深孔，然后在深孔上方刻蚀形成扩孔结构的步骤，扩孔结构处于深孔的顶部且截面面积大于深孔结构的截面面积。

17.如权利要求16所述的方法，其中形成铁电电容的步骤进一步包括：在深孔结构和扩孔结构内形成电容的底部电极层的第一电极层，然后去除介质层顶面、扩孔结构侧壁和底部的底部电极层，仅保留扩孔结构下方的深孔底部和侧面的第一电极层；

在底部电极层上形成铁电材料层和铁电材料层上的第二电极层，其中铁电材料层完全覆盖深孔的第一电极层以及扩孔结构的内表面，第二电极层完全填充深孔和扩孔结构；

通过化学机械研磨的方式将晶衬底表面的铁电材料层和第二电极层磨掉形成铁电电容结构。

18.如权利要求14所述的方法，其中刻蚀形成深孔的步骤进一步包括先对多层结构进行刻蚀，形成平齐的深孔内壁，然后再经过湿法刻蚀形成不同层之间的凸出结构。

19.如权利要求14所述的方法，其中所述位线导电柱为钨，所述金属位线导电插塞为铜。

20.如权利要求19所述的方法，其中在沉积所述位线导电柱时，所述位线导电柱的外围包覆有粘合层。

21.如权利要求13所述的方法，其中在深孔中沉积铁电电容时，还包括在沉积下电极之前沉积一层保护层，在沉积完上电极之后沉积一层保护层。

22.如权利要求13所述的方法，其中在形成铁电电容结构的步骤进一步包括：沉积完铁电电容的上电极之后，采用研磨工艺去除深孔外的电容结构。

23.如权利要求13所述的方法，其中在形成铁电电容结构的步骤进一步包括：沉积完铁电电容的上电极之后，再沉积一层介质层，采用光罩刻蚀工艺刻蚀深孔外铁电电容的一部分以形成分离的铁电电容结构的步骤。

24.如权利要求13所述的方法，其中在第三介质层形成铁电电容上电极连接的电容金属导电柱的步骤，其进一步包括在铁电电容上电极的中心区域形成通孔，在通孔内形成导电金属以形成电容金属导电柱的步骤。

25.如权利要求23所述的方法，其中在第三介质层形成铁电电容上电极连接的电容金属导电柱的步骤，其进一步包括在铁电电容的深孔外的边缘部位形成通孔，在通孔内形成导电金属以形成电容金属导电柱的步骤。

26.如权利要求13所述的方法，其中在第二介质层上电容导电柱对应的位置形成深孔暴露出电容导电柱时，刻蚀至电容导电柱位置时停止，电容导电柱周围的介质层继续向下刻蚀，在电容器导电柱周边形成凹陷。

27.如权利要求13所述的方法，其中所述铁电电容的上电极层和下电极层的材料包括下列各项至少之一：氮化钛(TiN)、氮化钛硅(TiSiNx)、氮化钛铝(TiAlNx)、碳氮化钛(TiCNx)、氮化钽(TaNx)、氮化钽硅(TaSiNx)、氮化钽铝(TaAlNx)、氮化钨(WNx)、硅化钨(WSix)、碳氮化钨(WCNx)、钌(Ru)、氧化钌(RuOx)、铱(Ir)、掺杂多晶硅、透明导电氧化物(TCO)或氧化铱(IrOx)；所述铁电材料层的材料包括氧和一种或多种铁电金属，所述铁电金属包括锆(Zr)、铪(Hf)、钛(Ti)、铝(Al)、镍(Ni)和/或铁(Fe)，并且铁电材料可以掺杂第II族元素钙(Ca)、锶(Sr)或钡(Ba)或第III族元素钪(Sc)、钇(Y)、铝(Al)、镓(Ga)以及铟(In)或者镧系元素镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钷(Pm)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)。

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