KR100609533B1 - 반도체소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로,
하드마스크층과 절연막 스페이서가 구비되는 비트라인을 형성하는 공정과, 상기 비트라인 사이에 저장전극 콘택플러그를 형성하는 공정과, 상기 전체표면상부에 층간절연막을 증착하고 평탄화식각하여 상기 비트라인 사이의 빈공간을 매립하는 공정과, 전체표면상부에 희생산화막을 형성하고 이를 저장전극 마스크를 이용하여 패터닝하는 공정과, 상기 희생산화막 측벽에 유전체막 스페이서를 형성하는 공정과, 상기 희생산화막을 제거하는 공정과, 전체표면상부에 캐패시터의 상,하부전극 물질을 증착하는 공정과, 전체표면상부를 도포하는 감광막을 형성하는 공정과, 상기 감광막 및 캐패시터의 상,하부전극 물질을 평탄화식각하여 상기 유전체막 스페이서를 노출시키는 공정과, 상기 감광막을 제거하는 공정으로 단차를 높이지 않고 고유전물질과 부식률이 낮은 금속을 사용하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 기술이다.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of semiconductor device}
도 1a 내지 도 1l 는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2n 는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 3a 내지 도 3c 는 본 발명의 제3실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 4a 내지 도 4e 는 본 발명의 제4실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 하드마스크층 2 : 절연막 스페이서
3 : 저장전극 콘택플러그 4 : 층간절연막
5 : 희생산화막 6 : 제1감광막
7 : 유전체막 8 : 캐패시터 상,하부 전극 물질
9 : 제2감광막 10 : 식각방지막
11 : 다른 희생산화막 12 : 다른 층간절연막
13 : 장벽금속층
고집적 메모리 소자를 제조하기 위해 높은 정전 용량을 얻기 위한 방편으로 두가지 방향으로 연구가 되고 있는데 첫째로는 하부 전극의 유효 면적을 넓히는 방향이며 둘째로는 높은 유전율를 가진 재료, 즉 BST, PLT, STO 등과 같은 재료를 활용하여 정전 용량을 높이는 방향으로 연구되고 있다. 본 발명의 경우는 두가지 연구 방향을 동시에 충족시키는 높은 정전 용량의 캐패시터 제조하는 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 캐패시터의 유전체막을 형성하는 방법으로 용이하게 유효 면적을 증가시키면서도 높은 유전률을 가진 물질을 사용하기 위해 필수적인 하부 전극 물질인 Pt, Ir, Ru 를 사용하면서도 하부 전극의 유효 면적을 증가시키는 구조물을 용이하게 제조하는 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하였다.
도시되지않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.
첫째, 캐패시터를 만드는 방법은 통상적으로 하부 전극 물질을 증착하고 하부 전극을 패터닝 ( Patterning ) 한 후 유전체막을 증착하고 상부 전극을 증착하여 캐패시터를 만드는 방법이 일반적이다. 이러한 방법은 하부전극, 유전체막, 상부 전극을 증착하고 패터닝을 공정을 순차적으로 진행하며 적층되는 구조를 가지게 된다. 이러한 적층구조는 필연적으로 높이를 증가시키는 결과를 가져오며 높이의 증가는 후속 공정의 어려움을 수반하게 된다.
둘째, 캐패시터의 정전 용량을 높이기 위한 방법으로 연구되고 있는 고유전 물질(BST, STO, PLT)을 사용하기 위해서는 하부 전극으로 Pt, Ir, Ru 와 같은 금속을 사용해야 한다.
특히 Pt의 경우는 식각(etch)에 필요한 반응 가스와의 반응성이 없고, 식각중 측벽에 재증착되는 문제로 인하여 패터닝과 식각에 기술적인 한계가 존재하고 있다.
그리고, 디자인룰 ( design rule ) 이 0.15 ㎛ 이하에서는 하부 전극간의 분리가 힘들뿐만 아니라, 하부 전극의 식각 후 모양이 수직 ( Vertical ) 하지 못하는 열악한 식각 결과가 관찰된다.
이러한 열악한 식각 특성의 문제는 하부 전극의 필요한 유효면적을 넓히기 위해서는 하부 전극의 높이를 증가시켜야 하는데 하부 전극 물질을 높이 증착 시켜도 열악한 식각 특성으로 인해 디자인룰을 만족시키기가 더욱 어려워 지는 어려움이 존재하며, 하부 전극의 유효 면적을 증가시키는 방법으로는 좁은 평면적에 여러 층을 쌓아 복잡한 기하학적 모양으로 하부 전극을 제조하는 것으로 하부 전극 물질을 증착, 마스크 공정을 반복 사용 또는 마스크의 추가 제작이 필요하고, 제조후 캐패시터의 에스펙트비 ( Aspect Ratio ) 가 크게 증가하는 단점이 있다.
또한 이러한 제조방법으로 캐패시터를 형성한후 절연을 하기 위해 절연체를 증착하게 되는 경우 캐패시터가 형성되어지는 부분과 캐패시터가 형성되지 않는 부분과의 단차가 캐패시터 높이만큼 형성되어 DRAM이나 엠엠엘 ( Memory Merged Logic ) 혹은 이엠 ( Embedded Memory )의 후속 금속 배선공정에 많은 어려움을 주고 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 높이 증가없이 고유전물질과 부식하지 않는 금속을 사용하여 캐패시터를 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
하드마스크층과 절연막 스페이서가 구비되는 비트라인을 형성하는 공정과,
상기 비트라인 사이에 저장전극 콘택플러그를 형성하는 공정과,
상기 전체표면상부에 층간절연막을 증착하고 평탄화식각하여 상기 비트라인 사이의 빈공간을 매립하는 공정과,
전체표면상부에 희생산화막을 형성하고 이를 저장전극 마스크를 이용하여 패터닝하는 공정과,
상기 희생산화막 측벽에 유전체막 스페이서를 형성하는 공정과,
상기 희생산화막을 제거하는 공정과,
전체표면상부에 캐패시터의 상,하부전극 물질을 증착하는 공정과,
전체표면상부를 도포하는 감광막을 형성하는 공정과,
상기 감광막 및 캐패시터의 상,하부전극 물질을 평탄화식각하여 상기 유전체막 스페이서를 노출시키는 공정과,
상기 감광막을 제거하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
하드마스크층과 절연막 스페이서가 구비되는 비트라인을 형성하는 공정과,
상기 비트라인 사이에 저장전극 콘택플러그를 형성하는 공정과,
상기 전체표면상부에 층간절연막을 증착하고 평탄화식각하여 상기 비트라인 사이의 빈공간을 매립하는 공정과,
전체표면상부에 희생산화막을 형성하고 이를 저장전극 마스크를 이용하여 패터닝하는 공정과,
상기 희생산화막 측벽에 유전체막 스페이서를 형성하는 공정과,
상기 희생산화막을 제거하는 공정과,
상기 유전체막 스페이서를 포함한 전체표면상부에 장벽금속층을 형성하는 공정과,
전체표면상부에 캐패시터의 상,하부전극 물질을 증착하는 공정과,
전체표면상부를 도포하는 감광막을 형성하는 공정과,
상기 감광막 및 캐패시터의 상,하부전극 물질을 평탄화식각하여 상기 유전체막 스페이서를 노출시키는 공정과,
상기 감광막을 제거하는 공정을 포함하는 것을 제2특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.
통상적인 하부 전극을 만드는 방법을 역으로 이용하여 실리콘산화막과 같이 습식 식각으로 제거가 용이한 물질로 하부 전극 형상을 만들고 그 형태에 유전체막을 증착한 후 스페이서를 형성하는 식각을 한 후 상기 실리콘산화막을 제거하고 상.하부 전극 물질을 증착한 후 평탄화 공정을 거쳐 전극간 분리를 하는 방법으로 캐패시터를 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1l 은 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이고, 도 2a 내지 도 2n 은 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이고, 도 3a 내지 도 3c 는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이고, 도 4a 내지 도 4e 는 본 발명의 제4실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
도 1a 내지 도 1l 은 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 비트라인 형성후 그 상부에 캐패시터를 만드는 씨.오.비. ( COB, capacitor on Bit Line ) 구조의 공정 순서를 나타낸 것이다.
먼저, 반도체 기판 상부에 소자분리막, 게이트전극, 소자분리막 및 상부 연결 플러그 등이 구비되는 하부절연층(도시안됨)을 형성한다.
이때, 상기 하부절연층은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한 것이다.
그 다음, 상기 하부절연층 상부에 비트라인(50)을 형성한다.
이때, 상기 비트라인(50)은 상부에 하드마스크층(1)이 구비되고, 측벽에 절연막 스페이서(2)가 구비된다.
여기서, 상기 하드마스크층(1)은 후속 식각공정시 비트라인을 보호하는 역할을 하며, 상기 하드마스크층(1)과 절연막 스페이서(2)는 비트라인(50)의 절연특성을 향상시키는 역할을 한다. (도 1a)
그 다음, 상기 하부절연층을 통하여 상기 반도체 기판과 캐패시터의 하부 전극을 연결하는 플러그 물질을 증착한 후, 이를 평탄화식각하여 저장전극 콘택플러그(3)를 형성한다.
이때, 상기 평탄화식각공정은 상기 하드마스크층(1)이 노출될때까지 실시하여 상기 저장전극 콘택플러그(3)를 상기 하드마스크층(1)과 같은 높이로 형성한다. (도 1b)
그 다음, 상기 비트라인(50) 간에 캐패시터 하부 전극을 연결하는 콘택플러그(3) 사이를 절연하는 물질인 층간절연막(4)을 증착한 후 평탄화 공정을 진행한 것을 나타낸다. (도 1c)
그리고, 캐패시터를 형성하기 위해 희생산화막(5)을 증착한다. 이때 상기 희생산화막(5)은 습식 습각 특성이 우수한 막질을 사용하는 것이 유리하다, 증착된 희생산화막(5) 위에 하부 전극이 될 부분만을 가리고 식각하기 위한 제1감광막(6)을 형성한다. (도 1d)
그리고, 상기 제1감광막(6)을 마스크로하여 상기 희생산화막(5)을 식각하고 상기 제1감광막(6)을 제거한다. 이때, 상기 비트라인(50) 상부의 하드마스크층(1)이 비트라인의 손상을 방지한다. (도 1e)
그 다음, 전체표면상부에 유전체막(7)을 증착한 것이다. 이때, 상기 유전체막(7)은 BST, STO, PLT 와 같은 고유전체박막으로 형성한다. (도 1f)
그리고, 상기 유전체막(7)을 이방성식각하여 상기 희생산화막(5)의 측벽에 유전체막(7) 스페이서를 형성한다. (도 1g)
그리고, 상기 희생산화막(5)을 습식방법으로 제거하여 유전체막(7) 스페이서 만을 남긴다. (도 1h)
그 다음, 전체표면상부에 캐패시터의 상,하부 전극 물질(8)을 증착한다. 이때, 상기 전극물질(8)은 Pt, Ru, Ir 와 같이 부식이 잘되지않는 금속으로 형성한다. (도 1i)
그리고, 하부 전극과 상부 전극을 분리하기 위해 전체표면상부에 제2감광막(9)을 도포한다. (도 1j)
그 다음, 하부 전극과 상부 전극의 분리를 할 수 있도록 평탄화 식각공정을 실시한다.
이때, 상기 평탄화식각공정은 화학기계연마 공정이나 에치백공정으로 실시한다. (도 1k)
그 다음, 상기 제2감광막(9)을 제거하여 캐패시터를 형성한다. (도 1l)
도 2a 내지 도 2n 은 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서, 캐패시터 형성 전에 식각방지막을 사용하여 하부 구조를 과도식각공정에서 안전하게 하는 제조 공정을 나타낸 것이다.
먼저, 반도체 기판 상부에 소자분리막, 게이트전극, 소자분리막 및 상부 연결 플러그 등이 구비되는 하부절연층(도시안됨)을 형성한다.
이때, 상기 하부절연층은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한 것이다.
그 다음, 상기 하부절연층 상부에 비트라인(50)을 형성한다.
이때, 상기 비트라인(50)은 상부에 하드마스크층(1)이 구비되고, 측벽에 절연막 스페이서(2)가 구비된다.
여기서, 상기 하드마스크층(1)은 후속 식각공정시 비트라인을 보호하는 역할을 하며, 상기 하드마스크층(1)과 절연막 스페이서(2)는 비트라인(50)의 절연특성을 향상시키는 역할을 한다. (도 2a)
그 다음, 상기 하부절연층을 통하여 상기 반도체 기판과 캐패시터의 하부 전극을 연결하는 플러그 물질을 증착한 후, 이를 평탄화식각하여 저장전극 콘택플러그(3)를 형성한다.
이때, 상기 평탄화식각공정은 상기 하드마스크층(1)이 노출될때까지 실시하여 상기 저장전극 콘택플러그(3)를 상기 하드마스크층(1)과 같은 높이로 형성한다. (도 2b)
그 다음, 상기 비트라인(50) 간에 캐패시터 하부 전극을 연결하는 콘택플러그(3) 사이를 절연하는 물질인 층간절연막(4)을 증착한 후 평탄화 공정을 진행한 것을 나타낸다. (도 2c)
그리고, 과도 식각에 의한 하부 구조의 훼손을 막기 위해 식각 방지막(10)을 증착한다. 이때, 상기 식각방지막(10)은 실리콘산화막이나 실리콘산화질화막으로 형성한다. (도 2d)
그 다음, 하부 전극을 연결해주기 위해 상기 식각 방지막(10)을 식각한다.
이때, 상기 식각방지막(10) 식각공정은 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 실시하여 상기 콘택플러그(3)를 노출시키는 것이다. (도 2e)
그 다음, 캐패시터를 형성하기 위해 희생산화막(5)을 증착한다. 이때 상기 희생산화막(5)은 습식 습각 특성이 우수한 막질을 사용하는 것이 유리하다, 증착된 희생산화막(5) 위에 하부 전극이 될 부분만을 가리고 식각하기 위한 제1감광막(6)을 형성한다. (도 2f)
그리고, 상기 제1감광막(6)을 마스크로하여 상기 희생산화막(5)을 식각하고 상기 제1감광막(6)을 제거한다. 이때, 상기 비트라인(50) 상측에 구비되는 상기 식각방지막(10)이 상기 비트라인(50)을 포함한 하부구조의 손상을 방지한다. (도 2g)
그 다음, 전체표면상부에 유전체막(7)을 증착한다. 이때, 상기 유전체막(7)은 BST, STO, PLT 와 같은 고유전체박막으로 형성한다. (도 2h)
그리고, 상기 유전체막(7)을 이방성식각하여 상기 희생산화막(5)의 측벽에 유전체막(7) 스페이서를 형성한다. (도 2i)
그리고, 상기 희생산화막(5)을 습식방법으로 제거하여 유전체막(7) 스페이서 만을 남긴다. (도 2j)
그 다음, 전체표면상부에 캐패시터의 상,하부 전극 물질(8)을 증착한다. 이때, 상기 전극물질(8)은 Pt, Ru, Ir 와 같이 부식이 잘되지 않는 금속으로 형성한다. (도 2k)
그리고, 하부 전극과 상부 전극을 분리하기 위해 전체표면상부에 제2감광막(9)을 도포한다. (도 2l)
그 다음, 하부 전극과 상부 전극의 분리를 할 수 있도록 평탄화 식각공정을 실시한다.
이때, 상기 평탄화식각공정은 화학기계연마 공정이나 에치백공정으로 실시한다. (도 2m)
그 다음, 상기 제2감광막(9)을 제거하여 캐패시터를 형성한다. (도 2n)
도 3a 내지 도 3c 는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체 기판 상부에 소자분리막, 게이트전극, 소자분리막 및 상부 연결 플러그 등이 구비되는 하부절연층(도시안됨)을 형성한다.
이때, 상기 하부절연층은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한 것이다.
그 다음, 상기 하부절연층 상부에 비트라인(50)을 형성한다.
이때, 상기 비트라인(50)은 상부에 하드마스크층(1)이 구비되고, 측벽에 절연막 스페이서(2)가 구비된다.
여기서, 상기 하드마스크층(1)은 후속 식각공정시 비트라인을 보호하는 역할을 하며, 상기 하드마스크층(1)과 절연막 스페이서(2)는 비트라인(50)의 절연특성을 향상시키는 역할을 한다.
그 다음, 상기 하부절연층을 통하여 상기 반도체 기판과 캐패시터의 하부 전극을 연결하는 플러그 물질을 증착한 후, 이를 평탄화식각하여 저장전극 콘택플러그(3)를 형성한다.
이때, 상기 평탄화식각공정은 상기 하드마스크층(1)이 노출될때까지 실시하여 상기 저장전극 콘택플러그(3)를 상기 하드마스크층(1)과 같은 높이로 형성한다.
그 다음, 상기 비트라인(50) 간에 캐패시터 하부 전극을 연결하는 콘택플러그(3) 사이를 절연하는 물질인 층간절연막(4)을 증착한 후 평탄화 공정을 진행한 것을 나타낸다.
그리고, 과도 식각에 의한 하부 구조의 훼손을 막기 위해 식각 방지막(10)을 증착한다. 이때, 상기 식각방지막(10)은 실리콘산화막이나 실리콘산화질화막으로 형성한다.
그 다음, 하부 전극을 연결해주기 위해 상기 식각 방지막(10)을 식각한다.
이때, 상기 식각방지막(10) 식각공정은 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 실시하여 상기 콘택플러그(3)를 노출시키는 것이다.
그 다음, 캐패시터를 형성하기 위해 희생산화막(5)을 증착한다. 이때 상기 희생산화막(5)은 습식 습각 특성이 우수한 막질을 사용하는 것이 유리하다, 증착된 희생산화막(5) 위에 하부 전극이 될 부분만을 가리고 식각하기 위한 제1감광막(6)을 형성한다.
그리고, 상기 제1감광막(6)을 마스크로하여 상기 희생산화막(5)을 식각하고 상기 제1감광막(6)을 제거한다. 이때, 상기 비트라인(50) 상측에 구비되는 상기 식각방지막(10)이 상기 비트라인(50)을 포함한 하부구조의 손상을 방지한다.
그 다음, 전체표면상부에 유전체막(7)을 증착한다. 이때, 상기 유전체막(7)은 BST, STO, PLT 와 같은 고유전체박막으로 형성한다.
그리고, 상기 유전체막(7)을 이방성식각하여 상기 희생산화막(5)의 측벽에 유전체막(7) 스페이서를 형성한다.
그리고, 상기 희생산화막(5)을 습식방법으로 제거하여 유전체막(7) 스페이서 만을 남긴다.
그 다음, 전체표면상부에 캐패시터의 상,하부 전극 물질(8)을 증착한다. 이때, 상기 전극물질(8)은 Pt, Ru, Ir 와 같이 부식이 잘되지않는 금속으로 형성한다. (도 3a)
그 다음, 전체표면상부에 다른 희생산화막(11)을 형성한다. 이때, 상기 다른 희생산화막(11)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그리고, 상기 유전체막(7) 스페이서가 노출되도록 상기 다른 희생산화막(11) 및 캐패시터의 상,하부 전극 물질(8)을 평탄화식각한다. (도 3b)
그 다음, 전체표면상부에 다른 층간절연막(12)을 형성한다. (도 3c)
도 4a 내지 도 4e 는 본 발명의 제4실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체 기판 상부에 소자분리막, 게이트전극, 소자분리막 및 상부 연결 플러그 등이 구비되는 하부절연층(도시안됨)을 형성한다.
이때, 상기 하부절연층은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한 것이다.
그 다음, 상기 하부절연층 상부에 비트라인(50)을 형성한다.
이때, 상기 비트라인(50)은 상부에 하드마스크층(1)이 구비되고, 측벽에 절연막 스페이서(2)가 구비된다.
여기서, 상기 하드마스크층(1)은 후속 식각공정시 비트라인을 보호하는 역할을 하며, 상기 하드마스크층(1)과 절연막 스페이서(2)는 비트라인(50)의 절연특성을 향상시키는 역할을 한다.
그 다음, 상기 하부절연층을 통하여 상기 반도체 기판과 캐패시터의 하부 전극을 연결하는 플러그 물질을 증착한 후, 이를 평탄화식각하여 저장전극 콘택플러그(3)를 형성한다.
이때, 상기 평탄화식각공정은 상기 하드마스크층(1)이 노출될때까지 실시하여 상기 저장전극 콘택플러그(3)를 상기 하드마스크층(1)과 같은 높이로 형성한다.
그 다음, 상기 비트라인(50) 간에 캐패시터 하부 전극을 연결하는 콘택플러그(3) 사이를 절연하는 물질인 층간절연막(4)을 증착한 후 평탄화 공정을 진행한 것을 나타낸다.
그리고, 과도 식각에 의한 하부 구조의 훼손을 막기 위해 식각 방지막(10)을 증착한다. 이때, 상기 식각방지막(10)은 실리콘산화막이나 실리콘산화질화막으로 형성한다.
그 다음, 하부 전극을 연결해주기 위해 상기 식각 방지막(10)을 식각한다.
이때, 상기 식각방지막(10) 식각공정은 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 실시하여 상기 콘택플러그(3)를 노출시키는 것이다.
그 다음, 캐패시터를 형성하기 위해 희생산화막(5)을 증착한다. 이때 상기 희생산화막(5)은 습식 습각 특성이 우수한 막질을 사용하는 것이 유리하다, 증착된 희생산화막(5) 위에 하부 전극이 될 부분만을 가리고 식각하기 위한 제1감광막(6)을 형성한다.
그리고, 상기 제1감광막(6)을 마스크로하여 상기 희생산화막(5)을 식각하고 상기 제1감광막(6)을 제거한다. 이때, 상기 비트라인(50) 상측에 구비되는 상기 식각방지막(10)이 상기 비트라인(50)을 포함한 하부구조의 손상을 방지한다.
그 다음, 전체표면상부에 유전체막(7)을 증착한다. 이때, 상기 유전체막(7)은 BST, STO, PLT 와 같은 고유전체박막으로 형성한다.
그리고, 상기 유전체막(7)을 이방성식각하여 상기 희생산화막(5)의 측벽에 유전체막(7) 스페이서를 형성한다.
그리고, 상기 희생산화막(5)을 습식방법으로 제거하여 유전체막(7) 스페이서 만을 남긴다.
전체표면상부에 장벽금속층(13)을 일정두께 형성한다. (도 4a)
그 다음, 전체표면상부에 캐패시터의 상,하부 전극 물질(8)을 증착한다. 이때, 상기 전극물질(8)은 Pt, Ru, Ir 와 같이 부식이 잘되지 않는 금속으로 형성한다. (도 4b)
그리고, 하부 전극과 상부 전극을 분리하기 위해 전체표면상부에 다른 희생산화막(11)을 도포한다. (도 4c)
그 다음, 하부 전극과 상부 전극의 분리를 할 수 있도록 평탄화 식각공정을 실시한다.
이때, 상기 평탄화식각공정은 화학기계연마 공정이나 에치백공정으로 실시한다. (도 4d)
그 다음, 전체표면상부에 다른 층간절연막(12)을 증착하여 후속공정을 용이하게 실시할 수 있도록 한다. (도 4e)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은 다음과 같은 효과가 기대된다.
첫째, 기존 캐패시터 제조 방법은 하부 전극을 먼저 만들고 그 위에 유전체 막을 증착한 후 다시 상부 전극을 증착하는구조, 즉 적층구조(Stack type)로 만들어진다. 본 발명은 먼저 캐패시터 유전체막을 하부 전극이 되어질 형상의 희생산화막에 증착한 후 스페이서를 형성하고 하부 전극 형상의 희생산화막을 습식 식각을 이용하여 제거(Dip out)한 후 상,하부 전극 물질을 증착하고, 평탄화 작업을 이용, 전극간을 절연하는 것으로서, 상,하부 전극 물질을 동시에 증착하는 것으로 공정 단순화가 가능할 뿐더러 상부 전극이 하부 전극을 옆으로 감싸 앉는 구조로 적층 구조(Stack Type)에 비해 Capacitor 높이를 감소시키고, 이러한 높이 증가 억제는 후속 금속 배선공정의 용이하게 실시할 수 있도록 하는 효과를 제공한다.
둘째, 고(高)정전 용량을 가지기 위해 고(高)유전 물질을 유전체막 물질로 사용하는 캐패시터는 하부 전극을 Pt, Ru, Ir 과 같은 물질을 필수적으로 사용해야 한다. 그러나 Pt와 같은 금속을 식각할 수 있는 반응 가스가 개발되지 않고 있는 상황에서 Pt와 같은 하부 전극 물질을 반도체 제조 공정에 도입하는 방법으로는 다마신 ( Damascene ) 용법을 사용하는 방법을 대안으로 제시하고 있지만 다마신 용법을 사용하지 않고도 Pt, Ir, Ru 과 같은 금속을 하부 전극을 사용하여 고정전 용량의 메모리소자를 제조할 수 있는 효과를 제공한다.
셋째, 캐패시터를 스택 ( Stack ) 형식과 같이 평탄화된 절연체 위에 캐패시터 구조를 만드는 방법은 고집적이 되는 최근 메모리 소자나 메모리와 논리 회로가 합쳐진 엠엠엘 소자 ( Memory Merged Logic Device ) 에서의 추세상 캐패시터의 정전 용량을 높이기 위해 캐패시터의 높이를 증가시키고 있다. 이러한 추세는 캐패시터로 인한 단차를 더 크게하는 문제를 유발시키고 있다. 이를 해결하기 위해 캐패 시터 위에 절연물질을 높이 증착하여 CMP공정, 또는 식각 공정을 사용하여 단차를 제거하는 방법과 평탄화 특성이 좋은 절연물질을 스핀 도포 ( Spin Coating ) 을 하는 것과 같은 방법을 이용하거나, 이러한 단차를 극복할 고난도의 마스크 공정 및 식각 공정을 개발해야 한다.
이러한 문제점을 본 발명은 유전체막 물질을 하부 전극 형상의 희생산화막에 증착한 후 스페이서를 형성하고 희생산화막을 습식방법으로 제거하여 유전체막 스페이서만의 구조를 형성하고, 장벽금속층 ( Barrier Metal ) 과 전극 물질을 증착후에 CMP로 전극간을 절연시키므로 하부전극, 유전물질, 상부전극 물질이 적층되지 않고 측면으로 형성되어 높이를 높이지 않으면서도 고유전물질과 잘 부식되지않는 Pt, Ir, Ru 과 같은 금속을 전극 재료로 사용하여 제조할 수 있는 효과를 제공한다.

Claims (10)

  1. 하드마스크층과 절연막 스페이서가 구비되는 비트라인을 형성하는 공정과,
    상기 비트라인 사이에 저장전극 콘택플러그를 형성하는 공정과,
    상기 전체표면상부에 층간절연막을 증착하고 평탄화식각하여 상기 비트라인 사이의 빈공간을 매립하는 공정과,
    전체표면상부에 희생산화막을 형성하고 이를 저장전극 마스크를 이용하여 패터닝하는 공정과,
    상기 희생산화막 측벽에 유전체막 스페이서를 형성하는 공정과,
    상기 희생산화막을 제거하는 공정과,
    전체표면상부에 캐패시터의 상,하부전극 물질을 증착하는 공정과,
    전체표면상부를 도포하는 감광막을 형성하는 공정과,
    상기 감광막 및 캐패시터의 상,하부전극 물질을 평탄화식각하여 상기 유전체막 스페이서를 노출시키는 공정과,
    상기 감광막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 희생산화막의 형성공정 전에 전체표면상부에 식각방지막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 감광막 대신 다른 희생산화막을 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  4. 제 1 항 내지 제 3 항중 어느 한항에 있어서,
    상기 캐패시터의 상,하부 전극물질은 Pt, Ru, Ir 과 같이 부식률이 낮은 한가지 금속으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  5. 제 1 항 내지 제 3 항중 어느 한항에 있어서,
    상기 유전체막은 BST, PLT, STO 와 같은 고유전율을 갖는 한가지 물질로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  6. 하드마스크층과 절연막 스페이서가 구비되는 비트라인을 형성하는 공정과,
    상기 비트라인 사이에 저장전극 콘택플러그를 형성하는 공정과,
    상기 전체표면상부에 층간절연막을 증착하고 평탄화식각하여 상기 비트라인 사이의 빈공간을 매립하는 공정과,
    전체표면상부에 희생산화막을 형성하고 이를 저장전극 마스크를 이용하여 패터닝하는 공정과,
    상기 희생산화막 측벽에 유전체막 스페이서를 형성하는 공정과,
    상기 희생산화막을 제거하는 공정과,
    상기 유전체막 스페이서를 포함한 전체표면상부에 장벽금속층을 형성하는 공정과,
    전체표면상부에 캐패시터의 상,하부전극 물질을 증착하는 공정과,
    전체표면상부를 도포하는 감광막을 형성하는 공정과,
    상기 감광막 및 캐패시터의 상,하부전극 물질을 평탄화식각하여 상기 유전체막 스페이서를 노출시키는 공정과,
    상기 감광막을 제거하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
  7. 제 6 항에 있어서,
    상기 층간절연막의 평탄화 식각 공정후 전체표면상부에 식각방지막을 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  8. 제 6 항에 있어서,
    상기 감광막 대신 다른 희생산화막을 사용하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  9. 제 6 항 내지 제 8 항중 어느 한항에 있어서,
    상기 캐패시터의 상,하부 전극물질은 Pt, Ru, Ir 과 같이 부식률이 낮은 한가지 금속으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
  10. 제 6 항 내지 제 8 항중 어느 한항에 있어서,
    상기 유전체막은 BST, PLT, STO 와 같은 고유전율을 갖는 한가지 물질로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.
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