TWI550852B

TWI550852B - 半導體結構及其製造方法

Info

Publication number: TWI550852B
Application number: TW104113466A
Authority: TW
Inventors: 賴二琨; 施彥豪
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-04-28
Filing date: 2015-04-28
Publication date: 2016-09-21
Also published as: TW201639150A

Description

半導體結構及其製造方法

【0001】

本發明是關於一種半導體結構、及其製造方法。本發明特別是關於一種其中通道層係連接至基板的半導體結構、及其製造方法。

【0002】

為了減低體積及重量、增加功率密度、改善可攜性等理由，業界人士係致力於增加半導體裝置的密度。一種達成方式是使用三維(3D)結構取代傳統的二維(2D)結構。三維半導體結構可能包括形成於基板上的多個堆疊。這些堆疊由高深寬比的溝槽或孔洞彼此分開。某些結構可能沿著堆疊的側壁形成於溝槽或孔洞中、和/或形成在溝槽或孔洞的底部。然而，隨著堆疊的高度增加，可能出現某些關於這些結構的問題。舉例來說，這類結構會更難以形成和保持其預定外型及狀態。

【0003】

本發明是關於關注形成於堆疊側壁上之結構的半導體結構、及其製造方法。

【0004】

根據一些實施例，提供一種半導體結構的製造方法。這種方法包括下列步驟。首先，在一基板上形成複數堆疊。分別在這些堆疊的側壁上形成複數記憶體層。分別在記憶體層上形成複數通道層，並暴露出這些通道層各者的一表面。之後，形成複數連接部，連接部分別將所述通道層各者的表面連接至基板。

【0005】

根據一些實施例，提供一種半導體結構。這種半導體結構包括一基板、複數堆疊、複數記憶體層、複數通道層、及複數連接部。堆疊設置於基板上。堆疊分別包括交替堆疊的導電層及絕緣層。記憶體層分別設置於堆疊的側壁上。通道層分別設置於記憶體層上，通道層分別包括暴露出的一表面。連接部分別將所述通道層各者的表面連接至基板。

【0006】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

【0062】

102、202、302、402、502、602‧‧‧基板
104、204、304、408、508、608‧‧‧堆疊
106、206、306‧‧‧犧牲層
108、208、308、412、512、612‧‧‧絕緣層
110、210、310、414、514、614‧‧‧硬遮罩層
112、212、312‧‧‧選擇性磊晶成長層
114、214、314、416、516、616‧‧‧記憶體層
120、220、324、422、522、626‧‧‧通道層
122、424‧‧‧間隔物
124‧‧‧連接部
126‧‧‧選擇性磊晶成長層
128、226、330‧‧‧氧化物
130、228、332‧‧‧氣隙
132、230、334‧‧‧導電層
134、232、336‧‧‧障壁層
222‧‧‧連接層
224‧‧‧連接部
316、618‧‧‧剩餘部分
320、622‧‧‧虛擬通道層
322、624‧‧‧氧化物
326‧‧‧連接層
328‧‧‧連接部
404、504、604‧‧‧埋層
406、506、606‧‧‧源線
410、510、610‧‧‧導電層
426‧‧‧連接部
428‧‧‧選擇性磊晶成長層
526‧‧‧連接層
528‧‧‧連接部
530‧‧‧連接部
628‧‧‧連接層
630‧‧‧連接部
632‧‧‧連接部
1040、2040、3040、4080、5080、6080‧‧‧堆疊
1060、2060、3060‧‧‧犧牲層
1080、2080、3080、4120、5120、6120‧‧‧絕緣層
1100、2100、3100、4140、5140、6140‧‧‧硬遮罩層
1140、2140、4160、5160‧‧‧共形記憶體層
1160、2160、3160、4180、5180、6180‧‧‧氧化物層
1180、2180、3180、4200、5200、6200‧‧‧氮化物層
1200、2200、3240、4220、5220、6260‧‧‧共形通道層
1220、4240‧‧‧間隔物層
2220、5240‧‧‧間隔物層
3140、6160‧‧‧共形記憶體層
3142、6162‧‧‧主要部分
3200、6220‧‧‧虛擬共形通道層
4100、5100、6100‧‧‧導電層
S‧‧‧表面

【0007】

第1A~1H圖繪示根據一實施例的半導體結構的製造方法。
第2A~2I圖繪示根據一實施例的半導體結構的製造方法。
第3A~3J圖繪示根據一實施例的半導體結構的製造方法。
第4A~4F圖繪示根據一實施例的半導體結構的製造方法。
第5A~5H圖繪示根據一實施例的半導體結構的製造方法。
第6A~6I圖繪示根據一實施例的半導體結構的製造方法。

【0008】

現在將於本說明書中說明一種半導體結構的製造方法、及由此所製造出的半導體結構，其中特別關注形成於堆疊側壁上之結構。這種方法包括下列步驟。首先，在一基板上形成複數堆疊。分別在這些堆疊的側壁上形成複數記憶體層。分別在記憶體層上形成複數通道層，並暴露出這些通道層各者的一表面。之後，形成複數連接部，連接部分別將所述通道層各者的表面連接至基板。

【0009】

第1A~1H圖繪示根據一實施例的半導體結構的製造方法。請參照第1A圖，提供一基板102。基板102可由矽形成，並且係p型摻雜。在基板102上形成一堆疊1040。在本實施例中，堆疊1040包括交替堆疊於基板102上的複數犧牲層1060及複數絕緣層1080。犧牲層1060可由矽氮化物(SiN)形成，絕緣層1080可由氧化物形成。或者，在另一實施例中，犧牲層1060可被導電層所取代，導電層例如可由摻雜的多晶矽形成。堆疊1040還可選擇性地包括一硬遮罩層1100，形成於犧牲層1060、及絕緣層1080上方。硬遮罩層1100可由SiN形成。由SiN形成的硬遮罩層1100能夠避免堆疊1040彎曲或倒塌。此外，它還可作為化學機係研磨(Chemical Mechanical Polishing, CMP)處理中的停止層。

【0010】

請參照第1B圖，圖案化堆疊1040。如此一來，便在基板102上形成複數堆疊104。堆疊104分別包括交替堆疊的犧牲層106及絕緣層108(還可選擇性地包括硬遮罩層110)。在一實施例中，如第1C圖所示，可在堆疊104之間於基板102上形成複數選擇性磊晶成長(Selective Epitaxial Growing, SEG)層112。選擇性磊晶成長層112係由未摻雜的多晶矽形成。藉由設置選擇性磊晶成長層112，可降低源線在打開時的電阻。接下來的圖式中，即使可能依然存在，亦省略選擇性磊晶成長層112的繪示。

【0011】

請參照第1D圖，在堆疊104之上形成一共形記憶體層1140。在一實施例中，共形記憶體層1140包括阻障層(blocking layer)、捕捉層(trapping layer)、及穿隧層(tunneling layer)。共形記憶體層1140可具有氧化物-氮化物-氧化物(ONO)結構、氧化物-氮化物-氧化物-氮化物-氧化物(ONONO)結構、或氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(ONONONO)結構等等。圖式中繪示包括氧化物層1160、及氮化物層1180的ONONONO結構。在共形記憶體層1140之上形成一共形通道層1200。共形通道層1200可由多晶矽形成。在一個例子中，共形通道層1200具有約150 Å的厚度。共形記憶體層1140、及共形通道層1200可藉由沉積來形成。

【0012】

請參照第1E圖，在共形通道層1200上形成一間隔物層1220。根據一實施例，間隔物層1220可藉由氧化共形通道層1200來形成。如此一來，在前一步驟，所沉積的多晶矽能夠具有較厚的厚度。此外，在氧化處理中，多晶矽晶粒可能會成長。較大的晶粒係有利於較高的遷移率(mobility)，從而可得到較高的記憶胞電流(cell current)。在一個例子中，於氧化處理之後，殘留的共形通道層1200具有約100 Å的厚度，所形成的間隔物層1220具有約110 Å的厚度。或者，在另一實施例中，間隔物層1220可藉由沉積氧化物來形成。氧化物層可保護其下的多晶矽層。

【0013】

請參照第1F圖，分開間隔物層1220、共形通道層1200、及共形記憶體層1140。如此一來，便形成記憶體層114、通道層120、及間隔物122。記憶體層114係分別形成於堆疊104的側壁上。通道層120係分別形成於記憶體層114上。此時，通道層120各自的一表面S係暴露出來。間隔物122係分別形成於通道層120上。此一分開製程可藉由蝕刻(例如乾蝕刻)來進行。

【0014】

請參照第1G圖，進行選擇性磊晶成長處理，從而形成複數連接部124。連接部124分別將通道層120各者的表面S連接至基板102。連接部124為成長自矽基板102的未摻雜的矽所形成的選擇性磊晶成長層。同時可能在多晶矽的通道層120上形成選擇性磊晶成長層126。在一實施例中，於選擇性磊晶成長處理之前，可選擇性地進行使用稀釋氫氟酸的浸漬(dip)處理，以移除自然生長的氧化物。然而，由氧化物形成的間隔物122應保持完整。

【0015】

之後可進行各種製程。在一實施例中，如第1H圖所示，將氧化物128填充至堆疊104之間的空間，其中可在氧化物128中形成氣隙(air gap)130。並且，形成於通道層120上的選擇性磊晶成長層126可藉由與氧化物128相關的化學機械研磨處理來移除。再者，在第1A~1H圖所繪示的實施例中，堆疊104中的犧牲層106可被導電層132取代。導電層132可由金屬形成，例如鎢(W)。此外，還可形成障壁層134，障壁層134例如由鈦氮化物(TiN)形成。

【0016】

由根據本實施例的方法所製造出的半導體結構包括一基板102、複數堆疊104、複數記憶體層114、複數通道層120、及複數連接部124。堆疊104設置於基板102上。堆疊104分別包括交替堆疊的導電層132及絕緣層108。記憶體層114分別設置於堆疊104的側壁上。通道層120分別設置於記憶體層114上，通道層120分別包括暴露出的一表面S。在一實施例中，半導體結構還可包括複數間隔物122，分別設置於通道層120。連接部124分別將通道層120各者的表面S連接至基板102。在本實施例中，連接部124為選擇性磊晶成長層。為求簡潔，其他的特徵便不在此複述。

【0017】

第2A~2I圖繪示根據另一實施例的半導體結構的製造方法。請參照第2A圖，提供一基板202。基板202可由矽形成，並且係p型摻雜。在基板202上形成一堆疊2040。在本實施例中，堆疊2040包括交替堆疊於基板202上的複數犧牲層2060及複數絕緣層2080。犧牲層2060可由SiN形成，絕緣層2080可由氧化物形成。堆疊2040還可選擇性地包括一硬遮罩層2100，形成於犧牲層2060、及絕緣層2080上方。

【0018】

請參照第2B圖，圖案化堆疊2040。如此一來，便在基板202上形成複數堆疊204。堆疊204分別包括交替堆疊的犧牲層206及絕緣層208(還可選擇性地包括硬遮罩層210)。在一實施例中，如第2C圖所示，可在堆疊204之間於基板202上形成複數選擇性磊晶成長層212。選擇性磊晶成長層212係由未摻雜的多晶矽形成。接下來的圖式中，即使可能依然存在，亦省略選擇性磊晶成長層212的繪示。

【0019】

請參照第2D圖，在堆疊204之上形成一共形記憶體層2140。在一實施例中，共形記憶體層2140包括阻障層、捕捉層、及穿隧層。共形記憶體層2140可具有ONO結構、ONONO結構、或ONONONO結構等等。圖式中繪示包括氧化物層2160、及氮化物層2180的ONONONO結構。在共形記憶體層2140之上形成一共形通道層2200。共形通道層2200可由多晶矽形成。由於在本實施例接下來的步驟中將形成另一多晶矽層，共形通道層2200的厚度可薄於共形通道層1200的厚度。在一個例子中，共形通道層2200具有約100 Å的厚度。共形記憶體層2140、及共形通道層2200可藉由沉積來形成。

【0020】

請參照第2E圖，在共形通道層2200上形成一間隔物層2220。根據一實施例，間隔物層2220可藉由氧化共形通道層2200來形成。在一個例子中，於氧化處理之後，殘留的共形通道層2200具有約60 Å的厚度，所形成的間隔物層2220具有約100 Å的厚度。

【0021】

請參照第2F圖，分開間隔物層2220、共形通道層2200、及共形記憶體層2140。如此一來，便形成記憶體層214、及通道層220。記憶體層214係分別形成於堆疊204的側壁上。通道層220係分別形成於記憶體層214上。通道層220各自的一表面S係暴露出來。此一分開製程可藉由蝕刻(例如乾蝕刻)來進行。此時，部分的間隔物層2220仍殘留在通道層220上。接著，移除殘留在通道層220上的間隔物層2220，如第2G圖所示。此一移除製程可藉由使用稀釋氫氟酸的浸漬處理來進行。在某些情況下，記憶體層214中的氧化物層暴露出的部分也可能遭到蝕刻。

【0022】

請參照第2H圖，在通道層220上形成一連接層222，連接層222更從通道層220延伸至基板202。連接層222包括連接部224，連接部224分別將通道層220各者的表面S連接至基板202。連接層222可由未摻雜的多晶矽形成。連接層222可藉由在整個結構之上進行沉積來形成。在一個例子中，連接層222具有約70 Å的厚度。

【0023】

之後可進行各種製程。在一實施例中，如第2I圖所示，將氧化物226填充至堆疊204之間的空間，其中可在氧化物226中形成氣隙228。並且，形成於堆疊204上的連接層222部分可藉由與氧化物226相關的化學機械研磨處理來移除。再者，在第2A~2I圖所繪示的實施例中，堆疊204中的犧牲層206可被導電層230取代。導電層230可由金屬形成，例如鎢。此外，還可形成障壁層232，障壁層232例如由TiN形成。

【0024】

由根據本實施例的方法所製造出的半導體結構包括一基板202、複數堆疊204、複數記憶體層214、複數通道層220、及一連接層222。堆疊204設置於基板202上。堆疊204分別包括交替堆疊的導電層230及絕緣層208。記憶體層214分別設置於堆疊204的側壁上。通道層220分別設置於記憶體層214上，通道層220分別包括暴露出的一表面S。連接層222設置於通道層220上，更從通道層220延伸至基板202。連接層222包括連接部224，連接部224分別將通道層220各者的表面S連接至基板202。為求簡潔，其他的特徵便不在此複述。

【0025】

第3A~3J圖繪示根據再一實施例的半導體結構的製造方法。請參照第3A圖，提供一基板302。基板302可由矽形成，並且係p型摻雜。在基板302上形成一堆疊3040。在本實施例中，堆疊3040包括交替堆疊於基板302上的複數犧牲層3060及複數絕緣層3080。犧牲層3060可由SiN形成，絕緣層30800可由氧化物形成。堆疊3040還可選擇性地包括一硬遮罩層3100，形成於犧牲層3060、及絕緣層3080上方。

【0026】

請參照第3B圖，圖案化堆疊3040。如此一來，便在基板302上形成複數堆疊304。堆疊304分別包括交替堆疊的犧牲層306及絕緣層308(還可選擇性地包括硬遮罩層310)。在一實施例中，如第3C圖所示，可在堆疊304之間於基板302上形成複數選擇性磊晶成長層312。選擇性磊晶成長層312係由未摻雜的多晶矽形成。接下來的圖式中，即使可能依然存在，亦省略選擇性磊晶成長層312的繪示。

【0027】

請參照第3D圖，在堆疊304之上形成一共形記憶體層3140。共形記憶體層3140可具有氮化物-氧化物(NO)結構、氮化物-氧化物-氮化物-氧化物(NONO)結構、或氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(NONONO)結構等等。圖式中繪示包括氧化物層3160、及氮化物層3180的NONONO結構。在共形記憶體層3140之上形成一虛擬共形通道層3200。虛擬共形通道層3200可由多晶矽形成。在一個例子中，虛擬共形通道層3200具有約100 Å的厚度。共形記憶體層3140、及虛擬共形通道層3200可藉由沉積來形成。

【0028】

請參照第3E圖，分開虛擬共形通道層3200、及共形記憶體層3140。如此一來，便形成記憶體層各者之一主要部分3142、及虛擬通道層320。記憶體層的主要部分3142係分別形成於堆疊304的側壁上。虛擬通道層320分別形成於記憶體層各者之主要部分3142上。此一分開製程可藉由蝕刻(例如乾蝕刻)來進行。接著，如第3F圖所示，移除虛擬通道層320，並暴露出記憶體層主要部分3142中最外側的氮化物層。此一移除製程可藉由使用稀釋NH ₄OH的蝕刻來進行。在某些情況下，矽基板302也可能遭到蝕刻。然而，記憶體層的主要部分3142將保持完整。

【0029】

請參照第3G圖，形成記憶體層314各者之一剩餘部分316。在一實施例中，所形成的記憶體層314包括阻障層、捕捉層、及穿隧層。根據一實施例，記憶體層314的剩餘部分316(一氧化物層)可藉由臨場蒸氣產生(In-Situ Steam Generation, ISSG)氧化記憶體層主要部分3142中最外側的氮化物層來形成。同時可能在基板302暴露出的部分形成氧化物322。在一個例子中，記憶體層314中由ISSG氧化所形成的氧化物層具有約10~13 Å的厚度，氧化物322具有約30 Å的厚度。在一實施例中，於ISSG氧化處理之前，可選擇性地進行使用稀釋氫氟酸的浸漬處理，以移除自然生長的氧化物。在本實施例中，由於記憶體層的最外側氧化物層係在蝕刻製程之後由額外的製程所形成，即使此一氧化物層非常的薄，例如只有約10~20 Å (典型的記憶體層中，一層氧化物層例如約為50 Å)，也不會被所述蝕刻製程損壞。

【0030】

在堆疊304、及記憶體層314之上形成一共形通道層3240。共形通道層3240可由未摻雜的多晶矽形成。共形通道層3240可藉由沉積來形成。在一個例子中，共形通道層3240具有約80 Å的厚度。

【0031】

請參照第3H圖，分開共形通道層3240。如此一來，便形成複數通道層324。通道層324係分別形成於記憶體層314上。通道層324各自的一表面S係暴露出來。此一分開製程可藉由蝕刻來進行。在此一蝕刻處理中，通道層324幾乎或完全保持完整。也就是說，根據本實施例的方法具有相關於通道層完整性之保持的優勢。

【0032】

請參照第3I圖，氧化物322係例如藉由使用稀釋氫氟酸的浸漬處理來移除。接著，在通道層324上形成一連接層326，連接層326更從通道層324延伸至基板302。連接層326包括連接部328，連接部328分別將通道層324各者的表面S連接至基板302。連接層326可由未摻雜的多晶矽形成。連接層326可藉由在整個結構之上進行沉積來形成。

【0033】

之後可進行各種製程。在一實施例中，如第3J圖所示，將氧化物330填充至堆疊304之間的空間，其中可在氧化物330中形成氣隙332。並且，形成於堆疊304上的連接層326部分可藉由與氧化物330相關的化學機械研磨處理來移除。再者，在第3A~3J圖所繪示的實施例中，堆疊304中的犧牲層306可被導電層334取代。導電層334可由金屬形成，例如鎢。此外，還可形成障壁層336，障壁層336例如由TiN形成。

【0034】

由根據本實施例的方法所製造出的半導體結構包括一基板302、複數堆疊304、複數記憶體層314、複數通道層324、及一連接層326。堆疊304設置於基板302上。堆疊304分別包括交替堆疊的導電層334及絕緣層308。記憶體層314分別設置於堆疊304的側壁上。通道層324分別設置於記憶體層314上，通道層324分別包括暴露出的一表面S。連接層326設置於通道層324上，更從通道層324延伸至基板302。連接層326包括連接部328，連接部328分別將通道層324各者的表面S連接至基板302。為求簡潔，其他的特徵便不在此複述。

【0035】

第4A~4F圖繪示根據又一實施例的半導體結構的製造方法。請參照第4A圖，提供一基板402。在本實施例中，基板402包括一埋層404、及形成於埋層404上的一源線。埋層404可為氧化物埋層。源線406可以係n型重摻雜。在基板402上形成一堆疊4080。在本實施例中，堆疊4080包括交替堆疊於基板402上的複數導電層4100及複數絕緣層4120。導電層4100可由p型重摻雜多晶矽形成，絕緣層4120可由氧化物形成。堆疊4080還可選擇性地包括一硬遮罩層4140，形成於導電層4100、及絕緣層4120上方。硬遮罩層4140可由SiN形成。

【0036】

請參照第4B圖，圖案化堆疊4080。如此一來，便在基板402上形成複數堆疊408。堆疊408分別包括交替堆疊的導電層410及絕緣層412(還可選擇性地包括硬遮罩層414)。

【0037】

請參照第4C圖，在堆疊408之上形成一共形記憶體層4160。在一實施例中，共形記憶體層4160包括阻障層、捕捉層、及穿隧層。共形記憶體層4160可具有ONO結構、ONONO結構、或ONONONO等等。圖式中繪示包括氧化物層4180、及氮化物層4200的ONONONO結構。在共形記憶體層4160之上形成一共形通道層4220。共形通道層4220可由多晶矽形成。一個例子中，共形通道層4220具有約150 Å的厚度。共形記憶體層4160、及共形通道層4220可藉由沉積來形成。

【0038】

請參照第4D圖，在共形通道層4220上形成一間隔物層4240。據一實施例，間隔物層4240可藉由氧化共形通道層4220來形成。在一個例子中，於氧化處理之後，殘留的共形通道層4220具有約100 Å的厚度，所形成的間隔物層4240具有約110 Å的厚度。氧化物層可保護其下的多晶矽層。

【0039】

請參照第4E圖，分開間隔物層4240、共形通道層4220、及共形記憶體層4160。如此一來，便形成記憶體層416、通道層422、及間隔物424。記憶體層416係分別形成於堆疊408的側壁上。通道層422係分別形成於記憶體層416上。此時，通道層422各自的一表面S係暴露出來。間隔物424係分別形成於通道層422上。此一分開製程可藉由蝕刻(例如乾蝕刻)來進行。

【0040】

請參照第4F圖，進行選擇性磊晶成長處理，從而形成複數連接部426。連接部426分別將通道層422各者的表面S連接至基板402。更具體地說，連接部426係連接至源線406。連接部426為成長自n型重摻雜源線406的n型重摻雜矽所形成的選擇性磊晶成長層。同時可能在多晶矽的通道層422上形成選擇性磊晶成長層428。選擇性磊晶成長層428可在之後的步驟移除。在一實施例中，於選擇性磊晶成長處理之前，可選擇性地進行使用稀釋氫氟酸的浸漬處理，以移除自然生長的氧化物。然而，由氧化物形成的間隔物424應保持完整。

【0041】

由根據本實施例的方法所製造出的半導體結構包括一基板402、複數堆疊408、複數記憶體層416、複數通道層422、及複數連接部426。基板402可包括一埋層404、及形成於埋層404上的一源線406。堆疊408設置於基板402上。堆疊408分別包括交替堆疊的導電層410及絕緣層412。記憶體層416分別設置於堆疊408的側壁上。通道層422分別設置於記憶體層416上，通道層422分別包括暴露出的一表面S。在一實施例中，半導體結構還可包括複數間隔物424，分別設置於通道層422上。連接部426分別將通道層422各者的表面S連接至基板402。更具體地說，連接部426分別將通道層422各者的表面S連接至源線406。在本實施例中，連接部426為選擇性磊晶成長層。連接部426可以係n型重摻雜。為求簡潔，其他的特徵便不在此複述。

【0042】

第5A~5H圖繪示根據又再一實施例的半導體結構的製造方法。請參照第5A圖，提供一基板502。在本實施例中，基板502包括一埋層504、及形成於埋層504上的一源線506。埋層504可為氧化物埋層。源線506可以係n型重摻雜。在基板502上形成一堆疊5080。在本實施例中，堆疊5080包括交替堆疊於基板502上的複數導電層5100及複數絕緣層5120。導電層5100可由p型重摻雜多晶矽形成，絕緣層5120可由氧化物形成。堆疊5080還可選擇性地包括一硬遮罩層5140，形成於導電層5100、及絕緣層5120上方。

【0043】

請參照第5B圖，圖案化堆疊5080。如此一來，便在基板502上形成複數堆疊508。堆疊508分別包括交替堆疊的導電層510及絕緣層512(還可選擇性地包括硬遮罩層514)。

【0044】

請參照第5C圖，在堆疊508之上形成一共形記憶體層5160。在一實施例中，共形記憶體層5160包括阻障層、捕捉層、及穿隧層。共形記憶體層5160可具有ONO結構、ONONO結構、或ONONONO結構等等。圖式中繪示包括氧化物層5180、及氮化物層5200的ONONONO結構。在共形記憶體層5160之上形成一共形通道層5220。共形通道層5220可由多晶矽形成。由於在本實施例接下來的步驟中將形成另一多晶矽層，共形通道層5220的厚度可薄於共形通道層4220的厚度。在一個例子中，共形通道層5220具有約100 Å的厚度。共形記憶體層5160、及共形通道層5220可藉由沉積來形成。

【0045】

請參照第5D圖，在共形通道層5220上形成一間隔物層5240。根據一實施例，間隔物層5240可藉由氧化共形通道層5220來形成。在一個例子中，於氧化處理之後，殘留的共形通道層5220具有約60 Å的厚度，所形成的間隔物層5240具有約100 Å的厚度。

【0046】

請參照第5E圖，分開間隔物層5240、共形通道層5220、及共形記憶體層5160。如此一來，便形成記憶體層516、及通道層522。記憶體層516係分別形成於堆疊508的側壁上。通道層5220係分別形成於記憶體層51上。通道層522各自的一表面S係暴露出來。此一分開製程可藉由蝕刻(例如乾蝕刻)來進行。此時，部分的間隔物層5240仍殘留在通道層522上。接著，移除殘留在通道層522上的間隔物層5240，如第5F圖所示。此一移除製程可藉由使用稀釋氫氟酸的浸漬處理來進行。在某些情況下，記憶體層516中的氧化物層暴露出的部分也可能遭到蝕刻。

【0047】

請參照第5G圖，在通道層522上形成一連接層526，連接層526更從通道層522延伸至基板502。連接層526包括連接部528，連接部528分別將通道層522各者的表面S連接至基板502。更具體地說，連接部528係連接至源線506。連接層526可由未摻雜的多晶矽形成。連接層526可藉由在整個結構之上進行沉積來形成。在一個例子中連接層526具有約70 Å的厚度。

【0048】

請參照第5H圖，連接部528可轉變為n型重摻雜。根據一實施例，經摻雜的連接部530可藉由快速熱處理(rapid thermal treating)來形成。藉由這個處理，摻雜物從n型重摻雜的源線506朝通道層522擴散。或者，在另一實施例中，可進行離子植入。

【0049】

由根據本實施例的方法所製造出的半導體結構包括一基板502、複數堆疊508、複數記憶體層516、複數通道層522、及一連接層526。基板502可包括一埋層504、及形成於埋層504上的一源線506。堆疊508設置於基板502上。堆疊508分別包括交替堆疊的導電層510及絕緣層512。記憶體層516分別設置於堆疊508的側壁上。通道層522分別設置於記憶體層516上，通道層522分別包括暴露出的一表面S。連接層526設置於通道層522上，更從通道層522延伸至基板502。連接層526包括連接部530，連接部530分別將通道層522各者的表面S連接至基板502。更具體地說，連接部530分別將通道層522各者的表面S連接至源線506。連接部530可以係n型重摻雜。為求簡潔，其他的特徵便不在此複述。

【0050】

第6A~6I圖繪示根據又一不同實施例的半導體結構的製造方法。請參照第6A圖，提供一基板602。在本實施例中，基板602包括一埋層604、及形成於埋層604上的一源線606。埋層604可為氧化物埋層。源線606可以係n型重摻雜。在基板602上形成一堆疊6080。在本實施例中，堆疊6080包括交替堆疊於基板602上的複數導電層6100及複數絕緣層6120。導電層6100可由p型重摻雜多晶矽形成，絕緣層6120可由氧化物形成。堆疊6080還可選擇性地包括一硬遮罩層6140，形成於導電層6100、及絕緣層6120上方。

【0051】

請參照第6B圖，圖案化堆疊6080。如此一來，便在基板602上形成複數堆疊608。堆疊608分別包括交替堆疊的導電層610及絕緣層612(還可選擇性地包括硬遮罩層614)。

【0052】

請參照第6C圖，在堆疊608之上形成一共形記憶體層6160。共形記憶體層616可具有氮化物-氧化物(NO)結構、氮化物-氧化物-氮化物-氧化物(NONO)結構、或氮化物-氧化物-氮化物-氧化物-氮化物-氧化物(NONONO)結構等等。圖式中繪示包括氧化物層6180、及氮化物層6200的NONONO結構。在共形記憶體層6160之上形成一虛擬共形通道層6220。虛擬共形通道層6220可由多晶矽形成。在一個例子中，虛擬共形通道層6220具有約100 Å的厚度。共形記憶體層6160、及虛擬共形通道層6220可藉由沉積來形成。

【0053】

請參照第6D圖，分開虛擬共形通道層6220、及共形記憶體層6160。如此一來，便形成記憶體層各者之一主要部分6162、及虛擬通道層622。記憶體層的主要部分6162係分別形成於堆疊608的側壁上。虛擬通道層622分別形成於記憶體層各者之主要部分6162上。此一分開製程可藉由蝕刻(例如乾蝕刻)來進行。接著，如第6E圖所示，移除虛擬通道層622並暴露出記憶體層主要部分6162中最外側的氮化物層。此一移除製程可藉由使用稀釋NH ₄OH的蝕刻來進行。在某些情況下，矽基板602也可能遭到蝕刻。然而，記憶體層的主要部分6162將保持完整。

【0054】

請參照第6F圖，形成記憶體層616各者之一剩餘部分618。在一實施例中，所形成的記憶體層616包括阻障層、捕捉層、及穿隧層。根據一實施例，記憶體層616的剩餘部分618(一氧化物層)可藉由ISSG氧化記憶體層主要部分6162中最外側的氮化物層來形成。同時可能在基板602暴露出的部分形成氧化物624。在一個例子中，記憶體層616中由ISSG氧化所形成的氧化物層具有約10~13 Å的厚度，氧化物624具有約30 Å的厚度。在一實施例中，於ISSG氧化處理之前，可選擇性地進行使用稀釋氫氟酸的浸漬處理，以移除自然生長的氧化物。在本實施例中，由於記憶體層的最外側氧化物層係在蝕刻製程之後由額外的製程所形成，即使此一氧化物層非常的薄，例如只有約10~20 Å(典型的記憶體層中，一層氧化物層例如約為50 Å)，也不會被所述蝕刻製程損壞。

【0055】

在堆疊608、及記憶體層616之上形成一共形通道層6260。共形通道層6260可由多晶矽形成。共形通道層6260可藉由沉積來形成。在一個例子中，共形通道層6260具有約80 Å的厚度。

【0056】

請參照第6G圖，分開共形通道層6260。如此一來，便形成複數通道層626。通道層626係分別形成於記憶體層616上。通道層626各自的一表面S係暴露出來。此一分開製程可藉由蝕刻來進行。在此一蝕刻處理中，通道層626幾乎或完全保持完整。也就是說，根據本實施例的方法具有相關於通道層完整性之保持的優勢。

【0057】

請參照第6H圖，氧化物624係例如藉由使用稀釋氫氟酸的浸漬處理來移除。接著，在通道層626上形成一連接層628，連接層628更從通道層626延伸至基板602。連接層628包括連接部630，連接部630分別將通道層626各者的表面S連接至基板602。更具體地說，連接部630係連接至源線606。連接層628可由多晶矽形成。連接層628可藉由在整個結構之上進行沉積來形成。

【0058】

請參照第6I圖，連接部630可轉變為n型重摻雜。根據一實施例，經摻雜的連接部632可藉由快速熱處理來形成。藉由這個處理，摻雜物從n型重摻雜的源線606朝通道層626擴散。或者，在另一實施例中，可進行離子植入。

【0059】

由根據本實施例的方法所製造出的半導體結構包括一基板602、複數堆疊608、複數記憶體層616、複數通道層626、及一連接層628。基板602可包括一埋層604、及形成於埋層604上的一源線606。堆疊608設置於基板602上。堆疊608分別包括交替堆疊的導電層610及絕緣層612。記憶體層616分別設置於堆疊608的側壁上。通道層626分別設置於記憶體層616上，通道層626分別包括暴露出的一表面S。連接層628設置於通道層626上，更從通道層626延伸至基板602。連接層628包括連接部632，連接部632分別將通道層626各者的表面S連接至基板602。更具體地說，連接部632分別將通道層626各者的表面S連接至源線606。連接部632可以係n型重摻雜。為求簡潔，其他的特徵便不在此複述。

【0060】

根據實施例，形成於堆疊側壁的通道層可以用簡單的方式連接至基板，而同時讓結構保持所需的外型及狀態(例如不損壞通道層及記憶體層)。實施例中的半導體結構可為，但不限於，三維記憶體，例如三維單閘極垂直通道記憶體(例如第4A~6I圖的例子)或三維反及(NAND)記憶體(例如第1A-3J圖的例子)，其可維線型圖案型態或洞型圖案型態。

【0061】

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

402‧‧‧基板

404‧‧‧埋層

406‧‧‧源線

408‧‧‧堆疊

410‧‧‧導電層

412‧‧‧絕緣層

414‧‧‧硬遮罩層

416‧‧‧記憶體層

422‧‧‧通道層

424‧‧‧間隔物

426‧‧‧連接部

428‧‧‧選擇性磊晶成長層

Claims

【第1項】

一種半導體結構的製造方法，包括：
在一基板上形成複數堆疊；
分別在該些堆疊的側壁上形成複數記憶體層；
分別在該些記憶體層上形成複數通道層，和暴露出該些通道層各者的一表面；以及
形成複數連接部，該些連接部分別將該些通道層各者的該表面連接至基板。
【第2項】

如申請專利範圍第1項所述之半導體結構的製造方法，包括：
在形成該些堆疊之後，在該些堆疊之上形成一共形記憶體層；
在該共形記憶體層之上形成一共形通道層；
在該共形通道層上形成一間隔物層；以及
分開該間隔物層、該共形通道層、及該共形記憶體層，以形成該些記憶體層、該些通道層、及分別形成於該些通道層上的複數間隔物，和暴露出該些通道層各者的該表面；
其中該些連接部為選擇性磊晶成長層。
【第3項】

如申請專利範圍第1項所述之半導體結構的製造方法，包括：
在形成該些堆疊之後，在該些堆疊之上形成一共形記憶體層；
在該共形記憶體層之上形成一共形通道層；
在該共形通道層上形成一間隔物層；
分開該間隔物層、該共形通道層、及該共形記憶體層，以形成該些記憶體層、及該些通道層，和暴露出該些通道層各者的該表面；
移除殘留在該些通道層上的該間隔物層；以及
在該些通道層上形成一連接層，該連接層更從該些通道層延伸至該基板，該連接層包括該些連接部。
【第4項】

如申請專利範圍第1項所述之半導體結構的製造方法，包括：
在形成該些堆疊之後，在該些堆疊之上形成一共形記憶體層；
在該共形記憶體層之上形成一虛擬共形通道層；
分開該虛擬共形通道層、及該共形記憶體層，以形成該些記憶體層各者之一主要部分、及分別形成於該些記憶體層各者之該主要部分上的複數虛擬通道層；
移除該些虛擬通道層；
形成該些記憶體層各者之一剩餘部分；
在該些堆疊、及該些記憶體層之上形成一共形通道層；
分開該共形通道層，以形成該些通道層；以及
在該些通道層上形成一連接層，該連接層更從該些通道層延伸至該基板，該連接層包括該些連接部。
【第5項】

如申請專利範圍第1項所述之半導體結構的製造方法，其中該基板包括一埋層、及形成於該埋層上的一源線，該些連接部係連接至該源線。
【第6項】

如申請專利範圍第5項所述之半導體結構的製造方法，其中該些連接部係n型重摻雜。
【第7項】

一種半導體結構，包括：
一基板；
複數堆疊，設置於該基板上，該些堆疊分別包括交替堆疊的導電層及絕緣層；
複數記憶體層，分別設置於該些堆疊的側壁上；
複數通道層，分別設置於該些記憶體層上，該些通道層分別包括暴露出的一表面；以及
複數連接部，分別將該些通道層各者的該表面連接至該基板。
【第8項】

如申請專利範圍第7項所述之半導體結構，更包括：
複數間隔物，分別設置於該些通道層上；
其中該些連接部為選擇性磊晶成長層。
【第9項】

如申請專利範圍第7項所述之半導體結構，包括：
一連接層，設置於該些通道層上，更從該些通道層延伸至該基板，該連接層包括該些連接部。
【第10項】

如申請專利範圍第7項所述之半導體結構，其中該基板包括一埋層、及形成於該埋層上的一源線，該些連接部係連接至該源線。