TW201937705A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種動作之穩定性較高之半導體記憶裝置。 實施形態之半導體記憶裝置具備：複數個電極膜及複數個第1絕緣膜，其等沿著第1方向交替地積層；半導體構件，其於上述第1方向延伸；電荷儲存構件，其設置於上述半導體構件與上述電極膜之間；及第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間。上述複數個第1絕緣膜之至少1個包括自下述之群中選出之一種以上之第1材料，該群包含：具有Si元素、O元素與C元素之材料、具有Si元素與N元素之材料、具有Hf元素與O元素之材料、及具有Al元素與O元素之材料。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
先前，關於二次元型半導體記憶裝置，藉由使電路微細化而實現了可大容量化。然而，由於微細化技術逐漸迎來極限，故而為了謀求更進一步之大容量化，而正在開發三次元型半導體記憶裝置。於三次元型半導體記憶裝置中，在基板上設置積層有複數個電極膜之積層體，且設置有貫穿積層體之複數個半導體構件，從而於電極膜與半導體構件之交叉部分形成記憶胞電晶體。關於此種三次元型半導體記憶裝置，記憶胞電晶體之動作之穩定性成為課題。
實施形態提供一種動作之穩定性較高之半導體記憶裝置。
實施形態之半導體記憶裝置具備：複數個電極膜及複數個第1絕緣膜，其等沿著第1方向交替地積層；半導體構件，其於上述第1方向延伸；電荷儲存構件，其設置於上述半導體構件與上述電極膜之間；及第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間。上述複數個第1絕緣膜之至少1個包括自下述之群中選出之一種以上之第1材料，該群包含：具有Si元素、O元素與C元素之材料、具有Si元素與N元素之材料、具有Hf元素與O元素之材料、及具有Al元素與O元素之材料。
(第1實施形態) 以下，對第1實施形態進行說明。
圖1係表示本實施形態之半導體記憶裝置之俯視圖。
圖2係圖1所示之A-A'線上之剖視圖。
圖3係相當於圖1之區域B之剖視圖。
圖4係相當於圖2之區域C之剖視圖。
圖5係相當於圖2之區域D之剖視圖。
再者，各圖為模式圖，係適當地誇張及省略而描繪出。例如各構成元件係較實際而言較少且較大地描繪出。又，於圖間，構成元件之數量及尺寸比等未必一致。關於下述圖，亦相同。
本實施形態之半導體記憶裝置為三次元型之與非門(NAND)快閃記憶體。
如圖1及圖2所示般，於本實施形態之半導體記憶裝置1(以下，亦簡稱為「裝置1」)中，設置有矽基板20。矽基板20例如由矽(Si)之單晶所形成。於矽基板20上設置有積層體21。
以下，於本說明書中，為了方便說明，採用XYZ正交座標系統。將矽基板20與積層體21之排列方向設為「Z方向」。於Z方向中，亦將自矽基板20朝向積層體21之方向稱為「上」，亦將其反方向稱為「下」，該表達方便，與重力之方向無關。又，將相對於Z方向正交且相互正交之2個方向設為「X方向」及「Y方向」。
於積層體21中，固定電荷保持膜41及電極膜23沿著Z方向交替地積層。電極膜23含有導電性材料，例如含有鎢(W)。於電極膜23之表面之一部分，例如可設置積層有鈦層及氮化鈦層之障壁金屬層(未圖示)。積層體21之X方向兩端部(未圖示)之形狀為於每個電極膜23形成階面之階梯狀。
固定電荷保持膜41為絕緣性，含有固定電荷保持材料。於本說明書中，所謂「固定電荷保持材料」係指能夠穩定地保持正或負電荷之材料。固定電荷保持材料有複數種，即便組成相同，根據成膜條件等製程因素而能夠保持之電荷之極性亦不同。於下述表1中展示固定電荷保持材料之一例。 [表1]
如表1所示般，作為能夠保持正固定電荷之材料，例如有以500℃以下之溫度進行了熱處理之含碳矽氧化物、藉由矽之氮化處理所形成之矽氮化物、及鉿氧化物。另一方面，作為能夠保持負固定電荷之材料，例如有藉由矽氧化物之氮化處理所形成之矽氮氧化物、藉由沈積法所形成之矽氮化物、鋁氧化物、鉿氧化物、及以700℃以上之溫度進行了熱處理之含碳矽氧化物。再者，雖然鉿氧化物能夠保持正負固定電荷之任一者，但所保持之固定電荷之極性依賴於複數個因素。固定電荷保持膜41只要含有表1所示之固定電荷保持材料中之一種以上之材料即可。例如，可為固定電荷保持膜41整體由表1所示之固定電荷保持材料所形成，亦可於含有矽氧化物等之母材中擴散或分散有表1所示之固定電荷保持材料。關於下述其他實施形態中之固定電荷保持膜及固定電荷保持構件，亦相同。
如上所述，固定電荷保持膜41含有選自由含碳矽氧化物、矽氮化物、鉿氧化物、矽氮氧化物、及鋁氧化物所組成之群中之一種以上之材料。於本實施形態中，例如使用含碳矽氧化物形成固定電荷保持膜41，而保持負固定電荷。
固定電荷保持膜41例如可藉由於在矽基板20上使固定電荷保持膜41及氮化矽膜(未圖示)交替地沈積而形成積層體21之步驟中，沈積上述固定電荷保持材料而形成。或，亦可一面沈積矽氧化物(SiO)作為母材，一面添加特定之材料。再者，積層體21中之氮化矽膜於後續步驟中被置換成電極膜23。
於積層體21內設置有沿著XZ平面擴展之板狀之導電板25。導電板25於X方向及Z方向貫穿積層體21，其下端連接於矽基板20。導電板25係由導電性材料所形成，例如由鎢及矽中之至少一者所形成。導電板25沿著Y方向例如等間隔排列。
於各導電板25之Y方向兩側設置有絕緣板26。絕緣板26例如由矽氧化物等絕緣性材料所形成。導電板25係藉由絕緣板26而與電極膜23絕緣。各電極膜23係藉由由1塊導電板25及其兩側之2塊絕緣板26所構成之構造體而於Y方向分割成複數個部分。被分割之電極膜23之各部分成為於X方向延伸之配線。再者，所謂某一構件「於X方向延伸」意指該構件在X方向之長度較在Y方向之長度及在Z方向之長度長。於Y方向延伸之情形及於Z方向延伸之情形亦相同。由固定電荷保持膜41及電極膜23所構成之積層體配置於每個由1塊導電板25及其兩側之2塊絕緣板26所構成之構造體之間。即，某一積層體中設置有沿著Z方向相互隔離地排列之複數個電極膜23。又，自某一積層體觀察，相鄰之積層體配置於Y方向側。
於積層體21中之位於導電板25之間之部分，設置有複數根於Z方向延伸之柱狀構件30。柱狀構件30之形狀為中心軸於Z方向延伸之大致柱狀，例如為大致圓柱狀、大致橢圓柱狀或大致四方柱狀。於下述說明及圖中，例示柱狀構件30之形狀為圓柱狀之情形。自Z方向觀察，柱狀構件30例如排列成千鳥狀。
於積層體21上設置有絕緣膜27，於絕緣膜27上設置有在Y方向延伸之位元線28。於絕緣膜27內設置有插栓29。絕緣膜27亦覆蓋積層體21之階梯狀之端部(未圖示)，亦配置於積層體21之側方、即X方向側及Y方向側。
如圖3及圖4所示般，於柱狀構件30中設置有核心構件31。核心構件31係由絕緣性材料所形成，例如由矽氧化物所形成。核心構件31之形狀為中心軸於Z方向延伸之大致圓柱形。於核心構件31之周圍設置有矽支柱32。矽支柱32係由半導體材料的矽所形成。矽支柱32之形狀為中心軸於Z方向延伸之大致圓筒形。矽支柱32之上端經由插栓29(參照圖2)而連接於位元線28(參照圖2)。
於矽支柱32之周圍，自矽支柱32側朝向柱狀構件30之外側依序積層有隧道絕緣膜33、電荷儲存膜34、及氧化矽膜35。氧化矽膜35與電荷儲存膜34相接。隧道絕緣膜33、電荷儲存膜34、及氧化矽膜35之形狀為中心軸於Z方向延伸之大致圓筒形。
隧道絕緣膜33係通常為絕緣性但若施加落於裝置1之驅動電壓之範圍內的特定電壓則會流過穿隧電流的膜，例如為依序積層氧化矽層、氮化矽層及氧化矽層而成之ONO膜。電荷儲存膜34係具有儲存電荷之能力之膜，例如由包含電子之捕捉部位之絕緣性材料所形成，例如含有矽氮化物(SiN)。氧化矽膜35含有矽氧化物。
於柱狀構件30之周圍設置有高介電常數膜36。高介電常數膜36係由介電常數高於矽氧化物之介電常數之高介電常數材料所形成，例如由鋁氧化物或鉿氧化物所形成。高介電常數膜36設置於電極膜23之上表面上、下表面上、及面向柱狀構件30之側面上，未設置於面向絕緣板26之側面上。高介電常數膜36與氧化矽膜35、電極膜23及固定電荷保持膜41相接。藉由氧化矽膜35及高介電常數膜36而形成阻擋絕緣膜37。阻擋絕緣膜37係即便於裝置1之驅動電壓之範圍內施加電壓亦實質上不會流過電流之膜。
如圖2及圖5所示般，於矽基板20與柱狀構件30之間設置有矽構件38。矽構件38係自矽基板20使矽進行磊晶生長而形成者。由柱狀構件30及矽構件38所構成之構造體於Z方向貫通積層體21。矽支柱32之下端經由矽構件38而連接於矽基板20。
矽構件38貫穿最下層之電極膜23及其上下之固定電荷保持膜41。於矽構件38與電極膜23之間設置有例如含有矽氧化物之絕緣膜39。矽構件38係藉由絕緣膜39而與電極膜23絕緣。於柱狀構件30中，核心構件31及矽支柱32自上方進入矽構件38內。另一方面，隧道絕緣膜33、電荷儲存膜34、及氧化矽膜35未進入矽構件38內。
於積層體21中，自上方起之1片或複數片電極膜23作為上部選擇閘極線發揮功能，從而於每個上部選擇閘極線與矽支柱32之交叉部分構成有上部選擇閘極電晶體。又，自下方起之1片或複數片電極膜23、例如最下層之電極膜23作為下部選擇閘極線發揮功能，從而於每個下部選擇閘極線與矽構件38之交叉部分構成有下部選擇閘極電晶體。上部選擇閘極線及下部選擇閘極線以外之電極膜23作為字元線發揮功能，從而於每個字元線與矽支柱32之交叉部分構成有記憶胞電晶體。於記憶胞電晶體中，矽支柱32作為通道發揮功能，電極膜23作為閘極發揮功能。藉此，複數個記憶胞電晶體沿著各矽支柱32而串聯連接，且於其兩端連接有上部選擇閘極電晶體及下部選擇閘極電晶體，而形成NAND串。
其次，對本實施形態之作用效果進行說明。
於本實施形態之半導體記憶裝置1中，於在Z方向相鄰之電極膜23之間設置有固定電荷保持膜41作為絕緣膜。藉此，例如於若使固定電荷保持膜41保持負固定電荷則對某一記憶胞電晶體之電極膜23施加正電位之情形時，可降低對與該記憶胞電晶體於Z方向相鄰之其他記憶胞電晶體產生之影響。其結果為，可抑制記憶胞電晶體間之干涉，而提高記憶胞電晶體之動作之獨立性。
另一方面，例如若使固定電荷保持膜41保持正固定電荷，則不論附近之電極膜23之電位如何，均能將矽支柱32中之由固定電荷保持膜41所包圍之部分設為導通狀態。其結果為，可增加流過矽支柱32之電流。如此，藉由於電極膜23間設置固定電荷保持膜41，使得記憶胞電晶體之動作之穩定性提高。
(第2實施形態) 其次，對第2實施形態進行說明。
圖6係表示本實施形態之半導體記憶裝置之剖視圖。
圖7係相當於圖6之區域E之剖視圖。
如圖6及圖7所示般，於本實施形態之半導體記憶裝置2中，在積層體21中之電極膜23間之空間中，僅自下方起之2層之空間設置有固定電荷保持膜41，除此以外之空間中設置有絕緣膜22。絕緣膜22例如由矽氧化物等絕緣性材料所形成。即，於積層體21之下部交替地積層有固定電荷保持膜41與電極膜23，於積層體21之中間部及上部交替地積層有絕緣膜22與電極膜23。換言之，在積層體21中所含之固定電荷保持膜41及絕緣膜22中，最靠近矽基板20之固定電荷保持膜41中之固定電荷保持材料之濃度高於距離矽基板20最遠之絕緣膜22中之固定電荷保持材料之濃度。
本實施形態中之上述以外之構成與上述第1實施形態相同。
根據本實施形態，藉由在作為下部選擇閘極線發揮功能之最下層之電極膜23之上下設置固定電荷保持膜41，可調整下部選擇閘極電晶體之中性閾值。藉此，可減少下部選擇閘極電晶體為斷開狀態時流過矽支柱32及矽構件38之漏電流。
(第3實施形態) 其次，對第3實施形態進行說明。
圖8係表示本實施形態之半導體記憶裝置之俯視圖。
圖9係圖8所示之F-F'線上之剖視圖。
圖10係相當於圖9之區域G之剖視圖。
圖11係相當於圖9之區域H之剖視圖。
如圖8～圖11所示般，本實施形態之半導體記憶裝置3與上述第1實施形態之半導體記憶裝置1(參照圖1～圖5)相比，於以下方面有所不同，即，設置有絕緣膜22代替固定電荷保持膜41(參照圖4)，且於絕緣膜22與柱狀構件30之間設置有固定電荷保持構件42。
即，於積層體21中，絕緣膜22與電極膜23交替地積層。絕緣膜22例如由矽氧化物等絕緣性材料所形成。固定電荷保持構件42含有表1所示之固定電荷保持材料。固定電荷保持構件42之形狀為包圍柱狀構件30之圓環狀。複數個固定電荷保持構件42沿著各柱狀構件30相互隔離地排列。固定電荷保持構件42與柱狀構件30之氧化矽膜35相接。
固定電荷保持構件42可藉由如下方式而形成，即，於矽基板20上交替地沈積絕緣膜22及氮化矽膜(未圖示)而形成積層體21，於積層體21形成記憶體孔後，將固定電荷保持材料離子佈植於記憶體孔之內表面。其後，於記憶體孔內形成柱狀構件30，將氮化矽膜置換成電極膜23。
根據本實施形態，藉由在柱狀構件30之附近配置固定電荷保持構件42，可有效率地控制記憶胞電晶體之干涉。又，可將矽支柱32及矽構件38中之由固定電荷保持構件42所包圍之部分設為導通狀態，而增加流過矽支柱32及矽構件38之電流。
本實施形態中之上述以外之構成及效果與上述第1實施形態相同。
(第4實施形態) 其次，對第4實施形態進行說明。
圖12係表示本實施形態之半導體記憶裝置之剖視圖。
圖13係圖12所示之I-I'線上之剖視圖。
圖14係表示圖12之區域J之剖視圖。
如圖12及圖13所示般，於本實施形態之半導體記憶裝置4中，在矽基板20上設置有積層體21。於積層體21中，固定電荷保持膜41及電極膜23沿著Z方向交替地積層。固定電荷保持膜41含有表1所示之固定電荷保持材料中之至少一種。例如，固定電荷保持膜41含有含碳矽氧化物，保持負固定電荷。固定電荷保持膜41係例如藉由使表1所示之材料沈積，或於含有矽氧化物等之母材中擴散有特定元素而形成。
於積層體21內，構造體51沿著Y方向相互隔離地排列。構造體51之形狀係沿著XZ平面擴展之大致板狀。因此，於相鄰之構造體51間配置有固定電荷保持膜41及電極膜23。由固定電荷保持膜41及電極膜23所構成之積層體配置於每個構造體51間之區域。即，於某一積層體中設置有沿著Z方向相互隔離地排列之複數個電極膜23。又，自某一積層體觀察，相鄰之積層體配置於Y方向側。
於構造體51中，柱狀構件60及絕緣構件53沿著X方向交替且相互相接地排列。自Z方向觀察，柱狀構件60配置成千鳥狀。即，於相鄰之構造體51之間，柱狀構件60在X方向上之位置錯開，於間隔1個而配置之構造體51之間，柱狀構件60在X方向上之位置相同。柱狀構件60之形狀例如為大致橢圓柱形。柱狀構件60之中心軸於Z方向延伸，橢圓之長軸於Y方向延伸，短軸於X方向延伸。絕緣構件53之形狀為中心軸於Z方向延伸之大致四方柱形。柱狀構件60之長徑、即在Y方向上之長度長於絕緣構件53在Y方向上之長度。
如圖14所示般，柱狀構件60之膜構成與第1實施形態中之柱狀構件30(參照圖3及圖4)之膜構成相同。即，於柱狀構件60中設置有大致橢圓柱形之核心構件31，於核心構件31之周圍，自核心構件31側朝向外側依序設置有矽支柱32、隧道絕緣膜33、電荷儲存膜34、及氧化矽膜35。核心構件31、矽支柱32、隧道絕緣膜33、電荷儲存膜34、及氧化矽膜35之組成與第1實施形態相同。再者，於本實施形態之半導體記憶裝置4中，未設置矽構件38(參照圖2及圖5)，柱狀構件60與矽基板20相接。藉此，矽支柱32連接於矽基板20。
於絕緣構件53中設置有絕緣構件54，於絕緣構件54之面向Y方向兩側之側面上設置有絕緣膜55。絕緣構件54含有絕緣性材料，例如含有矽氧化物。絕緣膜55亦含有絕緣性材料，例如含有矽氧化物。
於由柱狀構件60及絕緣構件53所構成之構造體之面向Y方向兩側之側面上設置有高介電常數膜36。高介電常數膜36之組成及配置位置與第1實施形態相同。藉由氧化矽膜35及高介電常數膜36而構成阻擋絕緣膜37。阻擋絕緣膜37至少設置於電荷儲存膜34與電極膜23之間。
於本實施形態中，亦於每個矽支柱32與電極膜23之交叉部分形成以矽支柱32作為通道且以電極膜23作為閘極之記憶胞電晶體。自矽支柱32進行觀察，電極膜23設置於Y方向兩側，可施加相互獨立之電位，因此於每個電極膜23形成記憶胞電晶體。例如，於圖14所示之剖面中，形成有於Y方向排列之2個記憶胞電晶體。
根據本實施形態，與上述第1實施形態相比，可提高記憶胞電晶體之配置密度。
又，於本實施形態中，亦與上述第1實施形態同樣地，藉由使固定電荷保持膜41保持固定電荷，可使記憶胞電晶體之動作變得穩定。
本實施形態中之上述以外之構成及作用效果與上述第1實施形態相同。
(第5實施形態) 其次，對第5實施形態進行說明。
圖15係表示本實施形態之半導體記憶裝置之剖視圖。
本實施形態係將上述第2實施形態與第4實施形態組合而成之例。
如圖15所示般，本實施形態之半導體記憶裝置5與上述第4實施形態之半導體記憶裝置4(參照圖12～圖14)相比，於以下方面有所不同，即，固定電荷保持膜41僅設置於積層體21之下部，於積層體21中之下部以外之部分設置絕緣膜22來代替固定電荷保持膜41。例如，固定電荷保持膜41僅設置於自下方起之2層。換言之，於積層體21中所含之固定電荷保持膜41及絕緣膜22中，最靠近矽基板20之固定電荷保持膜41中之固定電荷保持材料之濃度高於距離矽基板20最遠之絕緣膜22中之固定電荷保持材料之濃度。
根據本實施形態，藉由於作為下部選擇閘極線發揮功能之最下層之電極膜23之上下設置固定電荷保持膜41，可調整下部選擇閘極電晶體之中性閾值。藉此，可減少下部選擇閘極電晶體為斷開狀態時流過矽支柱32之漏電流。
本實施形態中之上述以外之構成及效果與上述第4實施形態相同。
(第6實施形態) 其次，對第6實施形態進行說明。
圖16係表示本實施形態之半導體記憶裝置之俯視圖。
圖17係圖16所示之K-K'線上之剖視圖。
本實施形態係將上述第3實施形態與第4實施形態組合而成之例。
如圖16及圖17所示般，本實施形態之半導體記憶裝置6與上述第4實施形態之半導體記憶裝置4(參照圖12～圖14)相比，於以下方面有所不同，即，設置有絕緣膜22代替固定電荷保持膜41(參照圖13)，且於絕緣膜22與柱狀構件60之間設置有固定電荷保持構件42。
即，於積層體21中，絕緣膜22與電極膜23交替地積層。固定電荷保持構件42含有表1所示之固定電荷保持材料。固定電荷保持構件42之形狀為包圍柱狀構件60之橢圓環狀。沿著各柱狀構件60，複數個固定電荷保持構件42相互隔離地排列。固定電荷保持構件42與柱狀構件60之氧化矽膜35相接。
根據本實施形態，藉由於柱狀構件60之附近配置固定電荷保持構件42，可有效率地控制記憶胞電晶體之干涉。又，可增加流過矽支柱32之電流。
本實施形態中之上述以外之構成及效果與上述第4實施形態相同。
根據以上說明之實施形態，可實現動作之穩定性較高之半導體記憶裝置。
以上，已對本發明之數個實施形態進行了說明，但該等實施形態係作為示例提出，並未意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態進行實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化屬於發明之範圍或主旨，並且屬於申請專利範圍中所記載之發明及其等效物之範圍。又，上述實施形態亦可相互組合而實施。
[相關申請案] 本申請案享受以日本專利申請案2018-35548號(申請日：2018年2月28日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1～6‧‧‧半導體記憶裝置
20‧‧‧矽基板
21‧‧‧積層體
22‧‧‧絕緣膜
23‧‧‧電極膜
25‧‧‧導電板
26‧‧‧絕緣板
27‧‧‧絕緣膜
28‧‧‧位元線
29‧‧‧插栓
30‧‧‧柱狀構件
31‧‧‧核心構件
32‧‧‧矽支柱
33‧‧‧隧道絕緣膜
34‧‧‧電荷儲存膜
35‧‧‧氧化矽膜
36‧‧‧高介電常數膜
37‧‧‧阻擋絕緣膜
38‧‧‧矽構件
39‧‧‧絕緣膜
41‧‧‧固定電荷保持膜
42‧‧‧固定電荷保持構件
51‧‧‧構造體
53‧‧‧絕緣構件
54‧‧‧絕緣構件
55‧‧‧絕緣膜
60‧‧‧柱狀構件
圖1係表示第1實施形態之半導體記憶裝置之俯視圖。 圖2係圖1所示之A-A'線上之剖視圖。 圖3係相當於圖1之區域B之剖視圖。 圖4係相當於圖2之區域C之剖視圖。 圖5係相當於圖2之區域D之剖視圖。 圖6係表示第2實施形態之半導體記憶裝置之剖視圖。 圖7係相當於圖6之區域E之剖視圖。 圖8係表示第3實施形態之半導體記憶裝置之俯視圖。 圖9係圖8所示之F-F'線上之剖視圖。 圖10係相當於圖9之區域G之剖視圖。 圖11係相當於圖9之區域H之剖視圖。 圖12係表示第4實施形態之半導體記憶裝置之剖視圖。 圖13係圖12所示之I-I'線上之剖視圖。 圖14係表示圖12之區域J之剖視圖。 圖15係表示第5實施形態之半導體記憶裝置之剖視圖。 圖16係表示第6實施形態之半導體記憶裝置之俯視圖。 圖17係圖16所示之K-K'線上之剖視圖。

Claims (11)

  1. 一種半導體記憶裝置，其包含： 複數個電極膜及複數個第1絕緣膜，其等沿著第1方向交替地積層； 半導體構件，其於上述第1方向延伸； 電荷儲存構件，其設置於上述半導體構件與上述電極膜之間；及 第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間；且 上述複數個第1絕緣膜之至少1者包括自下述之群中選出之一種以上之第1材料，該群包含：具有Si元素、O元素與C元素之材料、具有Si元素與N元素之材料、具有Hf元素與O元素之材料、及具有Al元素與O元素之材料。
  2. 如請求項1之半導體記憶裝置，其中上述複數個第1絕緣膜具有上述第1材料。
  3. 如請求項1之半導體記憶裝置，其進而包含基板，且 上述複數個第1絕緣膜中最靠近上述基板之上述第1絕緣膜中之自包含上述C元素、N元素、Hf元素及Al元素之群中所選出之一種元素的濃度係較距離上述基板最遠之上述第1絕緣膜中之上述選出之一種元素之濃度高。
  4. 如請求項1之半導體記憶裝置，其中 上述複數個第1絕緣膜中之至少1者具有： 第1部分，其含有與上述第1材料不同之絕緣性材料；及 第2部分，其設置於上述第1部分與上述第2絕緣膜之間，包圍上述半導體構件，且含有上述絕緣性材料。
  5. 一種半導體記憶裝置，其包含： 基板； 複數個電極膜及複數個第1絕緣膜，其等沿著第1方向交替地積層； 半導體構件，其於上述第1方向延伸； 電荷儲存構件，其設置於上述半導體構件與上述電極膜之間；及 第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間；且 上述複數個第1絕緣膜中最靠近上述基板之上述第1絕緣膜包括下述之群中選出之一種以上之第1材料，該群包含：具有Si元素、O元素與C元素之材料、具有Si元素與N元素之材料、具有Hf元素與O元素之材料、及具有Al元素與O元素之材料， 最靠近上述基板之上述第1絕緣膜中之自包含C元素、N元素、Hf元素及Al元素之群中所選出之一種元素的濃度係較距離上述基板最遠之上述第1絕緣膜中之上述選出之一種元素之濃度高。
  6. 一種半導體記憶裝置，其包含： 複數個電極膜及複數個第1絕緣膜，其等沿著第1方向交替地積層； 半導體構件，其於上述第1方向延伸； 電荷儲存構件，其設置於上述半導體構件與上述電極膜之間；及 第2絕緣膜，其設置於上述電荷儲存構件與上述電極膜之間；且 上述複數個第1絕緣膜中之至少1者具有： 第1部分；及 第2部分，其設置於上述第1部分與上述第2絕緣膜之間，包圍上述半導體構件，包含自下述之群中選出之一種以上之第1材料，該群包含：具有Si元素、O元素與C元素之材料、具有Si元素與N元素之材料、具有Hf元素與O元素之材料、及具有Al元素與O元素之材料；且 上述第1部分含有與上述第1材料不同之絕緣性材料。
  7. 如請求項1至6中任一項之半導體記憶裝置，其中 上述第2絕緣膜具有： 第1膜，其含有矽氧化物；及 第2膜，其設置於上述第1膜與上述電極膜之間，且相對介電係數系較矽氧化物之相對介電係數高。
  8. 如請求項7之半導體記憶裝置，其中上述第1膜之形狀為包圍上述半導體構件之筒狀， 上述第2膜亦進一步設置於上述電極膜之上表面上及下表面上。
  9. 如請求項7之半導體記憶裝置，其中上述第2膜係：具有Hf元素與O素之膜，或具有Al元素與O元素之膜。
  10. 如請求項1至6中任一項之半導體記憶裝置，其中上述半導體構件貫穿上述複數個電極膜中之至少1者。
  11. 如請求項1至6中任一項之半導體記憶裝置，其進而包含沿著上述第1方向相互隔離地排列之複數個其他電極膜，且 上述半導體構件係配置於上述複數個電極膜與上述複數個其他電極膜之間。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019161042A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体装置
KR20210115735A (ko) * 2020-03-16 2021-09-27 에스케이하이닉스 주식회사 3차원 낸드 플래시 메모리 소자 및 이의 제조 방법
JP2022120425A (ja) * 2021-02-05 2022-08-18 キオクシア株式会社 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016214A (ja) * 2008-07-04 2010-01-21 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013069841A (ja) * 2011-09-22 2013-04-18 Toshiba Corp 半導体記憶装置及びその製造方法
JP2013069953A (ja) 2011-09-26 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
KR20130117130A (ko) * 2012-04-17 2013-10-25 삼성전자주식회사 비휘발성 메모리 소자의 게이트 구조물
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
JP2015177129A (ja) 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びその製造方法
US9240416B2 (en) * 2014-06-12 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device
JP6216300B2 (ja) 2014-09-15 2017-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
US10304850B2 (en) * 2015-09-08 2019-05-28 Toshiba Memory Corporation Semiconductor memory device
US10403636B2 (en) * 2016-03-11 2019-09-03 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
TWI605575B (zh) 2017-01-20 2017-11-11 群聯電子股份有限公司 三維非揮發性記憶體結構及其製造方法

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