KR20210115735A - 3차원 낸드 플래시 메모리 소자 및 이의 제조 방법 - Google Patents

3차원 낸드 플래시 메모리 소자 및 이의 제조 방법 Download PDF

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KR20210115735A
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Abstract

본 발명은 3차원 낸드 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 복수의 메모리 셀들을 포함하는 3차원 낸드 플래시 메모리 소자이다. 일 실시예에서, 각 메모리 셀은, 기판 상에 수직 신장된 반도체 채널층; 상기 반도체 채널층의 측벽을 따라 수직 신장된 정보 저장막; 상기 정보 저장막을 사이에 두고 상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트들; 상기 제어 게이트들을 서로 분리하는 층간 절연막; 상기 정보 저장막과 인접하는 상기 층간 절연막의 계면 또는 상기 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역; 및 상기 고정 전하층에 의해 유도되어, 상기 고정 전하 영역에 대향하는 상기 반도체 채널층의 일부 표면에 전기적으로 도핑된 영역을 포함하는 3차원 낸드 플래시 메모리 소자가 제공될 수 있다.

Description

3차원 낸드 플래시 메모리 소자 및 이의 제조 방법{3-dimensional NAND flash memory device and method of fabricating the same}
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 3차원 낸드 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다.
디지털 카메라, 스마트폰 및 태블릿 PC와 같은 휴대용 디지털 응용 기기들의 수요가 증가하고 종래의 하드 디스크가 SSD(solid-state drives)로 대체되면서, 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 상기 비휘발성 메모리 소자로서, 저비용으로 고집적이 가능한 낸드(NAND) 플래시 메모리 소자가 널리 상용화되고 있다.
3차원 낸드 플래시 메모리 소자는 고집적도를 가지며, 스트링 선택 트랜지스터, 접지 선택 트랜지스터 및 이들 사이에 배치되는 셀 트랜지스터들로 구성될 수 있다. 상기 셀 트랜지스터들은 반도체 채널을 공유하면서 서로 직렬로 연결되며, 집적도를 증가시키기 위해 상기 셀 트랜지스터들의 개수를 증가시키는 경우, 반도체 채널의 저항도 증가하여, 읽기 동작에서 센싱 마진이 감소되는 문제점이 있다. 센싱 마진을 확보하기 위해 검출 증폭기의 크기를 증가시키는 경우에는 셀 집적도가 저하될 수 있다.
따라서, 상기 3D 낸드 플래시 메모리 소자에서, 집적도 향상을 위해 센싱 마진을 확보하는 것이 요구되며, 충분한 센싱 마진을 얻는 경우, 고속 및 저전력 구동도 가능한 3차원 플래시 메모리 소자가 제공될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 집적도 향상을 위해 메모리 셀의 개수를 증가시키더라도 읽기 전류의 감소를 개선시킴으로써, 고집적도를 확보하면서도, 고속 및 저전력 구동이 가능한 3차원 낸드 플래시 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 3차원 낸드 플래시 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 기판 상에 수직 신장된 반도체 채널층; 상기 반도체 채널층의 측벽을 따라 수직 신장된 정보 저장막; 상기 정보 저장막을 사이에 두고 상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트들; 상기 제어 게이트들을 서로 분리하는 층간 절연막; 상기 정보 저장막과 인접하는 상기 층간 절연막의 계면 또는 상기 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역; 및 상기 고정 전하 영역에 의해 유도되어, 상기 고정 전하 영역에 대향하는 상기 반도체 채널층의 일부 표면에 형성된 전기적으로 도핑된 영역을 포함하는 3차원 낸드 플래시 메모리 소자가 제공될 수 있다.
일 실시 예에서, 상기 정보 저장막과 인접하는 상기 층간 절연막의 계면에 형성된 고정 전하 영역은 상기 계면에서 수소 이온(H+)과 상기 층간 절연막의 수소 결합의 반응으로 형성된 수소 분자의 댕글링 본드를 포함할 수 있다. 상기 층간 절연막이 실리콘 산화물인 경우, 상기 층간 절연막은 Si-H 결합을 가질 수 있다.
일 실시 예에서, 상기 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역은 상기 제어 게이트 전극들과 상기 반도체 채널층 사이에 유도된 프린징 필드(fringing field)에 의해 누적된 고정 전하들로 하전될 수 있다. 상기 3차원 낸드 플래시 메모리 소자는 상기 제어 게이트들의 측벽 상에 상기 제어 게이트들의 일함수보다 낮은 일함수를 갖는 일함수 제어층을 더 포함할 수 있다. 상기 층간 절연막의 두께는 상기 제어 게이트들의 두께보다 더 클 수 있다. 상기 정보 저장막은, 상기 반도체 채널층 상의 게이트 절연막, 상기 게이트 절연막 상의 데이터 저장막 및 상기 데이터 저장막 상의 블로킹 절연막을 포함할 수 있다.
일 실시 예에서, 상기 데이터 저장막은 SiO2, SiON, Si3N4, SRN(Si rich nitride), HfO2, HfSiO, HfSiON, HfON, HfAlO, Al2O3 및 AlN으로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다. 상기 전하 차단막은 SiO2, Si3N4, SiON, HfO2, HfSiO, Al2O3 및 ZrO2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다. 상기 블로킹 절연막은 Al2O3, SiO2, HfO2, ZrO2, Ta2O5, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다. 상기 반도체 채널층은 실린더 형상을 가지며, 상기 반도체 채널층의 내부에 코어 절연체가 삽입되어 반도체 기둥을 형성할 수 있다.
본 발명의 다른 실시 예에 따르면, 기판을 제공하는 단계; 상기 기판 상에 절연막과 제 1 도전막을 교번하여 반복 적층하는 단계; 상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 제 1 도전막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계; 상기 제 1 홀들을 통해 노출된 상기 절연막의 측벽에 제 1 고정 전하 영역을 형성하는 단계; 상기 반복 적층된 상기 제 1 고정 전하 영역을 포함하는 절연막과 상기 제 2 도전막을 관통하는 홀들의 내부 측벽 상에 정보 저장막을 형성하는 단계; 및 상기 정보 저장막의 노출된 측벽 상에 반도체 채널층을 형성하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 제조 방법이 제공될 수 있다.
일 실시 예에서, 상기 제 1 고정 전하 영역을 형성하는 단계는, 상기 제 1 홀들을 통해 노출된 상기 절연막의 측벽을 수소 분위기에서 열처리(hydrogen annealing)하는 단계를 포함할 수 있다. 상기 제 1 고정 전하 영역을 형성하는 단계는, 상기 제 1 홀들을 통해 노출된 상기 절연막의 측벽에 플라즈마 손상을 인가하는 단계를 포함할 수 있다. 상기 절연막과 제 1 도전막을 교번하여 반복 적층하는 단계는 상기 절연막과 상기 제 1 도전막 사이에 상기 제 1 도전막의 일함수보다 작은 제 2 도전막을 적층하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에서, 3차원 낸드 플래시 메모리 소자의 구동 방법으로서, 상기 3차원 낸드 플래시 메모리 소자는, 기판 상에 수직 신장된 반도체 채널층; 상기 반도체 채널층의 측벽을 따라 수직 신장된 정보 저장막; 상기 정보 저장막을 사이에 두고 상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트들; 상기 제어 게이트들을 서로 분리하는 층간 절연막을 포함하며, 상기 구동 방법은, 상기 제어 게이트들과 상기 반도체 채널층 사이에 제 1 전계를 형성하여, 상기 제어 게이트들 하지의 상기 정보 저장막의 일부 및 상기 제어 게이트들 사이의 정보 저장막의 일부에 고정 전하 영역을 형성하는 단계; 상기 제어 게이트들과 상기 반도체 채널층 사이에 상기 제 1 전계의 극성과 반대 극성을 가지면서 상기 제 1 전계의 크기보다 작은 크기를 갖는 제 2 전계를 형성하여, 상기 제어 게이트들 하지의 상기 정보 저장막의 일부에 형성된 고정 전하 영역을 소거하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 구동 방법이 제공될 수 있다.
일 시예에서, 상기 제 1 전계 및 상기 제 2 전계 중 적어도 어느 하나는 증분형 펄스 프로그래밍 방식에 의해 형성될 수 있다. 상기 3차원 낸드 플래시 메모리 소자는 상기 제어 게이트들의 측벽 상에 상기 제어 게이트들의 일함수보다 낮은 일함수를 갖는 일함수 제어층을 더 포함할 수 있다. 상기 층간 절연막의 두께는 상기 제어 게이트들의 두께보다 더 클 수 있다. 상기 고정 전하 영역을 형성하는 단계 및 상기 고정 전하 영역을 소거하는 단계는 적어도 2 회 이상 반복 수행될 수 있다. 상기 정보 저장막과 인접하는 상기 층간 절연막의 계면에 형성된 고정 전하 영역을 더 포함할 수 있다.
본 발명의 일 실시예에 따르면, 정보 저장막과 인접하는 층간 절연막의 계면 또는 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역 및 상기 고정 전하층에 의해 유도되어, 상기 고정 전하 영역에 대향하는 상기 반도체 채널층의 일부 표면에 전기적으로 도핑된 영역을 포함함으로써, 읽기 전류의 감소를 개선시킬 수 있으며, 이로 인해 고집적도를 갖고, 고속 및 저전력 구동이 가능하며, 읽기 오류 발생이 낮은 3차원 낸드 플래시 메모리 소자가 제공될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 전술한 이점을 갖는 3차원 낸드 플래시 메모리 소자의 제조 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀들을 포함하는 3차원 낸드 플래시 메모리 소자를 도시하는 사시도이다.
도 3a 내지 도 3c는 본 발명의 다양한 실시예에 따른 도 2의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이다.
도 4a 내지 도 4c는 본 발명의 다양한 실시예에 따른 메모리 셀을 도시하는 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 정보 저장막의 일부 내에 고정 전하 영역을 형성하는 구동 방법을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 정보 저장막의 일부 내에 고정 전하 영역을 형성하는 구동 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 고상 디스크를 포함하는 저장 장치를 도시하는 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자(100)를 나타내는 블록도이다.
도 1을 참조하면, 3차원 낸드 플래시 메모리 소자(100)는 복수의 메모리 셀들의 메모리 셀 어레이(110), 행 디코더(120), 판독/기입 회로(130), 및 열 디코더(140)를 포함할 수 있다. 메모리 셀 어레이(110)는 워드라인들(WL1, WL2, … , WLi,… WLn), 선택 라인들(SSL), 및 접지 라인(GSL)을 통해 행 디코더(120)에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 비트라인들(BL1, BL2, BL3, … , BLn)을 통해 판독/기입 회로(130)에 연결될 수 있다.
3차원 낸드 플래시 메모리 소자(100)의 경우, 메모리 셀 어레이(110)는 복수의 메모리 셀들이 직렬 연결된 메모리 셀 스트링들(미도시)을 포함할 수 있다. 본 발명의 실시예에서, 상기 메모리 셀들은 정보 저장막과 인접하는 층간 절연막의 계면, 또는 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역을 포함할 수 있다. 상기 고정 전하 영역은 반도체 채널 층 내에 상기 고정 전하 영역의 고정 전하에 의해 유도되는 전기적으로 도핑된 영역을 생성할 수 있다. 그 결과, 메모리 셀들의 소오스/드레인 영역에 전기적으로 도핑된 영역이 형성되어, 반도체 채널 전체의 전기적 저항이 감소되고, 특히, 3차원 낸드 플래시 메모리 소자(100)의 읽기 동작시, 읽기 전류가 증가되어, 센싱 마진을 향상시키고, 이로써, 고집적도를 갖고, 고속 및 저전력 구동이 가능하며, 읽기 오류를 개선시킨 신뢰성 있는 낸드 플래시 메모리 소자를 제공할 수 있다.
상기 메모리 셀 스트링들의 일단에는 적어도 하나 이상의 스트링 선택 트랜지스터들이 연결되고, 이의 타단에는 접지 선택 트랜지스터가 연결될 수 있다. 상기 메모리 셀 스트링의 타단에는 공통 소스 라인이 연결되고, 상기 접지 선택 트랜지스터들의 일 단이 상기 공통 소스 라인에 전기적으로 연결될 수 있다. 워드라인들(WL1, WL2,… WLi,…, WLn)은 열 방향을 따라 배열된 메모리 셀들의 제어 게이트들에 각각 연결될 수 있다. 비트라인들(BL1, BL2, BL3,… BLn)은 상기 스트링 선택 트랜지스터들의 일 단들에 연결될 수 있다. 각각의 워드라인(WL1, WL2,…, WLi,…, WLn)에 결합되는 행 방향의 복수의 메모리 셀들은 논리적 페이지를 구성하며, 상기 논리적 페이지들의 수는 메모리 셀의 저장 용량에 의해 결정될 수 있다.
일 실시예에 따른 3차원 낸드 플래시 메모리 소자(100)에서, 행 디코더(120)는 메모리 블록의 워드라인들 중 어느 하나를 선택하고, 열 디코더(140)는 비트라인들(BL1, BL2, BL3,… BLn)을 선택할 수 있다. 독출/기록 회로(130)는 열 디코더(140)를 통해 외부로부터 전달되는 데이터를 수신하거나 외부로 데이터를 출력할 수 있으며, 페이지 버퍼(미도시)를 포함할 수 있으며, 동작 모드에 따라 감지 증폭기로서 또는 기입 드라이버로서 동작할 수 있다. 제어 로직(180)은 명령어(CMD)에 따라, 상기 ISPP 방식에 따른 펄스 프로그램 및 검증 동작을 수행하도록 행 디코더(120), 독출/기록 회로(130), 열디코더(140), 패스/페일 검출기(150), 프로그램 루프 순번 검출기(160), 및/또는 비교기(170)를 제어할 수 있다. 다양한 설계들에서, 제어 로직(180)은 메모리 셀 어레이(110)와 동일 칩 내에 집적되거나 다른 칩에 배치될 수 있으며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, SSD(솔리드 스테이트 드라이브)에서와 같이, 제어 로직(180)은 메모리 셀 어레이(110)와 분리된 별도의 칩인 플래시 트랜스레이션 레이어(flash translation layer; FTL)에 제공될 수도 있다.
또한, 전술한 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170)는 제어 로직(180)과 별도로 형성된 것을 예시하고 있지만, 본 발명이 이에 한정된 것은 아니다. 예를 들면, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중 적어도 어느 하나는 제어 로직(180) 내에 소프트웨어 또는 하드웨어적으로 구현될 수도 있을 것이다. 또한, 패스/페일 검증 회로(150), 프로그램 루프 순번 검출기(160) 및 비교기(170) 중의 적어도 어느 하나는 생략되거나 다른 회로 구성이 추가될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 메모리 셀들(M1_A, M2_A;?; Mn_A)을 포함하는 3차원 낸드 플래시 메모리 소자(1000)를 도시하는 사시도이며, 도 3a 내지 도 3c는 본 발명의 다양한 실시예에 따른 도 2의 점선원으로 표시된 메모리 셀 영역의 구조를 나타내는 확대 단면도이다.
도 2를 참조하면, 3차원 낸드 플래시 메모리 소자(1000)는 기판(10)에 평행한 x 방향(이하, 제 1 방향이라 함) 및 x 방향과 다른 y 방향(이하, 제 2 방향이라 함)과 기판(10)에 수직하는 z 방향(이하, 수직 방향이라 함)으로 정렬되어 3차원으로 배열된 복수의 메모리 셀들(M1_A, M2_A;?; Mn_A)을 포함할 수 있다. 일부 실시예에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)은 서로 직교할 수 있다.
기판(10)은 Si 단결정 기판, 화합물 반도체 기판, SOI(silicon on insulator) 기판 및 변형된(strained) 기판과 같은 반도체 기판일 수 있다. 일 실시예에서, 3차원 낸드 플래시 메모리 셀의 하부에 정의되는 주변회로 영역에 반도체 층이 형성될 수 있으며, 상기 반도체 층 자체가 기판일 수도 있다. 본 발명의 실시예는 이에 한정되는 것은 아니며, 예를 들면, 다른 실시예에서, 기판(10)은 세라믹 기판 또는 플렉시블 소자를 구현하기 위한 고분자 기판, 또는 심지어 패브릭층일 수도 있다. 기판(10)에는 도핑에 의한 불순물 영역(10a) 또는 도전막(미도시)과 같은 배선이 제공될 수 있다. 불순물 영역(10a)은 메모리 스트링의 일 단부가 결합되는 전술한 소스 라인일 수 있다.
복수의 메모리 셀들(M1_A, M2_A;?; Mn_A)에 채널을 제공하기 위한 반도체 기둥들(20)이 기판(10) 상에 수직 방향(z 방향)으로 연장될 수 있다. 반도체 기둥들(20)은 수직 방향(z 방향)으로 연장된 코어 절연체(21)와 코어 절연체(21) 상에 형성된 반도체 채널층(22)을 포함할 수 있다.
반도체 기둥들(20)은 기판(10) 상에서, 제 1 방향(x 방향)과 제 2 방향(y 방향)으로 이격되어 배열될 수 있다. 반도체 기둥들(20) 사이는, 제 1 방향(x 방향) 및 제 3 방향(z 방향)으로 확장되고, 제 2 방향(y 방향)으로 서로 이격된 소자분리 절연막(60)에 의해 분리될 수 있다.
각 메모리 스트링의 수직 방향(z 방향)으로 적층되는 메모리 셀들은, 층간 분리막(30I)에 의해 셀간 분리가 이루어진다. 도 2a에 도시된 실시예에서, 각 메모리 스트링을 선택하기 위해, 메모리 스트링에 결합되는 선택 트랜지스터 및/또는 접지 선택 트랜지스터는 생략되었으며, 이에 관하여는 공지의 기술이 참조될 수 있다. 메모리 스트링 내의 메모리 셀들은 서로 직렬 연결된 낸드(NAND) 플래시 메모리 구조를 가질 수 있다. 상기 메모리 스트링의 메모리 셀들은, 예를 들면, 32, 48, 64, 72, 96 및 128 개와 같은 여하의 개수만큼 형성될 수 있으며, 이는 요구되는 메모리 용량, 수율, 및/또는 직렬 연결된 전체 저항을 고려하여 적절히 선택될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
각 메모리 셀은, 기판(10) 상에 수직 신장되는 반도체 채널층(22), 반도체 채널층(22)의 측벽을 따라 수직 신장된 정보 저장막(40) 및 정보 저장막(40)을 사이에 두고 반도체 채널층(22)의 적어도 일부를 둘러싸는 제어 게이트들(50) 및 제어 게이트들(50)을 서로 분리하는 층간 절연막(30I)을 포함할 수 있다. 도 2와 함께, 도 3a 내지 도 3c를 참조하면, 정보 저장막(40)은 반도체 채널층(22) 상의 게이트 절연막(41), 전하 트랩층(42) 및 블로킹 절연막(43)을 더 포함할 수 있다. 정보 저장막(40)에 대하여는 다른 공지의 다층 구조가 적용될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 정보 저장막(40)은 반도체 기둥(20)을 따라 기판(10)의 수직 방향으로 형성되어, 메모리 셀들 사이에서도 연속적으로 연장될 수 있다.
일 실시예에서, 게이트 절연막(41)은 SiO2, Si3N4, SiON, HfO2, HfSiO, Al2O3 및 ZrO2로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함할 수 있다. 데이터 저장막(42)은 유전체 매트릭스 및 상기 유전체 매트릭스 내에 분산된 실리콘 나노 결정(NC)을 포함할 수 있다. 상기 유전체 매트릭스는 SiO2, SiON, Si3N4, SRN(Si rich nitride), HfO2, HfSiO, HfSiON, HfON, HfAlO, Al2O3 및 AlN으로 이루어지는 군에서 선택되는 적어도 하나의 유전체 재료를 포함할 수 있다. 블로킹 절연막(43)은 Al2O3, SiO2, HfO2, ZrO2, Ta2O5, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합을 포함할 수 있다.
데이터 저장막(42)의 유전체 매트릭스, 전하 차단막(41) 및 블로킹 절연막(43)에 대한 전술한 재료들은 예시적이며 다른 공지의 재료들이 채용될 수 있다. 예를 들면, 정보 저장막(40A)은 게이트 전극-블로킹 절연막-데이터 저장막-전하 차단막-기판의 적층 순서로, SONOS(polysilicon-silicon dioxide-silicon nitride-silicon dioxide-Silicon) 구조, SANOS(polysilicon-alumina-silicon nitride-silicon dioxide-Silicon) 구조, TANOS(Tantalum or titanium nitride-alumina-silicon nitride-silicon dioxide-Silicon) 구조, MANOS(metal-alumina-silicon nitride-silicon dioxide-Silicon) 구조, 또는 Be-MANOS(metal-alumina-silicon nitride-Band engineered oxide-Silicon) 구조와 같은 다양한 재료의 적층 구조를 가질 수 있다. 그러나, 이들 정보 저장막(40A)의 각 재료들은 예시적일 뿐 다른 후보 물질들이 적용될 수 있다.
일 실시예에서, 도전층(50)이 메모리 셀의 제어 게이트 또는 워드라인(이하, 제어 게이트라고 통칭함)을 형성할 수 있다. 반도체 기둥(20)의 하단부는 전술한 것과 같이, 예를 들면, 공통 소스 라인(10a)에 결합되고, 반도체 기둥(20)의 상단부에는 비트라인(미도시)이 결합될 수 있다. 상기 비트라인과 최상위 메모리 셀의 워드라인 사이에 스트링 선택 트랜지스터가 제공될 수 있다. 적층된 전극층들(50)에 의해 제공되는 워드라인들은 계단 형상으로 패터닝되어 이에 각각 접촉하는 콘택 플러그(미도시)를 통해 선택된 워드라인에 독립적으로 바이어스를 인가할 수 있게 된다.
다시 도 3a 내지 도 3c를 참조하면, 제어 게이트들(50) 사이, 즉, 메모리 셀들 사이에 고정 전하 영역(FC1, FC2)이 형성될 수 있다. 이 고정 전하 영역(FC1, FC2)과 중첩되는 반도체 채널층(22)의 표면에 전기적으로 도핑된 영역(NC)이 형성될 수 있다. 일 실시예에서, 전기적으로 도핑된 영역(NC)은 메모리 셀들의 소스/드레인 영역을 위한 n 영역 또는 p 영역으로 기능할 수 있다. 도시된 실시예에서는, 전자의 전기적 도핑에 의해 형성된 n 영역이 예시된다.
도 3a의 경우, 일 실시예에 따른 고정 전하 영역(FC1)은 정보 저장막(40)과 인접하는 층간 절연막(30I)의 계면에 형성될 수 있고, 전기적으로 도핑된 영역(NC)은 고정 전하 영역(FC1)에 의해 유도되어, 고정 전하 영역(FC1)에 대향하는 반도체 채널층(22)의 일부 표면에 형성될 수 있다. 일 실시예에서, 정보 저장막(40)과 인접하는 층간 절연막(30I)의 계면에 형성된 고정 전하 영역(FC1)은 후술할 도 5a의 제조 공정 중에 상기 계면에서 기상으로 공급되는 수소 이온(H+)과 층간 절연막(30I)의 수소 결합 반응으로 형성된 수소 분자의 결함으로부터 생성된 Si-H 결합에 의한 양 전하 영역일 수 있다. 다른 실시예에서, 고정 전하 영역(FC1)은 건식 식각을 위한 플라즈마에 노출된 층간 절연막(30I) 표면의 손상층일 수도 있다.
도 3b의 경우, 다른 실시예에 따른 고정 전하 영역(FC2)은 제어 게이트들(50)사이의 정보 저장막(40)에 형성될 수 있으며, 전기적으로 도핑된 영역(NC2)은 고정 전하 영역(FC2)에 의해 유도되어, 반도체 채널층(22)의 일부 표면에 형성될 수 있다. 일 실시예에서, 고정 전하 영역(FC2)은 게이트 전극(50)에 유도된 전계에 대한 프린징 효과(fringing effect)에 의해 의도적으로 누적시킨 양전하들 또는 음전하들일 수 있다. 도 3b에서는 양전하를 갖는 고정 전하 영역(FC)이 예시된다.
정보 저장막(40)에 형성된 고정 전하 영역(FC2)은 층간 절연막(30I)에 형성된 고정 전하 영역(FC1)보다 반도체 채널층(22)에 더 근접해 있기 때문에, 양 고정 전하 영역들(FC1, FC2)의 전하 밀도가 동일하더라도, 반도체 채널층(22)의 표면에 더 큰 전하 밀도의 도핑된 영역을 형성할 수 있는 이점이 있다. 이는, 동일한 전압이 인가된 읽기 동작에서, 정보 저장막(40)에 형성된 고정 전하 영역(FC2)이 층간 절연막(30I)에 형성된 고정 전하 영역(FC1)보다 반도체 채널을 통과하는 읽기 전류를 더 향상시킬 수 있음을 의미한다.
도 3c를 참조하면, 층간 절연막(30I)에 형성된 고정 전하 영역(FC1)과 정보 저장막(40)에 형성된 고정 전하 영역(FC2)이 모두 형성된 낸드 플래시 메모리 소자를 예시한다. 2 종류의 고정 전하 영역들(FC1, FC2)이 동시에, 이들과 중첩된 반도체 채널층(22)의 표면에 전기적으로 도핑된 영역(NC)을 유도한다.
도 4a 내지 도 4c는 본 발명의 다양한 실시예에 따른 메모리 셀을 도시하는 단면도이다.
도 4a 내지 도 4c를 참조하면, 제어 게이트들(50)는 측벽에 일함수 제어층(55)을 더 포함할 수 있다. 일함수 제어층(55)은 제어 게이트(50)의 일함수(work function)보다 낮은 일함수를 갖는 층이다. 일함수 제어층(55)은 고정 전하 영역을 형성하기 위한 동작시 요구되는 인접하는 게이트 전극들(50)에 의한 프린징 전계(fringing effect)를 게이트 전극들(50) 사이로 더 확산시켜, 게이트 전극들(50) 사이의 층간 젼연막(30I)의 계면이나 정보 저장막(40)에 고정 전하 영역(FC1, FC2)이 더 용이하게 형성되도록 한다.
일 실시 예에서, 프린징 효과(fringing effect)에 의해 형성되는 전계는 인접 메모리 셀에 간섭으로 작용할 수 있기 때문에, 층간 절연막(30I)의 두께가 셀간 간섭 마진을 확보할 수 있도록 제어 게이트(50)의 두께보다 더 큰 경우에 일함수 제어층(55)이 배치될 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 3차원 낸드 플래시 메모리 소자의 제조 방법을 순차대로 도시하는 단면도들이다.
도 5a를 참조하면, 기판(10)이 제공된다. 기판(10)에는 불순물 영역 또는 배선과 같은 도전 부재(10a)가 형성될 수 있다. 이는 예시적이며, 도전 부재(10a)는 스위칭 소자의 일 단부, 콘택, 또는 Piped-Bics 구조와 같은 스트링 구조를 얻기 위한 연결 부재일 수 있다. 기판(10) 상에 절연막(30')과 제 1 도전막(35')을 교번하여 반복 적층할 수 있다. 반복 적층의 회수는 메모리 셀들, 선택 트랜지스터, 및 접지 트랜지스터의 개수를 고려하여 결정될 수 있다.
일 실시예에서, 제 1 도전막(35')은 도전성 금속 또는 도전성 금속 산화물 또는 질화물을 포함할 수 있다. 이후, 수직 방향으로 반복 적층된 절연막(30')과 제 1 도전막(35')의 스택을 관통하는 홀들(H1)을 형성한다. 도전막(35')은 고농도 불순물의 폴리실리콘, 알루미늄, 텅스텐, 티타늄 질화막(TiN) 또는 2 이상의 적층 구조를 가질 수 있으며, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
다른 실시 예에서, 도 4a 내지 도 4c를 참조하여 개시된 일함수 제어층(55)을 형성하는 경우에는 절연막(30') 상에 제 1 도전막(30')을 형성하기 이전과 이후에 각각 일함수 제어층(55)이 될 도전막이 더 형성될 수 있다. 이 경우, 더 형성되는 도전막의 일함수는 전술한 것과 같이 제 1 도전막(35')의 일함수보다 더 작은 것이다.
도 5b를 참조하면, 선택적으로 수소 분위기에서 열처리(hydrogen annealing)(HA)를 통해 상기 제 1 홀들을 통해 노출된 절연막(30')의 측벽에 고정 전하 영역(FC)을 형성할 수 있다. 상기 수소 분위기의 열처리(Hydrogen Annealing)는 150 ℃∼700 ℃의 온도 범위에서 수행할 수 있다. 상기 열처리 온도는 수소 이온(H+)과 Si 사이의 반응을 유도하면서 Si-H 결합에 댕글링 본드(dangling bond)와 같은 결함을 형성하기 위해 적절히 선택될 수 있다.
도 5c를 참조하면, 고정 전하 영역(FC)을 갖는 제 1 절연막(30')과 도전막(35')의 적층체를 관통하는 홀들(H1)의 내부 측벽 상에 정보 저장막(40B)을 형성할 수 있다. 정보 저장막(40B)은 우수한 단차 피복성을 갖는 박막 형성 공정, 예를 들면, 화학기상증착 또는 원자층 증착 공정을 통해 형성될 수 있다. 정보 저장막(40)은, 도 3a 내지 도 3c를 참조하여 설명한 게이트 절연막, 데이터 저장막(42) 및 블로킹 절연막(43)을 포함할 수 있다. 그러나, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 실리콘 질화물의 데이터 저장막(42)의 증착 시 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 통하여 실리콘 질화물의 매트릭스 내에 인시츄로 실리콘 나노 결정립을 형성하여 유전체 매트릭스 내에 실리콘 나노 결정립이 분산된 데이터 저장막(42)을 형성할 수 있다. 데이터 저장막(42) 내의 실리콘 나노 결정립은 복수 레벨의 딥 트랩 레벨을 형성함으로써 멀티-레벨 비트 기구를 제공할 수 있다.
도 5d를 참조하면, 정보 저장막(40B)의 측벽을 따라 반도체 채널층(22)을 형성할 수 있다. 반도체 채널층(22)은, 예를 들면, 원자층 단위의 박막층들이 층 단위로 쌓여서 형성될 수 있다. 이를 위하여 반도체 채널층(22)은 원자층 증착 방식에 의해 층단위의 증착을 통해 형성될 수 있다.
도 5e를 참조하면, 선택적으로는 반도체 채널층(22) 상에 제 2 홀들(H2)을 채우는 코어 절연체(21)가 채워질 수 있다. 이로 인해, 코어 절연체(21)및 반도체 채널층(22)을 포함하는 반도체 기둥(20)이 제공될 수 있다. 반도체 채널층(22)의 저부는 기판(10)과 접촉하도록 형성되고, 반도체 채널층(22)은 기판(10) 상에 형성된 소스 라인에 전기적으로 연결될 수 있다.
도 5f를 참조하면, 반도체 기둥(20)이 형성된 기판(10)에 대하여, 절연막(30')과 제 1 도전막(35')의 적층 구조 내에 제 1 방향(X 방향)과 수직 방향(Z 방향)으로 확장되며 제 2 방향(Y 방향)으로 이격된 트렌치 영역(R1)을 형성할 수 있다. 트렌치 영역(R1)에 의해 서로 분리된 절연막 패턴(30I)과 도전막 패턴(35I)의 적층 구조(SS1)가 형성될 수 있다.
도 5g를 참조하면, 선택적으로, 트렌치 영역(R) 내에 절연체를 채워 소자 분리 절연막(60)을 형성한다. 소자 분리 절연막(60)에 의해 제 2 방향(Y 방향)으로 인접한 메모리 스트링들 사이의 전기적 분리가 달성될 수 있다.
전술한 실시예들에 따르면, 정보 저장막과 인접하는 층간 절연막의 계면 또는 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역과 상기 고정 전하 영역에 의해 유도되어, 상기 고정 전하 영역에 대향하는 상기 반도체 채널층의 일부 표면에 전기적으로 도핑된 영역을 포함하는 3차원 낸드 플래시 메모리 소자가 제공될 수 있다. 전기적으로 도핑된 영역에 의해 인접한 메모리 셀 간 반도체 채널층의 저항이 감소될 수 있으며, 이로써 3차원 낸드 플래시 메모리 소자의 읽기 전류를 향상시킬 수 있다. 또한, 읽기 전류를 향상시킴으로써, 집적도를 향상시키면서도 고속 및 저전력 구동이 가능하며, 읽기 오류 발생이 억제된 신뢰성 있는 비휘발성 메모리 소자가 제공될 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 정보 저장막의 일부 내에 고정 전하 영역을 형성하는 구동 방법을 설명하기 위한 도면이다.
도 6a를 참조하면, 메모리 셀의 제어 게이트들(50)과 반도체 채널층(22) 사이에 강한 제 1 전계(E1)이 형성되면, 제어 게이트들(50) 하지의 정보 저장막(40)의 일부뿐만 아니라 제어 게이트들(50) 사이의 정보 저장막(40)의 일부에도 고정 전하들(FC1)이 형성될 수 있다. 고정 전하들(FC1)이 양전하인 경우가 예시된다. 강한 제 1 전계(E1)는 게이트 전극(50)의 측벽으로부터, 인접하는 게이트 전극들(50) 사이의 영역으로 확산되는 프린징 필드를 갖는다. 그에 의해, 게이트 전극들(50) 사이의 정보 저장막(40)의 일부에도 고정 전하들(FC1)이 형성될 수 있다. 일 실시예에서, 강한 제 1 전계(E1)를 형성하기 위해 게이트 전극들(50)에 제 1 구동 전압(VFC1), 예를 들면, - 15 V의 음의 전압이 인가되고 반도체 채널층(20)은 접지될 수 있다. 반대로, 게이트 전극들(50)이 접지되고 반도체 채널층(20)에 제 1 구동 전압(VFC1), 예를 들면 15 V의 양의 전압이 인가될 수도 있다.
제 1 전계(E1)를 형성하여 고정 전하들(FC1)을 형성하는 단계는 복수회에 걸쳐서 수행될 수 있다. 일 실시예에서, 제 1 전계(E1)는 프로그램 동작과 같이 충분한 고정 전하들(FC1)이 형성될 때까지 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP) 방식에 의해 수행될 수 있다.
도 6b를 참조하면, 이후, 메모리 셀의 제어 게이트들(50)과 반도체 채널층(22) 사이에 제 1 전계(E1)의 방향과 반대이며, 더 작은 크기를 갖는 제 2 전계(E2)를 형성한다. 예를 들면, 제어 게이트들(50)에 1 구동 전압(VFC)과 극성이 반대이며, 제 1 구동 전압(VFC)보다 작은 제 2 구동 전압(VFC2), 예를 들면, 10 V의 양의 전압을 인가하는 경우, 제어 게이트(50)의 측벽으로부터 발산하는 프린징 필드는 감소되어, 게이트 전극들(50) 사이의 정보 저장막(40)의 일부에 형성된 고정 전하들(FC1)에 작용하는 전기력이 감소되고, 해당 고정 전하들(FC1)은 영향받지 않는다. 그러나, 제 2 구동 전압(VFC2)은 제어 게이트(50)의 저부와 반도체 채널층(22)에 집중된 제 2 전계(E2)를 형성하여, 게이트 전극(50) 하지의 정보 저장막(40)의 일부에 형성된 고정 전하들을 소거할 수 있다. 결과적으로, 제 2 구동 전압(VFC2)에 의해 게이트 전극들(50) 사이의 정보 저장막(40)의 일부에만 고정 전하들(FC1)이 잔류한다. 그에 따라, 고정 전하들(FC1)에 의해, 반도체 채널층의 소오스/드레인 영역에는 반대 극성의 전하들이 전기적으로 도핑되어 읽기 동작시 반도체 채널층의 전체 저항이 감소될 수 있다.
전술한 실시예는 제 2 구동 전압(VFC2)이 제어 게이트(50)에 인가되고 반도체 채널층(22)이 접지되는 경우를 예시하고 있지만, 제 2 구동 전압(VFC2)이 반도체 채널층(22)에 인가되고, 제어 게이트(50)는 접지될 수도 있다. 이 경우, 제 2 구동 전압은 예를 들면 - 10 V의 음의 전압일 수 있다.
일 실시예에서, 제 2 전계(E2)를 형성하여, 게이트 전극(50) 하지의 정보 저장막(40)의 일부에 형성된 고정 전하들을 소거하는 단계는 복수회에 걸쳐서 수행될 수 있다. 일 실시예에서, 제 2 전계(E2)는 프로그램 동작과 같이 고정 전하의 소거가 충분히 이뤄질 때까지 증분형 펄스 프로그래밍(incremental step pulse programming, ISPP) 방식에 의해 수행될 수 있다.
도 6a 및 도 6b에 개시된 단계들은 반복 수행될 수 있다. 또한, 이러한 단계들은 메모리 소자의 초기화 과정으로서 수행되거나, 실제 읽기 또는 프로그램 동작 중에 읽기 전류의 크기가 감소하는 것을 방지하도록 필요에 따라 정기적으로 또는 비정기적으로 수행될 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 정보 저장막의 일부 내에 고정 전하 영역을 형성하는 구동 방법을 설명하기 위한 도면이다. 도 7a 및 도 7b는 전술한 도 6a와 도 6b의 동작과 유사하며, 모순되지 않은 한 도 6a와 도 6b의 동작 설명을 참조할 수 있다. 다만, 도 7a 및 도 7b에 도시된 메모리 셀의 제어 게이트 전극(50)의 측벽에는 일함수 제어층(55)이 형성된다. 일함수 제어층(55)의 일함수는 제어 게이트 전극(50)의 일함수보다 작으며, 그 결과, 고정 전하 영역을 형성하기 위한 제 1 전계(E1)가 도 6a에서 도시된 제어 게이트 전극(50)에 의한 제 1 전계(E1)에 비하여, 프린징 전계의 확산 범위가 더 증가한 것을 확인할 수 있다. 일함수 제어층(55)에 의해, 제 1 전계(E1)의 메모리 셀들 사이의 정보 저장막의 일부에 고정 전하 영역을 형성하는 것이 더 용이해질 수 있다.
도 8은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 저장 장치(1000)를 도시하는 블록도이다.
도 8을 참조하면, 저장 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 3차원 낸드 플래시 메모리 소자(1230)를 포함할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200) 사이의 전기적 및 물리적 연결을 제공한다. 일 실시예에서, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 또한, SSD 컨트롤러(1210)는, 호스트(1100)로부터 제공되는 명령어를 디코딩하고 디코딩된 결과에 따라, 3차원 낸드 플래시 메모리 소자(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)의 비제한적 예로서, USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), 및 SAS(Serial Attached SCSI)이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 3차원 낸드 플래시 메모리 소자(1230)로부터 독출된 데이터가 임시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 3차원 낸드 플래시 메모리 소자(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능이 제공될 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 더 빠를 수 있다. 이 경우, 대용량의 버퍼 메모리(1220)가 제공되어 속도 차이로 발생하는 성능 저하를 최소화할 수 있다. 이를 위한 버퍼 메모리(1220)는 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)일 수 있지만, 이에 한정되는 것은 아니다.
3차원 낸드 플래시 메모리 소자(1230)는 SSD(1200)의 저장 매체로서 제공될 수 있다. 예를 들면, 3차원 낸드 플래시 메모리 소자(1230)는 전술한 실시예에 따른 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)일 수 있다. 또 다른 예에서, 3차원 낸드 플래시 메모리 소자(1230)로서 노어 플래시 메모리, 상변화 메모리, 자성 메모리, 저항 메모리, 강유전체 메모리 또는 이들 중 선택된 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템(2000)을 도시하는 블록도이다.
도 9를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 전술한 3차원 NAND 플래시 메모리 소자(2100)를 포함할 수 있다. 플래시 메모리 소자(2100)는 타깃 상태들을 검증할 때 비정상 속도를 갖는 메모리 셀들을 검출할 수 있어 고속의 신뢰성 있는 프로그램 성능을 가질 수 있다.
메모리 컨트롤러(2200)는 3차원 NAND 플래시 메모리 소자(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구현할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 독출된 데이터에 포함된 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 플래시 메모리(2100)와 인터페이싱할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 포함할 수 있다.
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 또는 IDE과 같은 다양한 인터페이스 프로토콜들 중 어느 하나를 통해 외부 회로(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크와 같은 다양한 사용자 장치들에 적용될 수 있다.
본 발명의 데이터 저장 장치는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치는 디지털, 카메라, 또는 개인 컴퓨터와 같은 전자 장치를 사용하기 위한 표준 또는 규격을 만족하는 메모리 카드일 수 있다.
본 발명에 따른 비휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (21)

  1. 기판 상에 수직 신장된 반도체 채널층;
    상기 반도체 채널층의 측벽을 따라 수직 신장된 정보 저장막;
    상기 정보 저장막을 사이에 두고 상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트들;
    상기 제어 게이트들을 서로 분리하는 층간 절연막;
    상기 정보 저장막과 인접하는 상기 층간 절연막의 계면 또는 상기 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역; 및
    상기 고정 전하 영역에 의해 유도되어, 상기 고정 전하 영역에 대향하는 상기 반도체 채널층의 일부 표면에 형성된 전기적으로 도핑된 영역을 포함하는 3차원 낸드 플래시 메모리 소자.
  2. 제 1 항에 있어서
    상기 정보 저장막과 인접하는 상기 층간 절연막의 계면에 형성된 고정 전하 영역은 상기 계면에서 수소 이온(H+)과 상기 층간 절연막의 수소 결합의 반응으로 형성된 수소 분자의 댕글링 본드를 포함하는 3차원 낸드 플래시 메모리 소자.
  3. 제 2 항에 있어서
    상기 층간 절연막이 실리콘 산화물인 경우, 상기 층간 절연막은 Si-H 결합을 갖는 3차원 낸드 플래시 메모리 소자.
  4. 제 1 항에 있어서
    상기 제어 게이트들 사이의 상기 정보 저장막의 일부 내에 형성된 고정 전하 영역은 상기 제어 게이트 전극들과 상기 반도체 채널층 사이에 유도된 프린징 필드(fringing field)에 의해 누적된 고정 전하들로 하전된 3차원 낸드 플래시 메모리 소자.
  5. 제 1 항에 있어서
    상기 3차원 낸드 플래시 메모리 소자는 상기 제어 게이트들의 측벽 상에 상기 제어 게이트들의 일함수보다 낮은 일함수를 갖는 일함수 제어층을 더 포함하는 3차원 낸드 플래시 메모리 소자.
  6. 제 5 항에 있어서
    상기 층간 절연막의 두께는 상기 제어 게이트들의 두께보다 더 큰 3차원 낸드 플래시 메모리 소자.
  7. 제 1 항에 있어서,
    상기 정보 저장막은, 상기 반도체 채널층 상의 게이트 절연막, 상기 게이트 절연막 상의 데이터 저장막 및 상기 데이터 저장막 상의 블로킹 절연막을 포함하는 3차원 낸드 플래시 메모리 소자.
  8. 제 7 항에 있어서,
    상기 데이터 저장막은 SiO2, SiON, Si3N4, SRN(Si rich nitride), HfO2, HfSiO, HfSiON, HfON, HfAlO, Al2O3 및 AlN으로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 3차원 낸드 플래시 메모리 소자.
  9. 제 7 항에 있어서,
    상기 전하 차단막은 SiO2, Si3N4, SiON, HfO2, HfSiO, Al2O3 및 ZrO2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 3차원 낸드 플래시 메모리 소자.
  10. 제 7 항에 있어서,
    상기 블로킹 절연막은 Al2O3, SiO2, HfO2, ZrO2, Ta2O5, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 3차원 낸드 플래시 메모리 소자.
  11. 제 1 항에 있어서,
    상기 반도체 채널층은 실린더 형상을 가지며, 상기 반도체 채널층의 내부에 코어 절연체가 삽입되어 반도체 기둥을 형성하는 3차원 낸드 플래시 메모리 소자.
  12. 기판을 제공하는 단계;
    상기 기판 상에 절연막과 제 1 도전막을 교번하여 반복 적층하는 단계;
    상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 제 1 도전막을 연속적으로 수직방향으로 관통하는 제 1 홀들을 형성하는 단계;
    상기 제 1 홀들을 통해 노출된 상기 절연막의 측벽에 제 1 고정 전하 영역을 형성하는 단계;
    상기 반복 적층된 상기 제 1 고정 전하 영역을 포함하는 절연막과 상기 제 2 도전막을 관통하는 홀들의 내부 측벽 상에 정보 저장막을 형성하는 단계; 및
    상기 정보 저장막의 노출된 측벽 상에 반도체 채널층을 형성하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 고정 전하 영역을 형성하는 단계는, 상기 제 1 홀들을 통해 노출된 상기 절연막의 측벽을 수소 분위기에서 열처리(hydrogen annealing)하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 1 고정 전하 영역을 형성하는 단계는, 상기 제 1 홀들을 통해 노출된 상기 절연막의 측벽에 플라즈마 손상을 인가하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  15. 제 12 항에 있어서,
    상기 절연막과 제 1 도전막을 교번하여 반복 적층하는 단계는
    상기 절연막과 상기 제 1 도전막 사이에 상기 제 1 도전막의 일함수보다 작은 제 2 도전막을 적층하는 단계를 더 포함하는 3차원 낸드 플래시 메모리 소자의 제조 방법.
  16. 3차원 낸드 플래시 메모리 소자의 구동 방법으로서,
    상기 3차원 낸드 플래시 메모리 소자는,
    기판 상에 수직 신장된 반도체 채널층;
    상기 반도체 채널층의 측벽을 따라 수직 신장된 정보 저장막;
    상기 정보 저장막을 사이에 두고 상기 반도체 채널층의 적어도 일부를 둘러싸는 제어 게이트들;
    상기 제어 게이트들을 서로 분리하는 층간 절연막을 포함하며,
    상기 구동 방법은,
    상기 제어 게이트들과 상기 반도체 채널층 사이에 제 1 전계를 형성하여, 상기 제어 게이트들 하지의 상기 정보 저장막의 일부 및 상기 제어 게이트들 사이의 정보 저장막의 일부에 고정 전하 영역을 형성하는 단계;
    상기 제어 게이트들과 상기 반도체 채널층 사이에 상기 제 1 전계의 극성과 반대 극성을 가지면서 상기 제 1 전계의 크기보다 작은 크기를 갖는 제 2 전계를 형성하여, 상기 제어 게이트들 하지의 상기 정보 저장막의 일부에 형성된 고정 전하 영역을 소거하는 단계를 포함하는 3차원 낸드 플래시 메모리 소자의 구동 방법.
  17. 제 16 항에 있어서,
    상기 제 1 전계 및 상기 제 2 전계 중 적어도 어느 하나는 증분형 펄스 프로그래밍 방식에 의해 형성되는 3차원 낸드 플래시 메모리 소자의 구동 방법.
  18. 제 16 항에 있어서,
    상기 3차원 낸드 플래시 메모리 소자는 상기 제어 게이트들의 측벽 상에 상기 제어 게이트들의 일함수보다 낮은 일함수를 갖는 일함수 제어층을 더 포함하는 3차원 낸드 플래시 메모리 소자의 구동 방법.
  19. 제 18 항에 있어서,
    상기 층간 절연막의 두께는 상기 제어 게이트들의 두께보다 더 큰 3차원 낸드 플래시 메모리 소자의 구동 방법.
  20. 제 16 항에 있어서,
    상기 고정 전하 영역을 형성하는 단계 및 상기 고정 전하 영역을 소거하는 단계는 적어도 2 회 이상 반복 수행되는 3차원 낸드 플래시 메모리 소자의 구동 방법.
  21. 제 16 항에 있어서,
    상기 정보 저장막과 인접하는 상기 층간 절연막의 계면에 형성된 고정 전하 영역을 더 포함하는 3차원 낸드 플래시 메모리 소자의 구동 방법.
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