TWI846251B

TWI846251B - 半導體記憶裝置及半導體記憶裝置的製造方法

Info

Publication number: TWI846251B
Application number: TW111150683A
Authority: TW
Inventors: 北山大輝; 有賀智崇; 池田光雄; 池野大輔; 梶田明広
Original assignee: 日商鎧俠股份有限公司
Priority date: 2022-06-15
Filing date: 2022-12-29
Publication date: 2024-06-21

Abstract

半導體記憶裝置10包括：隧道絕緣膜53；電荷捕獲膜54，設置於隧道絕緣膜53上；以及導電體層40，介隔塊絕緣膜55、塊絕緣膜56而設置於電荷捕獲膜54上。導電體層40包含：第一層41，包含鉬；及第二層42，為設置於夾著第一層41成為與塊絕緣膜55、塊絕緣膜56相反的一側的位置且包含鎢的層。

Description

半導體記憶裝置及半導體記憶裝置的製造方法

本發明的實施方式是有關於一種半導體記憶裝置及半導體記憶裝置的製造方法。

例如反及(Not AND，NAND)型快閃記憶體之類的半導體記憶裝置包括作為字元線發揮功能的多個導電體層。作為導電體層的材料，例如可使用鎢。近年來，作為導電體層的材料，例如亦正在研究使用鉬之類的不易高電阻化的材料。

藉由所揭示的實施方式，可提供一種性能高的半導體記憶裝置。

實施方式的半導體記憶裝置包括：隧道絕緣膜；電荷蓄積層，設置於隧道絕緣膜上；以及導電體層，介隔塊絕緣膜而設置於電荷蓄積層上。導電體層包含；第一層，包含鉬；及第二層，為設置於夾著第一層成為與塊絕緣膜相反的一側的位置且包含鎢的層。

藉由所述結構，可提供一種性能高的半導體記憶裝置。

1:記憶體控制器

10:半導體記憶裝置

20:基板

20i:元件分離區域

21、30:絕緣體層

22、22a:半導體層

22b:導電層

40:導電體層

41:第一層

42:第二層

43:第三層

44:第四層

50:記憶體柱

51:芯部

52:半導體部

53:隧道絕緣膜

54:電荷捕獲膜

55、56:塊絕緣膜

60:犧牲層

301:RAM

302:處理器

303:主機介面

304:EEC電路

305:記憶體介面

306:內部匯流排

401:輸入/輸出電路

402:邏輯控制電路

411:輸入/輸出用焊墊群

412:邏輯控制用焊墊群

413:電源輸入用端子群

421:定序器

422:暫存器

423:電壓生成電路

430:記憶胞元陣列

440:讀出放大器

450:列解碼器

ALE:位址鎖存賦能訊號

BL、BL0~BL(N-1):位元線

Cb:接觸部

/CE:晶片賦能訊號

CLE:指令鎖存賦能訊號

DQ<7：0>:訊號

DQS、/DQS:資料選通訊號

LN:配線

MH:記憶體孔

MT、MT0~MT7:記憶胞元電晶體

R/B:就緒/忙碌訊號

RE、/RE:讀賦能訊號

SGD、SGD0~SGD3、SGS、SGS0~SGS3:選擇閘極線

SHE、ST:狹縫

SL:源極線

SP:空間

SR:NAND串

STD、STS:選擇電晶體

SU0~SU3:串單元

Vcc、VccQ、Vpp:電源電壓

Vss:接地電壓

/WE:寫賦能訊號

WL、WL0~WL7:字元線

/WP:寫保護訊號

x、y、z:方向

圖1是表示第一實施方式的記憶體系統的結構例的方塊圖。

圖2是表示第一實施方式的半導體記憶裝置的結構的方塊圖。

圖3是表示第一實施方式的半導體記憶裝置的等效電路的圖。

圖4是表示第一實施方式的半導體記憶裝置的結構的圖。

圖5是表示第一實施方式的半導體記憶裝置的結構的剖面圖。

圖6是表示圖5的VI-VI剖面的圖。

圖7是用於對第一實施方式的半導體記憶裝置的製造方法進行說明的圖。

圖8是用於對第一實施方式的半導體記憶裝置的製造方法進行說明的圖。

圖9是用於對第一實施方式的半導體記憶裝置的製造方法進行說明的圖。

圖10是用於對第一實施方式的半導體記憶裝置的製造方法進行說明的圖。

圖11是用於對第一實施方式的半導體記憶裝置的製造方法進行說明的圖。

圖12是用於對第一實施方式的半導體記憶裝置的製造方法進行說明的圖。

圖13是用於對第一實施方式的半導體記憶裝置的製造方法進行說明的圖。

圖14是用於對第二實施方式的半導體記憶裝置的製造方法進行說明的圖。

圖15是表示第二實施方式的半導體記憶裝置的結構的剖面圖。

圖16是表示第三實施方式的半導體記憶裝置的結構的剖面圖。

圖17是表示第四實施方式的半導體記憶裝置的結構的剖面圖。

以下，一邊參照隨附圖式一邊對本實施方式進行說明。為了便於理解說明，於各圖式中，對於相同的結構要素，儘可能標註相同的符號，並省略重覆的說明。

對第一實施方式進行說明。本實施方式的半導體記憶裝置10是作為NAND型快閃記憶體而構成的非揮發性的記憶裝置。於圖1中，以方塊圖的形式示出包含半導體記憶裝置10的記憶體系統的結構例。該記憶體系統包括記憶體控制器1以及半導體記憶裝置10。再者，半導體記憶裝置10於圖1的記憶體系統中實際上設置有多個，但於圖1中僅圖示了其中的一個。關於半導體記憶裝置10的具體結構，將於後文進行說明。該記憶體系統能夠與未圖示的主機連接。主機例如是個人電腦或行動終端等的電子機器。

記憶體控制器1依據來自主機的寫入請求來控制對半導體記憶裝置10的資料寫入。另外，記憶體控制器1依據來自主機的讀出請求來控制從半導體記憶裝置10的資料讀出。

於記憶體控制器1與半導體記憶裝置10之間，收發晶片賦能訊號/CE、就緒/忙碌訊號R/B、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫賦能訊號/WE、讀賦能訊號RE、讀賦能訊號/RE、寫保護訊號/WP、作為資料的訊號DQ<7：0>、資料選通訊號DQS、資料選通訊號/DQS的各訊號。

晶片賦能訊號/CE是用於對半導體記憶裝置10進行賦能的訊號。就緒/忙碌訊號R/B是用於表示半導體記憶裝置10是就緒狀態還是忙碌狀態的訊號。所謂「就緒狀態」是受理來自外部的命令的狀態。所謂「忙碌狀態」是不受理來自外部的命令的狀態。指令鎖存賦能訊號CLE是表示訊號DQ<7：0>為指令的訊號。位址鎖存賦能訊號ALE是表示訊號DQ<7：0>為位址的訊號。寫賦能訊號/WE是用於將所接收的訊號導入至半導體記憶裝置10的訊號，每當由記憶體控制器1收到指令、位址及資料時被設為有效(assert)。記憶體控制器1於訊號/WE為「L(低(Low))」位準的期間指示半導體記憶裝置10導入訊號DQ<7：0>。

讀賦能訊號RE、讀賦能訊號/RE是用於記憶體控制器1從半導體記憶裝置10讀出資料的訊號。該些例如是為了對輸出訊號DQ<7：0>時的半導體記憶裝置10的動作時機進行控制而使用。寫保護訊號/WP是用於指示半導體記憶裝置10禁止資料寫入及抹除的訊號。訊號DQ<7：0>是於半導體記憶裝置10與記憶體控制器1之間收發的資料的實體，包含指令、位址及資料。資料選通訊號DQS是用於控制訊號DQ<7：0>的輸入/輸出的時機的訊號。訊號/DQS是訊號DQS的互補信號。

記憶體控制器1包括隨機存取記憶體(Random Access Memory，RAM)301、處理器302、主機介面303、錯誤檢查與校正(Error Checking and Correcting，ECC)電路304以及記憶體介面305。RAM 301、處理器302、主機介面303、ECC電路304以及記憶體介面305相互利用內部匯流排306而連接。

主機介面303將從主機收到的請求、用戶資料(寫入資料)等輸出至內部匯流排306。另外，主機介面303將從半導體記憶裝置10讀出的用戶資料、來自處理器302的響應等發送至主機。

記憶體介面305基於處理器302的指示，來控制將用戶資料等寫入至半導體記憶裝置10的處理以及從半導體記憶裝置10讀出用戶資料等的處理。

處理器302統括地控制記憶體控制器1。處理器302例如是中央處理單元(Central Processing Unit，CPU)或微處理機單元(Micro Processor Unit，MPU)等。處理器302於從主機經由主機介面303收到請求時，進行依據該請求的控制。例如，處理器302根據來自主機的請求，對記憶體介面305指示用戶資料及奇偶(parity)向半導體記憶裝置10的寫入。另外，處理器302根據來自主機的請求，對記憶體介面305指示用戶資料及奇偶從半導體記憶裝置10的讀出。

處理器302對於蓄積於RAM 301中的用戶資料，決定半導體記憶裝置10上的保存區域(記憶體區域)。用戶資料經由內部匯流排306而保存至RAM 301中。處理器302對作為寫入單位的頁面單位的資料(頁面資料)實施記憶體區域的決定。以下，亦將保存於半導體記憶裝置10的一頁面中的用戶資料稱作「單元資料」。單元資料一般經編碼而作為碼字保存於半導體記憶裝置10中。於本實施方式中，編碼並不是必需的。記憶體控制器1亦可不進行編碼而將單元資料保存至半導體記憶裝置10中，但於圖1中，作為一結構例，示出了進行編碼的結構。於記憶體控制器1不進行編碼的情況下，頁面資料與單元資料一致。另外，既可基於一個單元資料而生成一個碼字，亦可基於將單元資料分割所得的分割資料而生成一個碼字。另外，亦可使用多個單元資料而生成一個碼字。

處理器302針對每個單元資料，來決定作為寫入目標的半導體記憶裝置10的記憶體區域。對於半導體記憶裝置10的記憶體區域分配有物理位址。處理器302使用物理位址來管理作為單元資料的寫入目標的記憶體區域。處理器302指定所決定的記憶體區域(物理位址)而指示記憶體介面305將用戶資料寫入至半導體記憶裝置10。處理器302對用戶資料的邏輯位址(主機所管理的邏輯位址)與物理位址的對應進行管理。處理器302於收到來自主機的包含邏輯位址的讀出請求時，確定與邏輯位址對應的物理位址，指定物理位址而對記憶體介面305指示用戶資料的讀出。

ECC電路304對保存於RAM 301中的用戶資料進行編碼而生成碼字。另外，ECC電路304對從半導體記憶裝置10讀出的碼字進行解碼。ECC電路304藉由利用例如被賦予至用戶資料的校驗和等來檢測資料的錯誤及修正該錯誤。

RAM 301將從主機收到的用戶資料暫時保存至記憶到半導體記憶裝置10中為止，或者將從半導體記憶裝置10讀出的資料暫時保存至發送給主機為止。RAM 301例如是靜態隨機存取記憶體(Static Random Access Memory，SRAM)或動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)等通用記憶體。

於圖1中示出了記憶體控制器1分別包括ECC電路304以及記憶體介面305的結構例。然而，ECC電路304亦可被內置於記憶體介面305。另外，ECC電路304亦可被內置於半導體記憶裝置10。圖1中所示的各要素的具體結構或配置並無特別限定。

於從主機收到寫入請求時，圖1的記憶體系統如下述般運作。處理器302將成為寫入對象的資料暫時記憶至RAM 301。處理器302讀出儲存於RAM 301中的資料，並輸入至ECC電路304。ECC電路304對所輸入的資料進行編碼，並將碼字輸入至記憶體介面305。記憶體介面305將所輸入的碼字寫入至半導體記憶裝置10。

於從主機收到讀出請求時，圖1的記憶體系統如下述般運作。記憶體介面305將從半導體記憶裝置10讀出的碼字輸入至ECC電路304。ECC電路304對所輸入的碼字進行解碼，並將經解碼的資料儲存於RAM 301中。處理器302將儲存於RAM 301中的資料經由主機介面303而發送至主機。

對半導體記憶裝置10的結構進行說明。如圖2所示，半導體記憶裝置10包括記憶胞元陣列430、讀出放大器440、列解碼器450、輸入/輸出電路401、邏輯控制電路402、定序器421、暫存器422、電壓生成電路423、輸入/輸出用焊墊群411、邏輯控制用焊墊群412以及電源輸入用端子群413。

記憶胞元陣列430是記憶資料的部分。記憶胞元陣列430具有與多個位元線BL及多個字元線WL相關聯的多個記憶胞元電晶體MT。關於記憶胞元陣列430的具體結構，一邊參照圖3~圖6一邊於後文進行說明。

讀出放大器440是用於對施加至位元線BL的電壓進行調整，或者讀出位元線BL的電壓並轉換為資料的電路。讀出放大器440於資料的讀出時，獲取從記憶胞元電晶體MT讀出至位元線BL的讀出資料，並將所獲取的讀出資料傳輸至輸入/輸出電路401。讀出放大器440於資料的寫入時，將經由位元線BL而寫入的寫入資料傳輸至記憶胞元電晶體MT。讀出放大器440的動作是由定序器421予以控制。

列解碼器450是用於對各個字元線WL施加電壓的、作為未圖示的開關群而構成的電路。列解碼器450從暫存器422接收塊位址及列位址，基於該塊位址來選擇對應的塊，並且基於該列位址來選擇對應的字元線WL。列解碼器450切換所述開關群的開閉，以對所選擇的字元線WL施加來自電壓生成電路423的電壓。列解碼器450的動作是由定序器421予以控制。

輸入/輸出電路401於與記憶體控制器1之間收發訊號DQ<7：0>以及資料選通訊號DQS、資料選通訊號/DQS。輸入/輸出電路401將訊號DQ<7：0>內的指令及位址傳輸至暫存器422。另外，輸入/輸出電路401於與讀出放大器440之間收發寫入資料及讀出資料。

邏輯控制電路402從記憶體控制器1接收晶片賦能訊號/CE、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫賦能訊號/WE、讀賦能訊號RE、讀賦能訊號/RE以及寫保護訊號/WP。另外，邏輯控制電路402將就緒/忙碌訊號R/B傳輸至記憶體控制器1，以將半導體記憶裝置10的狀態通知給外部。

定序器421基於從記憶體控制器1向輸入/輸出電路401及邏輯控制電路402輸入的控制訊號，對包含記憶胞元陣列430的各部的動作進行控制。

暫存器422是暫時保持指令或位址的部分。於暫存器422中保持對寫入動作或讀出動作、及抹除動作等進行指示的指令。該指令於從記憶體控制器1輸入至輸入/輸出電路401後，從輸入/輸出電路401傳輸至暫存器422並受到保持。

另外，暫存器422亦保持與所述指令對應的位址。該位址於從記憶體控制器1輸入至輸入/輸出電路401後，從輸入/輸出電路401傳輸至暫存器422並受到保持。

進而，暫存器422亦保持表示半導體記憶裝置10的動作狀態的狀態資訊。狀態資訊對應於記憶胞元陣列430等的動作狀態，而由定序器421每次更新。狀態資訊對應於來自記憶體控制器1的請求，而作為狀態訊號從輸入/輸出電路401輸出給記憶體控制器1。

電壓生成電路423是生成記憶胞元陣列430中的資料的寫入動作、讀出動作及抹除動作各自所需的電壓的部分。此類電壓例如包含對各個字元線WL施加的電壓、或對各個位元線BL施加的電壓等。電壓生成電路423的動作是由定序器421予以控制。

輸入/輸出用焊墊群411是設置有用於在記憶體控制器1與輸入/輸出電路401之間進行各訊號的收發的多個端子(焊墊)的部分。各個端子是對應於訊號DQ<7：0>及資料選通訊號DQS、資料選通訊號/DQS的各個而各別地設置。

邏輯控制用焊墊群412是設置有用於在記憶體控制器1與邏輯控制電路402之間進行各訊號的收發的多個端子(焊墊)的部分。各個端子是對應於晶片賦能訊號/CE、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫賦能訊號/WE、讀賦能訊號RE、讀賦能訊號/RE、寫保護訊號/WP以及就緒/忙碌訊號R/B的各個而各別地設置。

電源輸入用端子群413是設置有用於接受半導體記憶裝置10的動作所需的各電壓的施加的多個端子的部分。對各個端子施加的電壓包含電源電壓Vcc、電源電壓VccQ、電源電壓Vpp以及接地電壓Vss等。

電源電壓Vcc是作為運作電源而從外部給予的電路電源電壓，例如為3.3V左右的電壓。電源電壓VccQ例如為1.2V的電壓。電源電壓VccQ是於記憶體控制器1與半導體記憶裝置10之間收發訊號時所用的電壓。電源電壓Vpp是電壓較電源電壓Vcc高的電源電壓，例如為12V的電壓。

對記憶胞元陣列430的具體結構進行說明。於圖3中，以等效電路圖的形式示出記憶胞元陣列430的結構。如圖3所示，記憶胞元陣列430包含多個串單元SU0~SU3。各個串單元SU0~SU3包含多個NAND串SR。進而，各個NAND串SR例如包含八個記憶胞元電晶體MT0~MT7以及兩個選擇電晶體STD、STS。NAND串SR中所含的記憶胞元電晶體或選擇電晶體的數量亦可與圖1的示例不同。

多個串單元SU0~SU3整體上構成一個塊，於記憶胞元陣列430中設置有多個此種塊。於圖3中僅圖示了單個塊，對於其他塊則省略了圖示。

於以下的說明中，有時不區分各個串單元SU0~SU3而均表述為「串單元SU」。同樣地，有時不區分各個記憶胞元電晶體MT0~MT7而均表述為「記憶胞元電晶體MT」。

於各個串單元SU中包含與設置有N條的位元線BL0~位元線BL(N-1)為相同數量的NAND串SR。N為正整數。NAND串SR中所含的記憶胞元電晶體MT0~記憶胞元電晶體MT7是於選擇電晶體STD的源極與選擇電晶體STS的汲極之間串列地配置。選擇電晶體STD的汲極連接於任一位元線BL0等。選擇電晶體STS的源極連接於源極線SL。於以下的說明中，有時不區分各個位元線BL1~BL(N-1)而均表述為「位元線BL」。

如後文說明般，各個記憶胞元電晶體MT構成為於閘極部分具有電荷蓄積層的電晶體。蓄積於該電荷蓄積層的電荷量對應於由記憶胞元電晶體MT所保持的資料。記憶胞元電晶體MT既可為使用例如氮化矽膜等作為電荷蓄積層的電荷捕獲(charge trap)型電晶體，亦可為使用例如矽膜等作為電荷蓄積層的浮動閘極型電晶體。

串單元SU0中所含的多個選擇電晶體STD的閘極均連接於選擇閘極線SGD0。選擇閘極線SGD0是施加用於切換各選擇電晶體STD的開閉的電壓的線。關於串單元SU1~串單元SU3，亦同樣地對應於各個串單元SU而設置有用於對選擇電晶體STD施加電壓的選擇閘極線SGD1~選擇閘極線SGD3。

串單元SU0中所含的多個選擇電晶體STS的閘極均連接於選擇閘極線SGS0。選擇閘極線SGS0是施加用於切換各選擇電晶體STS的開閉的電壓的線。關於串單元SU1~串單元SU3，亦同樣地對應於各個串單元SU而設置有用於對選擇電晶體STS 施加電壓的選擇閘極線SGS1~選擇閘極線SGS3。再者，於構成一個塊的串單元SU0~串單元SU3間共用選擇閘極線SGS，串單元SU0~串單元SU3中所含的所有選擇電晶體STS的閘極亦可連接於共同的選擇閘極線SGS。

記憶胞元電晶體MT0~記憶胞元電晶體MT7各自的閘極連接於字元線WL0~字元線WL7。字元線WL0~字元線WL7是為了切換記憶胞元電晶體MT0~記憶胞元電晶體MT7的開閉，或者使蓄積於記憶胞元電晶體MT0~記憶胞元電晶體MT7的各電荷蓄積層中的電荷量發生變化等而施加電壓的線。

半導體記憶裝置10中的資料的寫入及讀出是針對任一串單元SU中的、與任一字元線WL連接的多個記憶胞元電晶體MT，對應於被稱作「頁面」的每個單位而統一進行。另一方面，半導體記憶裝置10中的資料的抹除是針對塊中所含的所有記憶胞元電晶體MT而統一進行。作為用於進行此種資料的寫入、讀出及抹除的具體方法，可採用已成為公知的各種方法，因此省略其詳細說明。

於圖4中，以示意性的立體圖的形式示出半導體記憶裝置10中的記憶胞元陣列430及其附近的部分的結構。如圖4所示，半導體記憶裝置10包括基板20、絕緣體層21、半導體層22、多個絕緣體層30以及導電體層40。再者，圖4中所示的z方向是相對於基板20的表面而垂直的方向。圖4中所示的x方向是相對於z方向而垂直的方向，且為位元線BL延伸的方向。圖4中所示的 y方向是相對於z方向及x方向的任一方向而均垂直的方向。

基板20是於圖4的z方向側具有平坦的面的板狀的構件，例如為矽晶圓。以下說明的絕緣體層21、半導體層22、絕緣體層30及導電體層40等成為於基板20的z方向側，藉由例如化學氣相沈積(Chemical Vapor Deposition，CVD)成膜而形成的多層膜。於基板20的表面例如設置有元件分離區域20i。元件分離區域20i例如是包含矽氧化物的絕緣區域，且是於其一部劃分電晶體Tr的源極及汲極區域的部分。

絕緣體層21例如是由氧化矽之類的絕緣性材料形成的層。於基板20的表面側例如形成有包含所述電晶體Tr或配線LN等的周邊電路。該周邊電路構成圖2中所示的讀出放大器440或列解碼器450等。絕緣體層21覆蓋該些周邊電路的整體。

半導體層22是作為圖3的源極線SL發揮功能的層。半導體層22例如是由摻雜有雜質的多晶矽之類的、包含矽的材料形成。半導體層22於處於記憶胞元陣列430的-z方側的部分嵌入至所述絕緣體層21。

再者，半導體層22其整體亦可由矽之類的半導體材料形成，但亦可如圖4的示例般，成為包含半導體層22a與導電層22b的雙層結構。半導體層22a例如是由矽之類的半導體材料形成的層，導電層22b例如是由鎢之類的金屬材料形成的層。

絕緣體層30及導電體層40於半導體層22的上方(+z)側分別形成有多個，且以沿著圖4的z方向交替地排列的方式配置。

導電體層40是由包含鉬等的材料形成的、具有導電性的層。各個導電體層40被用作圖3中的字元線WL0~字元線WL7或選擇閘極線SGS1、選擇閘極線SGD1等。如後文說明般，各個導電體層40包括包含互不相同的材料的多個層(後述的第一層41等)，但於圖4中省略其圖示。絕緣體層30配置於處於相互相鄰的導電體層40之間的位置，將兩者之間電性絕緣。絕緣體層30例如是由包含氧化矽的材料形成。

於沿著z方向積層有多個絕緣體層30及導電體層40的區域，以沿著z方向貫穿該些的方式形成有多個記憶體孔MH，於記憶體孔MH的內側形成有記憶體柱50。各個記憶體柱50形成於從處於最靠z方向側的絕緣體層30直至到達半導體層22為止的範圍。再者，各個記憶體柱50與圖3中所示的NAND串SR對應。

於圖5中示出了將記憶體柱50以通過沿著其長邊方向的中心軸的面(例如x-z平面)予以切斷時的剖面。另外，於圖6中示出了圖5的VI-VI剖面。

如圖6所示，記憶體柱50具有大致圓形的剖面形狀。記憶體柱50具有芯部51、半導體部52、隧道絕緣膜53、電荷捕獲膜54及塊絕緣膜55。

芯部51是設置於記憶體柱50中最靠中心側處的部分。芯部51例如是由氧化矽之類的絕緣性材料形成。

半導體部52是作為從外周側覆蓋芯部51的層而形成的膜。半導體部52例如是由包含非晶矽的材料形成，且是形成記憶胞元電晶體MT等的通道的部分。再者，亦可為如下態樣：未設置芯部51，半導體部52設置於記憶體柱50的中心。

隧道絕緣膜53是作為從外周側覆蓋半導體部52的層而形成的膜。隧道絕緣膜53例如包含矽氧化物、或者矽氧化物與矽氮化物。隧道絕緣膜53用於形成半導體部52與電荷捕獲膜54之間的電位障壁。例如，於從半導體部52向電荷捕獲膜54注入電子時(寫入動作時)以及從半導體部52向電荷捕獲膜54注入電洞時(抹除動作時)，電子或電洞分別通過隧道絕緣膜53的電位障壁。

電荷捕獲膜54是作為覆蓋隧道絕緣膜53的外側的層而形成的膜。電荷捕獲膜54例如包含矽氮化物，於膜中具有捕獲電荷的捕獲空位(trap site)。電荷捕獲膜54中被夾於作為字元線WL的導電體層40與半導體部52之間的部分作為先前敘述的「電荷蓄積層」而構成記憶胞元電晶體MT的記憶區域。記憶胞元電晶體MT的臨限值電壓根據電荷捕獲膜54中的電荷的有無、或該電荷的量而發生變化。藉此，記憶胞元電晶體MT保持資訊。

塊絕緣膜55是用於抑制電荷從導電體層40向電荷捕獲膜54側反向穿隧的膜。作為塊絕緣膜55的材料，例如可使用鋁氧化物等金屬氧化物或矽氧化物等。

如圖5所示，作為字元線WL的導電體層40的外周側整體由塊絕緣膜56覆蓋。與所述塊絕緣膜55同樣地，塊絕緣膜 56是用於抑制電荷從導電體層40向電荷捕獲膜54側反向穿隧的膜。於本實施方式中，如上所述，塊絕緣膜形成為雙重膜。作為塊絕緣膜56的材料，與塊絕緣膜55同樣地，例如可使用鋁氧化物等金屬氧化物或矽氧化物等。

於本實施方式中，各個導電體層40包含第一層41及第二層42。第一層41是導電體層40中設置於外側(即，塊絕緣膜56側)的層，且是由包含鉬(Mo)作為主成分的材料形成。第一層41例如是鉬單體的層。第二層42是設置於第一層41的內側、即夾著第一層41成為與塊絕緣膜56相反的一側的位置的層，且是由包含鎢(W)作為主成分的材料形成。第二層42例如是鎢單體的層。

於第二層42的進一步內側處形成有空間SP。如後文說明般，空間SP是於製造半導體記憶裝置10的過程中所形成的微小空間。再者，空間SP的厚度並不均等，根據場所而亦會產生厚度成為0的部分，但於圖5中，空間SP被示意性描繪為具有均等厚度的空間。

如以上所述，半導體記憶裝置10的記憶胞元陣列430包括：隧道絕緣膜53；電荷捕獲膜54，設置於隧道絕緣膜53上；以及導電體層40，介隔塊絕緣膜55、塊絕緣膜56而設置於電荷捕獲膜54上。導電體層40包含：第一層41，包含鉬；及第二層42，為設置於夾著第一層41成為與塊絕緣膜55、塊絕緣膜56相反的一側的位置且包含鎢的層。關於導電體層40成為此種多層結構的優點，將於後文進行說明。

記憶體柱50中連接有導電體層40的部分的內側分別作為電晶體發揮功能。即，於各個記憶體柱50中，成為沿著其長邊方向串列連接有多個電晶體的狀態。各個導電體層40經由塊絕緣膜55、塊絕緣膜56或電荷捕獲膜54而連接於各電晶體的閘極。位於電晶體內側的半導體部52作為該電晶體的通道發揮功能。

沿著記憶體柱50的長邊方向而如上所述般串列地排列的各個電晶體的一部分作為圖3中的多個記憶胞元電晶體MT發揮功能。另外，形成於串列地排列的多個記憶胞元電晶體MT的兩側的電晶體作為圖3中的選擇電晶體STD、選擇電晶體STS發揮功能。

返回圖4繼續說明。如圖4所示，於各個記憶體柱50的z方向側設置有多個位元線BL。各個位元線BL是作為沿著x方向延伸的直線狀的配線而形成，且以沿著y方向排列的方式配置。記憶體柱50的上端經由接觸部Cb而連接於任一位元線BL。藉此，各記憶體柱50的半導體部52相對於位元線BL而電性連接。

經積層的導電體層40及絕緣體層30藉由狹縫ST而分裂為多個。狹縫ST是以沿著y方向延伸的方式形成的直線狀的槽，例如形成至到達半導體層22的深度。

另外，經積層的導電體層40及絕緣體層30的z方向側部分藉由狹縫SHE而分裂。狹縫SHE是以沿著y方向延伸的方式形成的淺槽。狹縫SHE形成至僅將多個導電體層40中作為選擇閘極線SGD而設置者分裂的深度。

於記憶體柱50中-z方向側的端部，隧道絕緣膜53等被去除，半導體部52相對於半導體層22而連接。藉此，作為源極線SL發揮功能的半導體層22與各電晶體的通道電性連接。

以下，對半導體記憶裝置10的製造方法進行說明。

<積層步驟>首先，於基板20的表面形成周邊電路，然後形成覆蓋該周邊電路的絕緣體層21或覆蓋絕緣體層21的半導體層22。然後，於半導體層22上表面交替地積層多個絕緣體層30及犧牲層60。犧牲層60是於之後的步驟中被替換為導電體層40的層。作為此種犧牲層60，例如可使用氮化矽。於圖7中圖示了經積層的絕緣體層30及犧牲層60的一部分。該些的積層方向(圖7的上下方向)與圖4的z方向相同。

<記憶體孔形成步驟>於積層步驟之後，進行記憶體孔形成步驟。於記憶體孔形成步驟中，於經積層的絕緣體層30及犧牲層60中與記憶體柱50對應的部分中分別形成記憶體孔MH。記憶體孔MH是沿圖4的z方向延伸的大致圓柱形狀的細長孔，例如是藉由反應離子蝕刻(reactive ion etching，RIE)而形成。記憶體孔MH例如形成至到達半導體層22的深度。於圖8中示出了記憶體孔形成步驟完成的狀態。

<記憶體柱形成步驟>於記憶體孔形成步驟之後，進行記憶體柱形成步驟。於記憶體柱形成步驟中，於記憶體孔MH的內側形成記憶體柱50。具體而言，於記憶體孔MH的內表面，例如藉由CVD成膜來依序形成塊絕緣膜55、電荷捕獲膜54、隧道絕緣膜53、半導體部52及芯部51。於圖9中示出了記憶體柱形成步驟完成的狀態。

<犧牲層去除步驟>於記憶體柱形成步驟之後，進行犧牲層去除步驟。於犧牲層去除步驟中，首先，形成圖4中所示的狹縫ST。由此，將經積層的絕緣體層30及犧牲層60分裂。然後，藉由經由狹縫ST的濕式蝕刻而將犧牲層60去除。此時，經積層的各個絕緣體層30以於其之間空有間隙(空間SP)的狀態殘留。但是，各個絕緣體層30由記憶體柱50及未圖示的支撐柱支撐，因此其形狀得到維持。於圖10中示出了犧牲層去除步驟完成的狀態。

<絕緣膜形成步驟>於犧牲層去除步驟之後，進行絕緣膜形成步驟。於絕緣膜形成步驟中，以覆蓋劃分空間SP的各面的整體的方式形成塊絕緣膜56。塊絕緣膜56例如是藉由CVD或原子層沈積(atomic layer deposition，ALD)而成膜。於圖11中示出了絕緣膜形成步驟完成的狀態。

<導電體層形成步驟>於絕緣膜形成步驟之後，進行導電體層形成步驟。於導電體層形成步驟中，以覆蓋塊絕緣膜56中劃分空間SP的各面的整體的方式形成導電體層40。具體而言，如圖12所示，首先於塊絕緣膜56上形成第一層41。繼而，如圖13所示，於第一層41上形成第二層42。藉此，圖5中所示的結構的記憶胞元陣列430完成。第一層41的厚度較佳為5nm以上。另外，第二層42的厚度較佳為設為3nm至5nm的範圍。例如，第一層41的厚度厚於第二層42的厚度。此處，所謂「厚度」，例如可是指z方向上的尺寸。

且說，關於作為字元線而設置的層的材料，先前大多使用鎢(W)。然而，隨著半導體記憶裝置的小型化或性能提高，正在進行使用鉬作為該層的材料的研究。

然而，已知鉬是與鎢相比氧容易擴散的材料。因此，若於製造步驟等中將鉬的層(字元線)暴露於外部氣體，則氧擴散至鉬內，半導體記憶裝置10的性能有可能會降低。

因此，於本實施方式中，利用以鉬為主成分的第一層41形成導電體層40，然後利用以鎢為主成分的第二層42覆蓋第一層41的外側(空間SP側)。

於所述導電體層形成步驟中，第一層41及第二層42例如均是藉由CVD或ALD來成膜。於形成第一層41時，作為原料氣體，例如可使用包含MoO₂Cl₂、MoOCl₄、H₂、NH₃等的氣體。於形成第二層42時，作為原料氣體，例如可使用包含WF₆、H₂、B₂H₆、SiH₄等的氣體。亦可使用NH₃來代替SiH₄。

於未圖示的成膜裝置中，於形成第一層41後，無需將製造中途的半導體記憶裝置10從成膜裝置的腔室中取出地變更所供給的氣體種等，藉此可直接進行第二層42的形成。即，第一層41的形成及第二層42的形成可於將周圍的環境與外部氣體遮斷的狀態下連續進行。於圖12的狀態下，不向空間SP導入外部氣體，因此第一層41的表面不會與外部氣體接觸而由第二層42覆蓋。藉此，可抑制包含鉬的第一層41的一部分氧化或氧擴散至第一層41的內部。

再者，於圖13的狀態下，於第二層42的周圍殘留有空間SP的一部分。於導電體層形成步驟完成後，於將半導體記憶裝置10從成膜裝置的腔室中取出時等，向空間SP中導入外部氣體，第二層42有可能暴露於外部氣體中。

然而，包含鎢作為主成分的第二層42如上所述般為氧不易擴散的層。由於利用此種第二層42覆蓋第一層41，因此氧朝向第一層41的內部的擴散得到充分抑制。藉此，可防止因氧的擴散所引起的半導體記憶裝置10的性能降低。

第一層41如上所述般由MoO₂Cl₂、MoOCl₄、H₂、NH₃等原料氣體形成，結果包含氮及氯。藉由選擇原料氣體，第一層41亦可設為僅包含氮及氯中的一者的結構。於任一情況下，於第一層41中作為雜質而包含的氮原子的濃度或氯原子的濃度較佳為抑制為1×10¹⁹atoms/cm³以下，進而佳為抑制為1×10¹⁸atoms/cm³以下。

第二層42中，使用WF₆作為成膜時的原料氣體，結果成為包含氟(F)作為雜質的膜。若第二層42的氟擴散而到達至塊絕緣膜55(鋁氧化物等)，則塊絕緣膜55有可能產生劣化。然而，於本實施方式中，於第二層42與塊絕緣膜55之間介隔存在有第一層41，因此氟向塊絕緣膜55的到達得到充分抑制。因此，即便使用WF₆作為第二層42的原料氣體，亦不存在問題。再者，於需要進一步抑制氟的到達的情況下，作為第二層42的成膜時的原料氣體，例如只要使用包含WOCl₄、H₂、B₂H₆、SiH₄(或NH₃)等的氣體即可。

對第二實施方式進行說明。以下，主要說明與第一實施方式的不同之處，對於與第一實施方式共同之處，適當省略說明。

本實施方式的半導體記憶裝置10與第一實施方式不同之處在於：導電體層形成步驟的內容及作為其結果而形成的導電體層40的結構。

於在絕緣膜形成步驟中形成塊絕緣膜56後，於本實施方式中，如圖14般，首先於塊絕緣膜56上形成第三層43。第三層43是由包含鎢作為主成分的材料形成的膜。第三層43例如是鎢單體的層。第三層43形成為覆蓋塊絕緣膜56中與塊絕緣膜55或絕緣體層30相反的一側的面整體。第三層43的厚度較佳為3nm以上，進而佳為4nm以上。第三層43的厚度例如薄於第一層41的厚度。第三層43與第一層41或第二層42同樣地例如是藉由CVD或ALD來成膜。於形成第三層43時，作為原料氣體，例如可使用包含WOCl₄、H₂、B₂H₆、SiH₄等的氣體。亦可使用NH₃來代替SiH₄。

其後，與第一實施方式中的導電體層形成步驟同樣地依序形成第一層41及第二層42。即，於本實施方式中，於塊絕緣膜56上形成包含鎢的第三層43，於該第三層43上依序形成第一層 41、第二層42。第三層43的形成、第一層41的形成及第二層42的形成較佳為可於將周圍的環境與外部氣體遮斷的狀態下連續進行。再者，於本實施方式中，第二層42的厚度較佳為設為2nm至4nm的範圍。於圖15中示出了導電體層40的形成完成的狀態、即本實施方式的半導體記憶裝置10的結構。

如上所述，於本實施方式的半導體記憶裝置10中，導電體層40更包含第三層43。第三層43作為如下層而設置：設置於夾著第一層41成為與第二層42相反的一側的位置且包含鎢的層。

包含鎢作為主成分的第三層43具有防止氧朝向塊絕緣膜55擴散的功能。但是，於本實施方式中，由於藉由第二層42而可充分防止氧的入侵及擴散，因此藉由第三層43來防止氧的擴散的必要性小。因此，能夠將第三層43形成得充分薄，並將導電體層40的電阻抑制為與第一實施方式為相同程度。另外，藉由亦使第三層43具有氧的擴散防止功能，與第一實施方式相比，亦可獲得能減薄第二層42的效果。進而，藉由使第三層43介隔存在，亦可獲得促進第一層41中的鉬的大粒徑化，並進行低電阻化的效果。

第三層43位於靠近塊絕緣膜55的位置，因此欠佳的是包含氟作為雜質。因此，於本實施方式中，如上所述，藉由使用包含WOCl₄、H₂、B₂H₆、siH₄等的氣體(即，基本上不含氟的氣體)作為原料氣體，從而儘可能減少第三層43所含的氟的量。第三層43中的氟原子的濃度較佳為1×10¹⁷atoms/cm³以下。

對第三實施方式進行說明。以下，主要說明與所述第二實施方式(圖15)的不同之處，對於與第二實施方式共同之處，適當省略說明。

如圖16所示，於本實施方式的半導體記憶裝置10中，進而設置有第四層44。第四層44為設置於塊絕緣膜56與導電體層40之間、具體而言為塊絕緣膜56與第三層43之間的層。第四層44是作為所謂「障壁金屬」發揮功能的層，於本實施方式中由包含氮化鈦(TiN)的材料形成。藉由設置有第四層44，可提高導電體層40相對於塊絕緣膜56的密接性。第四層44亦可由包含氮化鉬(MoN)或氮化鎢(WN)的材料形成。第四層44只要包含氮、鈦、鉬及鎢中的至少一種即可。

第四層44形成為覆蓋塊絕緣膜56中與塊絕緣膜55或絕緣體層30相反的一側的面整體。第四層44與第一層41等同樣地例如是藉由CVD或ALD來成膜。其後，與第二實施方式同樣地依序形成第三層43、第一層41及第二層42。第四層44的形成、第三層43的形成、第一層41的形成及第二層42的形成較佳為於將周圍的環境與外部氣體遮斷的狀態下連續進行。

對第四實施方式進行說明。以下，主要說明與所述第三實施方式(圖16)的不同之處，對於與第三實施方式共同之處，適當省略說明。

如圖17所示，於本實施方式的半導體記憶裝置10中，未設置第三層43而於塊絕緣膜56與導電體層40之間、具體而言為塊絕緣膜56與第一層41之間設置有與第三實施方式相同的第四層44。

於本實施方式中，於在塊絕緣膜56上形成第四層44後，於第四層44上依序形成第一層41及第二層42。第四層44的形成、第一層41的形成及第二層42的形成較佳為於將周圍的環境與外部氣體遮斷的狀態下連續進行。

以上，參照具體例來說明本實施方式。但是，本揭示並不限定於該些具體例。本領域技術人員對該些具體例適當追加有設計變更者，只要具備本揭示的特徵，則亦包含於本揭示的範圍內。所述各具體例所包括的各要素及其配置、條件、形狀等並不限定於例示者而可適當變更。所述各具體例所包括的各要素只要不會產生技術性矛盾，便可適當改變組合。

[相關申請案的引用]

本申請案以基於2022年06月15日提出申請的現有的日本專利申請案第2022-96444號的優先權的利益為基礎且謀求其利益，其全部內容藉由引用而包含於本申請案中。

30:絕緣體層