TWI811845B - 半導體裝置及半導體裝置之製造方法 - Google Patents
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Abstract
本發明之半導體裝置具備積層體、及形成於積層體之記憶體孔內之記憶體柱。記憶體柱具有依次積層有半導體部61b、隧道絕緣膜62a、及電荷儲存層62b之構造。於電荷儲存層62b與導電體層52之間，設置阻擋絕緣膜53。導電體層52包含鉬。阻擋絕緣膜53具有氧化矽膜53a及氧化鋁膜53b。自導電體層52至氧化鋁膜53b之區域中，包含抑制OH擴散之氯。與導電體層52之第1部分之雜質之濃度相比，於導電體層中較第1部分更接近氧化鋁膜53b之第2部分之氯之濃度較高。
Description
本發明之實施方式係關於一種半導體裝置、及半導體裝置之製造方法。
例如，如NAND(反及)型快閃記憶體般之半導體裝置具備基板、及設置於基板之上方之積層體。積層體係將導電體層及絕緣體層交替地積層而構成。於積層體形成有複數個記憶體孔。於各記憶體孔，自其中心部朝向外側依次積層而形成有芯部、半導體部、隧道絕緣膜、及電荷儲存層。於導電體層與絕緣體層之間、及導電體層與電荷儲存層之間分別設置有阻擋絕緣膜。
若將導電體層由鎢形成之半導體裝置與導電體層由鉬構成之半導體裝置進行比較，則後者之半導體裝置容易產生氫及氧經由導電體層而擴散至阻擋絕緣膜之OH擴散。若因為產生此種現象而於阻擋絕緣膜中形成能階，則有產生由電荷儲存層捕獲之電荷洩漏至阻擋絕緣膜中之所謂電荷洩漏之可能性。這將成為使資料保持特性惡化之因素。
一實施方式提供一種能夠改善資料保持特性之半導體裝置、及半導體裝置之製造方法。
實施方式之半導體裝置具備積層體及記憶體柱。積層體具有將導電體層及絕緣體層於規定方向交替地積層複數層之構造，並且以於規定方向貫通之方式形成記憶體孔。記憶體柱形成於記憶體孔內。記憶體柱具有自其內側朝向外側依次積層有半導體部、隧道絕緣膜、及電荷儲存層之構造。於電荷儲存層與導電體層之間，設置有阻擋絕緣膜。導電體層包含鉬。阻擋絕緣膜具有以與電荷儲存層接觸之方式設置之第1膜、及設置於第1膜與導電體層之間之第2膜。自導電體層至第2膜之區域中，包含抑制OH擴散之雜質。與導電體層之第1部分之雜質之濃度相比，於導電體層中較第1部分更接近第2膜之第2部分之雜質之濃度較高。
實施方式之半導體記憶裝置之製造方法中，藉由於電荷儲存層之表面依次形成第1膜及第2膜而形成阻擋絕緣膜，藉由對第2膜之表面交替地流通MoO
2Cl
2氣體與氨氣，而於第2膜之表面形成氮化鉬膜，藉由對氮化鉬膜交替地流通MoO
2Cl
2氣體與氫氣，而於第2膜之表面形成包含鉬之導電體層。
根據上述構成，可提供能夠改善資料保持特性之半導體裝置、及半導體裝置之製造方法。
以下，參照圖式對實施方式進行說明。為了容易理解說明，而於各圖式中對相同之構成要素儘可能地標註相同之符號，省略重複之說明。＜實施方式＞(記憶體系統之構成)如圖1所示，本實施方式之記憶體系統具備記憶體控制器1及半導體裝置2。半導體裝置2係構成為NAND型之快閃記憶體之非揮發性之記憶裝置。記憶體系統能夠與主機連接。主機例如係個人電腦或移動終端等電子設備。再者，於圖1中僅圖示一個半導體裝置2，但於實際之記憶體系統中，設置有複數個半導體裝置2。
記憶體控制器1根據來自主機之寫入請求而控制向半導體裝置2之資料之寫入。又，記憶體控制器1根據來自主機之讀出請求而控制自半導體裝置2之資料讀出。於記憶體控制器1與半導體裝置2之間，接收發送晶片賦能信號/CE、就緒/忙碌信號/RB、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、寫入保護信號/WP、資料信號DQ＜7：0＞、及資料選通信號DQS、/DQS之各信號。
晶片賦能信號/CE係用以使半導體裝置2啟動之信號。就緒/忙碌信號/RB係用以表示半導體裝置2為就緒狀態或者為忙碌狀態之信號。所謂「就緒狀態」，係指受理來自外部之命令之狀態。所謂「忙碌狀態」，係指不受理來自外部之命令之狀態。指令鎖存賦能信號CLE係表示信號DQ＜7：0＞為指令之信號。位址鎖存賦能信號ALE係表示信號DQ＜7：0＞為位址之信號。寫入賦能信號/WE係用以將已接收到之信號取入至半導體裝置2之信號，每當由記憶體控制器1接收到指令、位址、及資料時被生效。記憶體控制器1以於信號/WE為“L(低)”電平之期間取入信號DQ＜7：0＞之方式指示半導體裝置2。
讀取賦能信號RE、/RE係用以由記憶體控制器1自半導體裝置2讀出資料之信號。讀取賦能信號RE、/RE例如為了控制輸出信號DQ＜7：0＞時之半導體裝置2之動作時序而使用。寫入保護信號/WP係用以對半導體裝置2指示禁止資料之寫入及抹除之信號。信號DQ＜7：0＞係於半導體裝置2與記憶體控制器1之間接收發送之資料之實體，包含指令、位址、及資料。資料選通信號DQS、/DQS係用以控制信號DQ＜7：0＞之輸入輸出之時序之信號。
記憶體控制器1具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correction，錯誤檢查與校正)電路14、及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14、及記憶體介面15相互利用內部匯流排16連接。
主機介面13將自主機接收到之請求及用戶資料(寫入資料)等輸出至內部匯流排16。又，主機介面13將自半導體裝置2讀出之用戶資料、及來自處理器12之應答等發送至主機。
記憶體介面15基於處理器12之指示，控制將用戶資料等向半導體裝置2寫入之處理、及自半導體裝置2讀出之處理。處理器12綜合控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit，中央處理器)或MPU(Micro Processing Unit，微處理器)等。處理器12於自主機經由主機介面13接收到請求之情形時，進行依據該請求之控制。例如，處理器12根據來自主機之請求，對記憶體介面15指示向半導體裝置2寫入用戶資料及同位。又，處理器12根據來自主機之請求，對記憶體介面15指示自半導體裝置2讀出用戶資料及同位。
處理器12對儲存於RAM11中之用戶資料決定半導體裝置2上之儲存區域(記憶體區域)。用戶資料經由內部匯流排16而儲存於RAM11中。處理器12對作為寫入單位之頁單位之資料(頁資料)實施記憶體區域之決定。以下亦將儲存於半導體裝置2之1頁中之用戶資料稱為「單元資料」。單元資料一般而言被編碼，作為碼字儲存於半導體裝置2中。於本實施方式中，未必需要編碼。記憶體控制器1亦可於不編碼之情形時將單元資料儲存於半導體裝置2中，於圖1中作為一例表示進行編碼之構成。於記憶體控制器1不進行編碼之情形時，頁資料與單元資料一致。又，既可基於1個單元資料而產生1個碼字，亦可基於將單元資料分割而成之分割資料來產生1個碼字。又，亦可使用複數個單元資料產生1個碼字。
處理器12對每個單元資料決定寫入目的地之半導體裝置2之記憶體區域。對半導體裝置2之記憶體區域分配物理位址。處理器12使用物理位址來管理單元資料之寫入目的地之記憶體區域。處理器12以指定已決定之記憶體區域(物理位址)而將用戶資料寫入至半導體裝置2之方式向記憶體介面15做出指示。處理器12管理用戶資料之邏輯位址(主機管理之邏輯位址)與物理位址之對應。處理器12於接收到來自主機之包含邏輯位址之讀出請求之情形時，特定出與邏輯位址對應之物理位址，並指定物理位址而向記憶體介面15指示讀出用戶資料。
ECC電路14將儲存於RAM11中之用戶資料編碼而產生碼字。又，ECC電路14將自半導體裝置2讀出之碼字解碼。RAM11於將自主機接收到之用戶資料儲存於半導體裝置2之前暫時儲存該用戶資料，或者於將自半導體裝置2讀出之資料發送至主機之前暫時儲存該資料。RAM11例如為SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。
於圖1中，表示了記憶體控制器1分別具備ECC電路14及記憶體介面15之構成例。然而，亦可將ECC電路14內置於記憶體介面15中。又，ECC電路14亦可內置於半導體裝置2中。圖1所示之各要素之具體之構成或配置並未特別限定。
於自主機接收到寫入請求之情形時，圖1之記憶體系統按照以下方式動作。處理器12使成為寫入對象之資料暫時儲存於RAM11中。處理器12將儲存於RAM11中之資料讀出並輸入至ECC電路14。ECC電路14對輸入之資料編碼，並將碼字輸入至記憶體介面15。記憶體介面15將輸入之碼字寫入至半導體裝置2。
於自主機接收到讀出請求之情形時，圖1之記憶體系統按照以下方式動作。記憶體介面15將自半導體裝置2讀出之碼字輸入至ECC電路14。ECC電路14對輸入之碼字解碼，並將解碼之資料儲存於RAM11中。處理器12將儲存於RAM11中之資料經由主機介面13發送至主機。
(半導體裝置之構成)如圖2所示，半導體裝置2具備記憶胞陣列21、輸入輸出電路22、邏輯控制電路23、暫存器24、定序器25、電壓產生電路26、列解碼器27、感測放大器28、輸入輸出用焊墊群30、邏輯控制用焊墊群31、及電源輸入用端子群32。
記憶胞陣列21係記憶資料之部分。記憶胞陣列21係具有與複數個位元線及複數個字元線建立關聯之複數個記憶胞電晶體而構成。輸入輸出電路22於與記憶體控制器1之間接收發送信號DQ＜7：0＞、及資料選通信號DQS、/DQS。又，輸入輸出電路22將信號DQ＜7：0＞內之指令及位址傳輸至暫存器24。進而，輸入輸出電路22於與感測放大器28之間接收發送寫入資料及讀出資料。
邏輯控制電路23自記憶體控制器1接收晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、及寫入保護信號/WP。又，邏輯控制電路23將就緒/忙碌信號/RB傳輸至記憶體控制器1，而將半導體裝置2之狀態通知給外部。
暫存器24暫時保存各種資料。例如，暫存器24保存指示寫入動作、讀出動作、及抹除動作等之指令。將該指令自記憶體控制器1輸入至輸入輸出電路22之後，自輸入輸出電路22傳輸至暫存器24並保存於此。又，暫存器24亦保存與上述指令對應之位址。將該位址自記憶體控制器1輸入至輸入輸出電路22之後，自輸入輸出電路22傳輸至暫存器24並保存於此。進而，暫存器24亦保存表示半導體裝置2之動作狀態之狀態資訊。根據記憶胞陣列21等之動作狀態，每次由定序器25對狀態資訊進行更新。根據來自記憶體控制器1之要求，而將狀態資訊作為狀態信號自輸入輸出電路22輸出至記憶體控制器1。
定序器25基於自記憶體控制器1輸入至輸入輸出電路22及邏輯控制電路23之控制信號，而控制包含記憶胞陣列21之各部之動作。電壓產生電路26係產生記憶胞陣列21中之資料之寫入動作、讀出動作、及抹除動作所分別需要之電壓之部分。該電壓例如包含分別施加至記憶胞陣列21之複數個字元線及複數個位元線之電壓等。電壓產生電路26之動作由定序器25控制。
列解碼器27係由用以將電壓分別施加至記憶胞陣列21之複數個字元線之開關群構成之電路。列解碼器27自暫存器24接收區塊位址及列位址，基於該區塊位址而選擇區塊，並且基於該列位址而選擇字元線。列解碼器27以對所選擇之字元線施加來自電壓產生電路26之電壓之方式切換開關群之開關狀態。列解碼器27之動作由定序器25控制。
感測放大器28係調整施加至記憶胞陣列21之位元線之電壓、或者將位元線之電壓讀出並轉換為資料之電路。感測放大器28於資料讀出時，獲取自記憶胞陣列21之記憶胞電晶體讀出至位元線之資料，並且將所獲取之讀出資料傳輸至輸入輸出電路22。感測放大器28於資料寫入時，將經由位元線被寫入之資料傳輸至記憶胞電晶體。感測放大器28之動作由定序器25控制。
輸入輸出用焊墊群30係設置有用以在記憶體控制器1與輸入輸出電路22之間進行各信號之接收發送之複數個端子(焊墊)之部分。各個端子對應於信號DQ＜7：0＞及資料選通信號DQS、/DQS之各者而個別地設置。
邏輯控制用焊墊群31係設置有用以在記憶體控制器1與邏輯控制電路23之間進行各信號之接收發送之複數個端子之部分。各個端子對應於晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、寫入保護信號/WP、及就緒/忙碌信號/RB之各者而個別地設置。
電源輸入用端子群32係設置有用以接受半導體裝置2之動作所需之各電壓之施加之複數個端子之部分。施加至各個端子之電壓中，包含電源電壓Vcc、VccQ、Vpp、及接地電壓Vss。電源電壓Vcc係作為動作電源自外部賦予之電路電源電壓，例如為3.3 V左右之電壓。電源電壓VccQ例如為1.2 V之電壓。電源電壓VccQ係在記憶體控制器1與半導體裝置2之間接收發送信號時所使用之電壓。電源電壓Vpp係較電源電壓Vcc更高壓之電源電壓，例如為12 V之電壓。
(記憶胞陣列之電子電路之構成)接下來，對記憶胞陣列21之電子電路之構成進行說明。如圖3所示，記憶胞陣列21具有複數個串單元SU0～SU3。各串單元SU0～SU3具有複數個NAND串SR。各NAND串SR例如具有8個記憶胞電晶體MT0～MT7、及2個選擇電晶體STD、STS。再者，NAND串SR所具有之記憶胞電晶體之數量及選擇電晶體之數量可任意變更。
複數個串單元SU0～SU3整體上構成1個區塊。再者，於圖3中僅圖示了單個區塊，但實際上，於記憶胞陣列21中設置有複數個此種區塊。以下，不將串單元SU0～SU3之各者進行區分而均稱為「串單元SU」。又，不將記憶胞電晶體MT0～MT7之各者進行區分而均稱為「記憶胞電晶體MT」。
記憶胞陣列21具有N個位元線BL0～BL(N－1)。再者，「N」為正整數。各串單元SU具有與位元線BL0～BL(N－1)之數量N為相同數量之NAND串SR。設置於NAND串SR之記憶胞電晶體MT0～MT7，於選擇電晶體STD之源極與選擇電晶體STS之汲極之間串聯配置。選擇電晶體STD之汲極連接於複數個位元線BL0～BL(N－1)中之任一個位元線。選擇電晶體STS之源極連接於源極線SL。於以下之說明中，有時不將位元線BL0～BL(N－1)之各者進行區分而均表述為「位元線BL」。
各記憶胞電晶體MT作為於閘極部分具有電荷儲存層之電晶體而構成。儲存於電荷儲存層中之電荷量相當於保存於記憶胞電晶體MT中之資料。記憶胞電晶體MT例如既可係將氮化矽膜等用於電荷儲存層之電荷捕獲型，亦可係將矽膜等用於電荷儲存層之浮動閘極型。
設置於串單元SU0之複數個選擇電晶體STD之閘極均連接於選擇閘極線SGD0。對選擇閘極線SGD0施加用以切換各選擇電晶體STD之開關之電壓。串單元SU1～SU3亦同樣分別連接於選擇閘極線SGD1～SGD3。
設置於串單元SU0之複數個選擇電晶體STS之閘極均連接於選擇閘極線SGS0。對選擇閘極線SGS0施加用以切換各選擇電晶體STS之開關之電壓。串單元SU1～SU3亦同樣分別連接於選擇閘極線SGS1～SGS3。再者，亦可為於構成1個區塊之串單元SU0～SU3共有選擇閘極線，串單元SU0～SU3之各選擇電晶體STS之閘極連接於共通之選擇閘極線。
記憶胞電晶體MT0～MT7之各閘極連接於字元線WL0～WL7。為了切換記憶胞電晶體MT0～MT7之開關，或者為了使儲存於記憶胞電晶體MT0～MT7之各電荷儲存層中之電荷量變化等，而對字元線WL0～WL7施加電壓。
半導體裝置2中之資料寫入及讀出係對任一串單元SU中之連接於任一字元線WL之複數個記憶胞電晶體MT，按每個稱為「頁」之單位統一進行。另一方面，半導體裝置2中之資料抹除係對區塊中所包含之所有記憶胞電晶體MT統一進行。作為用以進行此種資料寫入、讀出、及抹除之具體之方法，能夠採用周知之各種方法，故而省略其詳細說明。
(半導體裝置之構造)接下來，對半導體裝置2之構造，尤其係記憶胞陣列21附近之構造具體地進行說明。如圖4所示，半導體裝置2具備基板40、絕緣體層41、半導體層42、及積層體50。
基板40係於圖中由箭頭Z所示之方向具有平坦面之板狀之構件。基板40例如為矽晶圓。於基板40之上表面，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)成膜而作為多層膜形成絕緣體層41及半導體層42。再者，以下，將由箭頭Z所示之方向稱為「Z方向」。又，將圖4所示之由箭頭X所示之方向及由箭頭Y所示之方向稱為「X方向」及「Y方向」。X方向及Y方向係相互正交，且與Z方向正交之方向。再者，於本實施方式中，Z方向相當於規定方向。
絕緣體層41例如由如氧化矽般之絕緣性之材料形成。於絕緣體層41中與基板40接觸之底部，例如形成有包含電晶體Tr、配線LN等之周邊電路。該周邊電路構成圖2所示之感測放大器28、列解碼器27等。絕緣體層41覆蓋該周邊電路整體。
半導體層42係作為圖3之源極線SL發揮功能之層。半導體層42例如由如摻雜有雜質之多晶矽般之包含矽之材料形成。半導體層42於記憶胞陣列21之下方填埋於絕緣體層41中。
再者，半導體層42之整體亦可由如矽般之半導體材料形成，但亦可如圖4所示由包含半導體層42a及導電層22b之至少2層積層構造而形成。半導體層42a例如由如矽般之半導體材料形成。導電層22b例如由如鎢般之金屬材料形成。
積層體50設置於半導體層42之上表面。積層體50具有將絕緣體層51及導電體層52於Z方向交替地積層多層而成之構造。於半導體層42之上表面例如藉由CVD成膜而作為多層膜形成絕緣體層51及導電體層52。導電體層52係具有導電性之層。導電體層52由包含鉬之材料形成。各導電體層52用作圖3中之字元線WL0～WL7、選擇閘極線SGS1、SGD1等。
絕緣體層51配置於互為相鄰之導電體層52、52之間，將該等導電體層之間電絕緣。絕緣體層51例如由包含氧化矽之材料形成。於積層體50，以於Z方向貫通之方式形成有複數個記憶體孔MH。於各記憶體孔MH之內側形成有記憶體柱60。各記憶體柱60形成於自位於最上方之絕緣體層51至半導體層42為止之區域。各記憶體柱60與圖3所示之NAND串SR對應。
圖5係表示將記憶體柱60於藉由其中心軸之面(Y-Z平面)切斷時之積層體50之剖面構造之圖。圖6係表示沿著圖5之VI-VI線之剖面構造之圖。如圖6所示，記憶體柱60具有圓形或橢圓形之剖面形狀。記憶體柱60具有主體61及積層膜62。
主體61具有芯部61a及半導體部61b。半導體部61b包含半導體材料，例如由包含非晶矽之材料形成。半導體部61b係形成記憶胞電晶體MT等之通道之部分。芯部61a設置於半導體部61b之內側。芯部61a例如由如氧化矽般之絕緣性之材料形成。再者，主體61之整體成為半導體部61b，亦可係未設置內側之芯部61a之構造。
積層膜62係以覆蓋主體61之外周之方式形成之多層之膜。積層膜62例如具有隧道絕緣膜62a、及電荷儲存層62b。隧道絕緣膜62a係設置於主體61之外周之膜。隧道絕緣膜62a例如包含氧化矽、或氧化矽及氮化矽。隧道絕緣膜62a係主體61與電荷儲存層62b之間之電位障壁。例如於自主體61向電荷儲存層62b注入電子時(寫入動作)，電子通過(穿隧)隧道絕緣膜62a之電位障壁。又，於自主體61向電荷儲存層62b注入電洞時(抹除動作)，電洞通過隧道絕緣膜62a之電位障壁。
電荷儲存層62b係以覆蓋隧道絕緣膜62a之外側之方式形成之膜。電荷儲存層62b例如包含氮化矽。電荷儲存層62b具有於膜中捕獲電荷之捕獲點。於電荷儲存層62b中隔於導電體層52與主體61之間之部分構成儲存電荷之電荷儲存層，即記憶胞電晶體MT之儲存區域。記憶胞電晶體MT之閾值電壓根據電荷儲存層62b中之電荷之有無、或該電荷之量而變化。
如圖5所示，導電體層52之外周面由阻擋絕緣膜53覆蓋。阻擋絕緣膜53係用以抑制電荷自導電體層52向積層膜62側之反向穿隧之膜。阻擋絕緣膜53例如由包含氧化矽及氧化鋁之材料形成。
於絕緣體層51與電荷儲存層62b之間設置有覆蓋絕緣膜54。覆蓋絕緣膜54例如包含氧化矽。覆蓋絕緣膜54係用以於將犧牲層置換為導電體層52之置換工序中保護電荷儲存層62b不被蝕刻之膜。於導電體層52之形成中未利用置換工序之情形時，亦可無覆蓋絕緣膜54。
於記憶體柱60中位於各導電體層52之內側之部分作為電晶體發揮功能。即，於各記憶體柱60中成為如下狀態，即，複數個電晶體沿著各記憶體柱60之長邊方向而電性地串聯連接。各導電體層52經由積層膜62而連接於各電晶體之閘極。處於電晶體之內側之半導體部61b作為該電晶體之通道發揮功能。
沿著記憶體柱60之長邊方向串聯排列之各電晶體之一部分，作為圖3所示之複數個記憶胞電晶體MT發揮功能。又，分別形成於串聯排列之複數個記憶胞電晶體MT之兩端之電晶體，作為圖3所示之選擇電晶體STD、STS分別發揮功能。
如圖4所示，於各記憶體柱60之上方設置有複數個位元線BL。各位元線BL作為沿著X方向延伸之直線狀之配線而形成。各位元線BL以沿Y方向排列之方式配置。記憶體柱60之上端經由觸點Cb而連接於複數個位元線BL中之任一位元線。藉由此種構造，各記憶體柱60之半導體部61b電性連接於位元線BL。
積層體50被狹縫ST斷開為複數個部分。狹縫ST係以沿著圖4之Y方向延伸之方式形成之直線狀之槽，例如以達到半導體層42之深度形成。積層體50之上方部分被狹縫SHE斷開。狹縫SHE係以沿著Y方向延伸之方式形成之較淺之槽。狹縫SHE形成至僅將複數個導電體層52中作為選擇閘極線SGD設置之導電體層斷開之深度為止。
於記憶體柱60之下端部將積層膜62去除。藉此，半導體部61b之下端部連接於半導體層42。藉由此種構造，作為源極線SL發揮功能之半導體層42與各電晶體之通道電性連接。(導電體層及阻擋絕緣膜之構造)接下來，對導電體層52及阻擋絕緣膜53之各構造具體地進行說明。
如圖7所示，阻擋絕緣膜53具有氧化矽膜53a及氧化鋁膜53b之雙層構造。氧化矽膜53a以與電荷儲存層62b接觸之方式設置。氧化矽膜53a例如由包含二氧化矽之材料形成。氧化鋁膜53b設置於氧化矽膜53a與導電體層52之間。氧化鋁膜53b例如由包含氧化鋁之材料形成。於本實施方式中，氧化矽膜53a相當於第1膜，氧化鋁膜53b相當於第2膜。
於導電體層52中，於自與阻擋絕緣膜53接觸之部分起規定厚度之部分設置有富氯部分52a。富氯部分52a與其他部分52b相比，包含更多之氯。再者，將導電體層52與阻擋絕緣膜53之交界作為界面90圖示。於本實施方式中，導電體層52之部分52b相當於第1部分。又，導電體層52之富氯部分52a相當於較第1部分更接近氧化鋁膜53b之第2部分。(半導體裝置之製造方法)接下來，對半導體裝置之製造方法進行說明。
如圖8所示，首先，於具有任意層之基板(未圖示)上藉由將絕緣體層51及犧牲層55交替積層多層而形成積層體70之後，如圖9所示於積層體70形成記憶體孔MH。然後，如圖10所示，於記憶體孔MH內之導電體層52及犧牲層55之各內表面，依次形成覆蓋絕緣膜54、電荷儲存層62b、隧道絕緣膜62a、半導體部61b、及芯部61a。接下來，於積層體70形成未圖示之槽之後，利用該槽藉由磷酸等藥液將犧牲層55去除。藉此，如圖11所示，於相鄰之絕緣體層51、51之間形成空腔C。絕緣體層51之Z方向之表面及覆蓋絕緣膜54之表面於空腔C內露出。
然後，於藉由將露出於空腔C內之覆蓋絕緣膜54去除而使電荷儲存層62b之Y方向之表面露出之後，於絕緣體層51之Z方向之表面及電荷儲存層62b之Y方向之表面，使用熱CVD(Chemical Vapor Deposition)法或ALD(Atomic Layer Deposition，原子層沈積)法等依次形成氧化矽膜53a及氧化鋁膜53b。藉此，如圖12所示，於空腔C內形成阻擋絕緣膜53。
接下來，如圖13所示，使用ALD法於氧化鋁膜53b之表面形成氮化鉬(MoN)膜80。例如，於300[℃]～400[℃]之環境中，藉由將作為材料氣體之MoO
2Cl
2氣體與作為還原氣體之氨(NH
3)氣體交替地流通至空腔C內，於氧化鋁膜53b之表面形成氮化鉬膜80。氮化鉬膜80相對於氧化鋁膜53b具有良好之著膜性。因此，藉由於形成作為導電體層52之材料之鉬層之前於氧化鋁膜53b之表面形成氮化鉬膜80，能夠相對於氧化鋁膜53b容易地成膜鉬層。又，亦能夠減少鉬成膜時之培養、改善形成之鉬膜之覆蓋範圍。
接下來，使用ALD法於氮化鉬膜80之表面形成鉬層。例如，於600[℃]左右之環境中，藉由將作為材料氣體之MoO
2Cl
2氣體與作為還原氣體之氫(H
2)氣體交替地流通至空腔C內，於阻擋絕緣膜53之表面形成鉬層。此時，以低溫(300[℃]～400[℃])成膜之氮化鉬層80中所包含之氮因被加熱至鉬成膜溫度(600[℃])而自膜中脫離。藉此，外觀上成為如於氧化鋁膜53b僅形成鉬層般之構造，形成如圖5所示之包含鉬之導電體層52。包含鉬之導電體層52例如係含有99[atom%]以上之金屬鉬之鉬單體之層。
(導電體層及氧化鋁膜中之氯濃度)於利用如上所述之製造方法形成導電體層52及阻擋絕緣膜53之情形時，於形成氮化鉬膜80時所使用之MoO
2Cl
2氣體中所包含之氯殘存於導電體層52及氧化鋁膜53b，藉此於導電體層52及阻擋絕緣膜53中形成氯濃度較高之部分。例如，於導電體層52中，於形成有氮化鉬膜80之部分形成氯濃度較高之部分。這依據以下之理由。
首先，由於氮化鉬膜80之形成製程係於300[℃]～400[℃]之低溫環境下進行，故而MoO
2Cl
2分子與氨分子反應之機率較低。因此，於形成有氮化鉬膜80之部分，由反應所致之氯脫離機率變低。結果，於導電體層52中形成有氮化鉬膜80之部分，氯量增加。
又，於氮化鉬膜80之形成製程中使用氨氣作為還原氣體。相對於此，於包含鉬之導電體層52之形成製程中使用氫氣作為還原氣體。氫分子相對於MoO
2Cl
2分子之反應性較氨分子低。結果，於導電體層52中形成有氮化鉬膜80之部分，氯量增加。
發明者等人藉由實驗測定出實施方式之半導體裝置2中之導電體層52及阻擋絕緣膜53中存在何種程度之氯。具體來說，如圖7所示，於將自Y方向上之導電體層52之外表面至積層體50內部之任意位置為止之深度設為「D
p」時，利用SIMS(Secondary Ion Mass Spectrometry，二次離子質譜儀)分析，藉由實驗測定出氯濃度C
Cl相對於深度D
p之分佈。將圖13所示之氮化鉬膜80之厚度設為「Tm」時，針對形成氮化鉬膜80時之厚度Tm為1.0[nm]、2.0[nm]、3.0[nm]、及4.5[nm]之各情況，進行氯濃度C
Cl之分佈測定。圖14係將由發明者等人進行之實驗結果圖表化而得之圖。
如圖14所示，於導電體層52中，於氧化鋁膜53b附近之部分，即於形成有氮化鉬膜80之部分，氯濃度變高。因此，於導電體層52中，該氯濃度較高之部分形成富氯部分52a。導電體層52之富氯部分52a之氯濃度C
Cl，較導電體層52之其他部分52b之氯濃度C
Cl高。
又，於氧化鋁膜53b中，形成有顯示較導電體層52更高之氯濃度之部分。發明者等人推測其主要原因在於，形成氮化鉬膜80時所使用之MoO
2Cl
2氣體中所含之氯擴散至氧化鋁膜53b。
如此，於導電體層52或氧化鋁膜53b形成氯濃度較高之部分。氯濃度較高之部分，例如其氯濃度可於氧化鋁膜53b中具有極大值。如圖14所示，氯濃度C
Cl之極大值會根據氮化鉬膜80之厚度Tm而變化。圖15係表示氮化鉬膜80之厚度Tm與氯濃度之極大值C
Cl ， max之關係之曲線圖。圖15所示之測定點P1～P4分別對應於氮化鉬膜80之厚度Tm為1.0[nm]、2.0[nm]、3.0[nm]、及4.5[nm]之情況。如圖15所示，氮化鉬膜80之厚度Tm越厚，則氯濃度之極大值C
Cl ， max越大。
又，圖15以單點鏈線表示測定點P1～P4之外插線M。於該外插線M中，於氮化鉬膜80之厚度Tm為0[nm]時，氯濃度之極大值C
Cl ， max顯示5.1×10
18[atoms/cm
3]。該氯濃度之極大值C
Cl ， max相當於不設置氮化鉬膜80而形成導電體層52之情形時之值。換言之，如上所述，藉由於設置氮化鉬膜80之後形成導電體層52，能夠使氯濃度之極大值C
Cl ， max為大於5.1×10
18[atoms/cm
3]之值。
(氯濃度與資料保持特性之關係)發明者等人藉由實驗求出圖7所示之導電體層52與阻擋絕緣膜53之界面90上之氯濃度C
Cl ， if與電荷儲存層62b之閾值電壓V
inv之偏移量之關係。圖16係將由發明者等人進行之實驗之結果圖表化而得之圖。以下，將導電體層52與阻擋絕緣膜53之界面上之氯濃度C
Cl ， if稱為「界面氯濃度C
Cl ， if」。
如圖16所示，界面氯濃度C
Cl ， if越高，則電荷儲存層62b之閾值電壓V
inv之偏移量越小。電荷儲存層62b之閾值電壓V
inv之偏移量與記憶胞電晶體MT之高溫時之資料保持(HTDR：High Temperature Data Retention)特性具有相關關係。具體而言，電荷儲存層62b之閾值電壓V
inv之偏移量越低，則HTDR特性越良好。因此，自圖16所示之曲線圖可知，界面氯濃度C
Cl ， if越高，則記憶胞電晶體MT之HTDR特性越提高。認為其受界面氯濃度C
Cl ， if越高則越不易產生氫及氧經由導電體層52而擴散至氧化矽膜53a之所謂OH擴散之影響。尤其，若界面氯濃度C
Cl ， if為1.0×10
19[atom/cm
3]以上，則能夠大幅度改善記憶胞電晶體MT之HTDR特性。再者，於以OH擴散而擴散之氫及氧中包含氧原子、氧離子、氫原子、氫離子、及OH分子。
如以上所說明，於本實施方式之半導體裝置2中，於自導電體層52至氧化鋁膜53b為止之區域，包含氯作為抑制OH擴散之雜質。如圖14所示，導電體層52之富氯部分52a之氯濃度C
Cl較導電體層52之部分52b之氯濃度C
Cl高。根據該構成，能夠利用具有較高之濃度之氯來抑制自導電體層52向氧化矽膜53a之OH擴散，故而不易於氧化矽膜53a形成能階。因此，不易產生由電荷儲存層62b捕獲之電荷洩漏至氧化矽膜53a之所謂電荷洩漏，故而與先前相比能夠改善資料保持。
於本實施方式之半導體裝置2中，如圖15所示，其氯濃度之極大值C
Cl ， max大於5.1×10
18[atoms/cm
3]。根據該構成，若與於形成導電體層52時不使用氮化鉬膜80之情形時相比，更多之氯會存在於氧化鋁膜53b，故而能夠更準確地抑制OH擴散。結果，能夠更準確地改善資料保持特性。
導電體層52與阻擋絕緣膜53之界面90上之氯濃度C
Cl ， if較佳為1.0×10
19[atoms/cm
3]以上。藉此，如圖16所示能夠使電荷儲存層62b之閾值電壓V
inv之偏移量進一步變小，即能夠大幅度改善資料保持特性。
＜其他實施方式＞本發明並不限定於上述具體例。例如，於上述實施方式中，例示了於氧化鋁膜53b中氯濃度之極大值C
Cl ， max大於5.1×10
18[atoms/cm
3]之情況，但亦可代替此，於導電體層52之富氯部分52a中氯濃度大於5.1×10
18[atoms/cm
3]。
氯濃度C
Cl亦可於導電體層52中具有極大值。又，如圖17所示，亦可藉由於導電體層52與氧化鋁膜53b之間另外形成富氯膜56，而於導電體層52與氧化鋁膜53b之交界部分氯濃度C
Cl具有極大值。進而，氯濃度C
Cl亦可不具有極大值，而於導電體層52與氧化鋁膜53b之界面90附近存在氯濃度C
Cl較高之部分。進而，氧化鋁膜53b內之氯濃度C
Cl亦可不具有極大值，而具有如越接近氧化矽膜53a則值越單調遞增般之梯度。
作為抑制OH擴散之雜質，並不限定於氯，亦能夠使用矽或鈦等。例如，若將SiH
4或SiH
6用作材料氣體，則能夠對導電體層52或氧化鋁膜53b添加矽。又，若將TiCl
4用作材料氣體，則能夠對導電體層52或氧化鋁膜53b添加鈦。
對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，能夠於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，且包含於申請專利範圍中所記載之發明及與其均等之範圍中。
[相關申請案之引用]
本申請案基於2021年09月21日提出申請之在先日本專利申請案第2021-152938號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。
1:記憶體控制器
2:半導體記憶裝置
12:處理器
13:主機介面
14:ECC電路
15:記憶體介面
16:內部匯流排
21:記憶胞陣列
22:輸入輸出電路
23:邏輯控制電路
24:暫存器
25:定序器
26:電壓產生電路
27:列解碼器
28:感測放大器
30:輸入輸出用焊墊群
31:邏輯控制用焊墊群
32:電源輸入用端子群
40:基板
41:絕緣體層
42:半導體層
50:積層體
51:絕緣體層
52:導電體層
52a:富氯部分
52b:其他部分
53:阻擋絕緣膜
53a:氧化矽膜
53b:氧化鋁膜
54:覆蓋絕緣膜
55:犧牲層
56:富氯膜
60:記憶體柱
61:主體
61a:芯部
61b:半導體部
62:積層膜
62a:隧道絕緣膜
62b:電荷儲存層
70:積層體
90:界面
BL, BL0~BL(N－1):位元線
C:空腔
Cb:觸點
LN:配線
MH:記憶體孔
MT, MT0~MT7:記憶胞電晶體
SGD0, SGD1~SGD3, SGS0, SGS1~SGS3:選擇閘極線
SHE:狹縫
SL:源極線
SR:NAND串
ST:狹縫
STD, STS:選擇電晶體
SU0~SU3:串單元
Tr:電晶體
WL0~WL7:字元線
圖1係表示實施方式之記憶體系統之概略構成之方塊圖。 圖2係表示實施方式之半導體裝置之概略構成之方塊圖。 圖3係表示實施方式之半導體裝置之等效電路之電路圖。 圖4係表示實施方式之半導體裝置之剖面立體構造之立體圖。 圖5係表示實施方式之記憶體柱之剖面構造之剖視圖。 圖6係表示沿著圖5之VI-VI線之剖面構造之剖視圖。 圖7係表示沿著圖5之VII-VII線之剖面構造之剖視圖。 圖8係表示實施方式之半導體裝置之製造工序之一部分之剖視圖。 圖9係表示實施方式之半導體裝置之製造工序之一部分之剖視圖。 圖10係表示實施方式之半導體裝置之製造工序之一部分之剖視圖。 圖11係表示實施方式之半導體裝置之製造工序之一部分之剖視圖。 圖12係表示實施方式之半導體裝置之製造工序之一部分之剖視圖。 圖13係表示實施方式之半導體裝置之製造工序之一部分之剖視圖。 圖14係表示距導電體層之外表面之深度D
p與氯濃度C
Cl之關係之曲線圖。 圖15係表示氮化鉬膜之厚度Tm與氯濃度之極大值C
Cl ， max之關係之曲線圖。 圖16係表示界面氯濃度C
Cl ， if與電荷儲存層之閾值電壓V
inv之偏移量之關係之曲線圖。 圖17係表示另一實施方式之記憶體柱之導電體層周邊之剖面構造之剖視圖。
50:積層體
52:導電體層
52a:富氯部分
52b:其他部分
53:阻擋絕緣膜
53a:氧化矽膜
53b:氧化鋁膜
61b:半導體部
62:積層膜
62a:隧道絕緣膜
62b:電荷儲存層
90:界面
Claims (8)
- 一種半導體裝置，其具備：積層體，其具有將導電體層及絕緣體層於規定方向交替地積層複數層之構造，並且以於上述規定方向貫通之方式形成記憶體孔；以及記憶體柱，其形成於上述記憶體孔內；上述記憶體柱具有自其內側朝向外側依次積層有半導體部、隧道絕緣膜、及電荷儲存層之構造；於上述電荷儲存層與上述導電體層之間，設置阻擋絕緣膜；上述導電體層包含鉬，上述阻擋絕緣膜具有：第1膜，其以與上述電荷儲存層接觸之方式設置；以及第2膜，其設置於上述第1膜與上述導電體層之間；自上述導電體層至上述第2膜之區域中包含雜質；與上述導電體層之第1部分之上述雜質之濃度相比，於上述導電體層中較上述第1部分更接近上述第2膜之第2部分之上述雜質之濃度較高。
- 如請求項1之半導體裝置，其中上述雜質之濃度於上述導電體層中具有極大值。
- 如請求項1之半導體裝置，其中上述雜質之濃度於上述第2膜中具有極大值。
- 如請求項1之半導體裝置，其中上述雜質之濃度於上述導電體層與上述第2膜之交界部分具有極大值。
- 如請求項1至4中任一項之半導體裝置，其中上述雜質為氯。
- 如請求項5之半導體裝置，其中上述第2部分中之上述氯之濃度大於5.1×10 18[atoms/cm 3]。
- 如請求項5之半導體裝置，其中上述導電體層與上述第2膜之界面處之上述氯之濃度為1.0×10 19[atoms/cm 3]以上。
- 一種半導體裝置之製造方法，其藉由於電荷儲存層之表面依次形成第1膜及第2膜而形成阻擋絕緣膜；藉由對上述第2膜之表面交替地流通MoO 2Cl 2氣體與氨氣，而於上述第2膜之表面形成氮化鉬膜；藉由對上述氮化鉬膜交替地流通MoO 2Cl 2氣體與氫氣，而於上述第2膜之表面形成包含鉬之導電體層。
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