KR20210152063A - 반도체 장치 - Google Patents

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KR20210152063A
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김태용
이근
이정길
임태수
최한메
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들,상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하여 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 분리 영역을 포함하고, 상기 게이트 전극들 각각은, 상기 층간 절연층들로부터 순차적으로 적층된 제1 도전층 및 금속 질화물을 포함하는 제2 도전층을 포함하고, 상기 제1 도전층 및 상기 제2 도전층은 각각 상기 분리 영역과 접촉한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하여 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 분리 영역을 포함하고, 상기 게이트 전극들 각각은, 상기 층간 절연층들로부터 순차적으로 적층된 제1 도전층 및 금속 질화물을 포함하는 제2 도전층을 포함하고, 상기 제1 도전층 및 상기 제2 도전층은 각각 상기 분리 영역과 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하여 상기 기판에 수직한 제1 방향으로 연장되는 채널 구조물들 및 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 분리 영역을 포함하고, 상기 게이트 전극들 각각은, 상기 층간 절연층들로부터 순차적으로 적층된 제1 도전층 및 제2 도전층을 포함하고, 상기 제1 방향에서 상기 제2 도전층의 두께는 상기 제1 방향에서 인접한 상기 층간 절연층들 사이의 간격의 약 1% 내지 약 30%의 범위일 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들, 상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들, 상기 게이트 전극들을 관통하여 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물들, 및 상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 분리 영역을 포함하고, 상기 게이트 전극들 각각은, 상기 층간 절연층 및 상기 채널 구조물에 의해 둘러싸이는 내측면 상에 배치되는 제1 도전층 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함하고, 상기 제1 도전층 및 상기 제2 도전층은 각각 상기 분리 영역과 접촉하고, 상기 제1 도전층은 제1 저항을 갖는 물질을 포함하며, 상기 제2 도전층은 상기 제1 저항보다 큰 제2 저항을 갖는 물질을 포함하고, 상기 제2 저항을 갖는 물질은 질소(N)를 포함할 수 있다.
반도체 장치에서, 게이트 전극들은 순차적으로 적층되는 제1 도전층 및 제2 도전층을 포함하여 형성함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 일부의 개략적인 단면도이다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치의 일부의 개략적인 단면도이다. 도 2a는 도 1의 반도체 장치를 절단선 I-I'를 따라서 절단한 단면을 도시한다. 설명의 편의를 위하여, 도 1 및 도 2a에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 2b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 2b는 도 2a의 A 영역을 확대하여 도시한다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다. 도 3a는 도 2a의 반도체 장치를 절단선 Ⅱ-Ⅱ'를 따라서 절단한 평면을 도시하며, 도 3b는 도 2a의 반도체 장치를 절단선 Ⅲ-Ⅲ'를 따라서 절단한 평면을 도시한다. 즉, 도 3a는 제1 도전층(130a)의 상면을 반도체 기판 상면과 평행한 방향으로 절단하였을 때의 평면도이며, 도 3b는 제2 도전층(130b)의 중심을 반도체 기판 상면과 평행한 방향으로 절단하였을 때의 평면도이다.
도 1 내지 도 3b를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상면에 수직한 방향으로 연장되며 채널층(140)이 내부에 배치되는 채널 구조물들(CH), 채널 구조물들(CH)의 외측벽을 따라 적층된 복수의 층간 절연층들(120), 층간 절연층들(120)과 교대로 적층되며 제1 도전층(130a) 및 제2 도전층(130b)을 포함하는 복수의 게이트 전극들(130), 및 층간 절연층들(120)과 게이트 전극들(130)의 적층 구조물(GS)을 z 방향으로 관통하며 y 방향으로 연장되는 분리 영역들(SR)을 포함할 수 있다. 또한, 반도체 장치(100)는 기판(101)과 층간 절연층(120)의 사이에 배치되는 제1 및 제2 도전 패턴들(104, 105)을 더 포함할 수 있다. 분리 영역(SR)은 분리 절연층들(185)을 포함할 수 있으며, 분리 절연층들(185)은 절연성 물질, 예를 들어, 실리콘 산화물 등을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 도전 패턴들(104, 105)은 생략될 수도 있다. 이 경우, 채널 구조물들(CH)은 채널층(140)의 하부에 배치되는 에피택셜층을 포함할 수 있으며, 분리 영역(SR)은 도전성 물질 및 상기 도전성 물질과 적층 구조물(GS)을 전기적으로 절연시키는 절연성 물질을 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널층(140)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
게이트 전극들(130)은 채널 구조물들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 게이트 전극들(130) 각각은 접지 선택 트랜지스터, 복수의 메모리 셀, 및 스트링 선택 트랜지스터의 게이트 전극을 이루는, 접지 선택 전극들, 셀 전극들, 및 스트링 선택 전극들을 포함할 수 있다. 예시적인 실시예들에서, 게이트 전극들(130)은 상부 및/또는 하부에 위치하며 소거 트랜지스터의 게이트 전극을 이루는 소거 전극들을 더 포함할 수 있다. 이 경우, 복수의 하부 게이트 전극들 중 소거 동작에 이용되는 소거 트랜지스터의 게이트 전극 상에 위치하는 게이트 전극은 접지 선택 트랜지스터의 접지 선택 전극일 수 있으며, 복수의 중간 게이트 전극 중 적어도 몇몇은 메모리 셀들을 구성하는 수직형 낸드 플래쉬 메모리 소자의 워드 라인들일 수 있다. 복수의 상부 게이트 전극들 중에서 소거 트랜지스터의 게이트 전극 하부에 위치하는 하나 또는 복수의 게이트 전극은 스트링 선택 전극들일 수 있다.
게이트 전극들(130)은 접지 선택 라인, 워드 라인들, 및 스트링 선택 라인을 이루며 연장될 수 있고, 워드 라인들은 x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 스트링 선택 라인을 이루는 스트링 선택 전극들은 상부 절연층(103)에 의해 x 방향에서 일정 간격으로 서로 분리될 수 있다. 다만, 상부 절연층(103)에 의해 분리되는 스트링 선택 전극들의 개수는 도시된 것에 한정되지 않는다.
실시예에 따라, 스트링 선택 전극들 및 접지 선택 전극들은 각각 1개 또는 2개 이상일 수 있으며, 셀 전극들과 동일하거나 상이한 구조를 가질 수 있다. 일부 게이트 전극들(130), 예를 들어, 스트링 선택 전극들 또는 접지 선택 전극들에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수도 있다.
한 층의 게이트 전극(130)은, 상하로 인접한 층간 절연층(120) 및 채널 구조물(CH)에 의해 둘러싸이는 내측면 상에 배치되는 제1 도전층(130a) 및 상기 제1 도전층(130a) 상에 배치되는 제2 도전층(130b)을 포함할 수 있다. 제1 도전층(130a) 및 제2 도전층(130b)은 각각 분리 영역(SR)과 접촉할 수 있다.
제1 도전층(130a) 및 제2 도전층(130b)은 층간 절연층(120) 상에 순차적으로 적층될 수 있으며, 제2 도전층(130b)의 상면, 하면, 및 일 측면은 제1 도전층(130a)에 의해 덮이고, 제2 도전층(130b)의 다른 측면은 분리 영역(SR)과 접촉할 수 있다. 제1 도전층(130a)은 채널 구조물(CH)을 향하여 함몰된 측면 리세스 영역(LR)을 갖도록 배치될 수 있다.
제2 도전층(130b)은 상하로 인접하는 층간 절연층들(120)의 사이에서 제1 도전층(130a)의 내측의 리세스 영역(LR)을 매립하도록 배치될 수 있다. 제2 도전층(130b)은 도 2b에서 점선으로 도시된 경계면(M)의 하부와 상부에서 각각 제1 도전층(130a)의 표면을 따라 증착되어 형성할 수 있으며, 빈 공간 없이 경계면(M)에서 완전히 맞닿을 수 있다. 제2 도전층(130b)의 물질이 결정질인 경우, 결정립계의 경계가 경계면(M)을 따라 형성된 구조에 의해, 경계면(M)의 상부 및 하부에서 형성되어 맞닿은 제2 도전층(130b)을 확인할 수 있다. 다만, 실시예들에 따라, 경계면(M) 은 인식되지 않거나 경계면(M) 없이 제2 도전층(130b)이 형성될 수도 있다. 일 실시예에서, 제2 도전층(130b)은 상하로 인접하는 층간 절연층(120) 사이의 중앙에 배치될 수 있다.
도 3a 및 도 3b에 도시된 것과 같이, 제1 도전층(130a) 및 제2 도전층(130b)은 각각 분리 영역(SR)과 접촉하는 외측면을 가지면서, 채널 구조물들(CH)의 주위에서 채널 구조물들(CH)을 둘러싸는 형태를 가질 수 있다. 제1 도전층(130a)은 채널 구조물들(CH)의 둘레에서 제1 블록킹층(134)을 둘러싸도록 배치될 수 있다. 제2 도전층(130b)은 채널 구조물들(CH)의 둘레에서 제1 도전층(130a)을 둘러싸도록 배치될 수 있다.
제2 도전층(130b)은 z 방향을 따라 평균 두께인 제1 두께(VT1)를 가질 수 있다. 제2 도전층(130b)은 제1 도전층(130a)의 형태에 따라, 분리 영역(SR)에서 먼 영역에서 제2 두께(VT2)를 갖고, 분리 영역(SR)에 인접한 영역에서 제3 두께(VT3)를 가지며, 제2 두께(VT2) 및 제3 두께(VT3)는 실질적으로 동일할 수 있다. 즉, 제2 도전층(130b)은 영역에 따라 실질적으로 균일한 두께를 가질 수 있다. 또한, 제1 도전층(130a)은 층간 절연층(120) 및 제2 도전층(130b) 사이에서 균일한 두께를 가질 수 있으나, 이에 한정하지 않으며, 실시예들에 따라, z 방향을 따른 두께(VT1)는 분리 영역(SR)에 인접할수록 증가하는 형태를 가질 수 있다.
제1 도전층(130a) 및 제2 도전층(130b)은 동일하거나 다른 물질을 포함할 수 있다. 제1 도전층(130a)은 상대적으로 낮은 저항을 가지는 금속 물질, 예를 들어, 텅스텐(W), 몰리브덴(Mo), 및 구리(Cu) 등을 포함할 수 있다. 예를 들어, 제1 도전층(130a)은 제1 저항을 갖고, 제2 도전층(130b)은 상기 제1 저항보다 큰 제2 저항을 가질 수 있다. 제2 도전층(130b)은 상하로 인접하는 층간 절연층들(120)의 사이에서 제1 도전층(130a)의 내측을 용이하게 채울 수 있는 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 제2 도전층(130b)은 티타늄(Ti), 티타늄 질화물, 탄탈륨(Ta), 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있다.
상하로 인접하는 층간 절연층들(120)의 사이에서 제1 도전층(130a)의 내측을 제2 도전층(130b)으로 채우는 경우, 제1 도전층(130a)에 슬릿(slit)이 형성되는 것을 방지할 수 있다. 이에 따라, 도 8g를 참조하여 하기에 설명하는 식각 공정 중에 식각 가스 또는 증착 가스들에 의한 제1 도전층(130a)의 식각을 방지할 수 있어, 층간 절연층들(120) 및 게이트 전극들(130)이 안정적인 구조를 가질 수 있으며, 반도체 장치의 전기적 특성 저하가 방지될 수 있다
z 방향을 따른 제2 도전층(120b)의 제1 두께(VT1)는, 인접한 층간 절연층들(120) 사이의 간격(VT0)의 약 1% 내지 약 30%의 범위일 수 있다. 일 실시예에서, 제1 두께(VT1)는, 인접한 층간 절연층들(120) 사이의 간격(VT0)의 약 10% 내지 약 20%의 범위일 수 있다. 예를 들어, 제1 두께(VT1)는 약 0.5 nm 내지 약 8 nm의 범위일 수 있다. 일 실시예에서, 제1 두께(VT1)는 약 1 nm 내지 약 5 nm의 범위일 수 있다. 제2 도전층(130b)의 제1 두께(VT1)가 상기 범위의 수치보다 작은 경우, 제1 도전층(130a)의 내측을 완전히 채우는데 어려움이 있을 수 있다. 제2 도전층(130b)의 제1 두께(VT1)가 상기 범위의 수치보다 큰 경우, 제1 도전층(130a)의 두께가 상대적으로 감소함에 따라, 게이트 전극의 저항이 상대적으로 커져 반도체 장치의 전기적 특성이 저하되는 문제가 발생할 수 있다.
예시적인 실시예들에서, 게이트 전극들(130)은 배리어 금속층(132) 및 제1 블록킹층(134)을 더 포함할 수 있다. 제1 블록킹층(134) 및 배리어 금속층(132)은 층간 절연층(120)과 제1 도전층(130a)의 사이 및 채널 구조물(CH)의 측벽과 제1 도전층(130a) 사이에 개재될 수 있다. 또한, 배리어 금속층(132)은 측면을 통해 분리 영역(SR)과 접촉할 수 있다. 배리어 금속층(132)은, 예를 들어, 티타늄(Ti), 티타늄 질화물, 탄탈륨(Ta), 탄탈륨 질화물을 포함할 수 있다.
제1 블록킹층(134)은 층간 절연층(120)을 따라 연장되며, 층간 절연층(120)과 배리어 금속층(132)의 사이에 배치될 수 있다. 제1 블록킹층(134)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다. 여기서, 고유전율 물질은 실리콘 산화물(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합을 포함할 수 있다. 다만, 실시예들에 따라, 제1 블록킹층(134)은 생략되는 것도 가능하다.
층간 절연층들(120)은 게이트 전극들(130)의 사이에 배치될 수 있다. 층간 절연층들(120)도 게이트 전극들(130)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 x 방향으로 연장되도록 배치될 수 있다. 층간 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 층간 절연층들(120)의 측면은 게이트 전극들(130)의 측면으로부터 분리 영역(SR)을 향하여 돌출된 구조를 가질 수 있다. 다만, 예시적인 실시예에서, 층간 절연층들(120)의 측면은 게이트 전극들(130)의 측면과 공면을 이룰 수도 있다.
채널 구조물들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 형태로 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기판(101)에 수직한 측면을 갖거나, 또는 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 기판(101)과 직접 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물들을 포함하는 물질일 수 있다. x 방향에서 일직선 상에 배치되는 채널 구조물들(CH)은 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 의해 서로 다른 비트 라인에 각각 연결될 수 있다. 또한, 채널 구조물들(CH) 중 일부는 상기 비트 라인과 연결되지 않는 더미 채널일 수 있다.
도 2b에 도시된 것과 같이, 채널 구조물들(CH)은 채널층(140)로부터 순차적으로 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144)을 포함할 수 있다. 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144)들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 실시예들에서 다양하게 변화될 수 있다.
터널링층(142)은 F-N 터널링 방식으로 전하를 전하 저장층(143)으로 터널링시킬 수 있다. 터널링층(142)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(143)은 전하 트랩층일 수 있으며, 실리콘 질화물로 이루어질 수 있다. 제2 블록킹층(144)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다.
채널 구조물들(CH) 내에서 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144)은 기판(101) 내로 연장되도록 배치될 수 있다. 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144)은 하단에서 일부가 제거될 수 있으며, 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144)이 제거된 영역에서 채널층(140)이 제1 도전 패턴(104)과 연결될 수 있다.
채널 패드(155)는 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(155)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 및 제2 도전 패턴들(104, 105)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 도전 패턴들(104, 105)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인으로 기능할 수 있다. 제1 도전 패턴(104)은 채널 구조물들(CH)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 도전 패턴들(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 도전 패턴(104)은 도핑된 층일 수 있으며, 제2 도전 패턴(105)은 도핑된 층이거나 제1 도전 패턴(104)으로부터 확산된 불순물을 포함하는 층일 수 있다.
셀 영역 절연층(190)은 게이트 전극들(130)의 적층 구조물(GS) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
도 4a 내지 도 4e는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도들이다. 도 4a 내지 도 4e는 도 2a의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 4a를 참조하면, 반도체 장치(100a)에서, 제2 도전층(130b)은 제1 도전층(130a)의 형태에 따라, 분리 영역(SR)에서 먼 영역에서 제2 두께(VT2)를 갖고, 분리 영역(SR)에 인접한 영역에서 제3 두께(VT3)를 가지며, 제2 두께(VT2) 및 제3 두께(VT3)는 균일하지 않을 수 있다. 제2 도전층(130b)의 두께는 분리 영역(SR)에 인접할수록 증가하는 형태를 가질 수 있다. 다만, 두께의 증가도는 일정하지 않을 수 있다. 실시예들에 따라, 제2 도전층(130b)은 분리 영역(SR)에 가까울수록 점진적이면서 단계적으로 증가하는 형태를 가질 수도 있을 것이다. 이 경우에도, 제1 도전층(130a) 및 제2 도전층(130b)은 각각 분리 영역(SR)과 접촉할 수 있다.
도 4b를 참조하면, 반도체 장치(100b)에서, 제1 도전층(130a) 및 제2 도전층(130b)은 식각 조건에 따라 식각 선택성의 차이가 있을 수 있으므로, 제2 도전층(130b)은 제1 도전층(130a)보다 분리 영역(SR)을 항하여 돌출된 형태를 가질 수 있다. 이 경우, 제2 도전층(130b)은 z 방향을 따른 중심 영역에서 상대적으로 돌출된 길이가 길 수 있으나, 이에 한정되지는 않는다.
도 4c를 참조하면, 반도체 장치(100c)에서, 배리어 금속층(132)은, 제2 도전층(130b)과 함께, 제1 도전층(130a)보다 분리 영역(SR)을 향하여 돌출될 수 있다. 이 경우, 배리어 금속층(132)은 특정 식각 조건에서 제2 도전층(130b)과 동일하거나 유사한 식각비를 가진 물질을 포함할 수 있다. 배리어 금속층(132)은, 예를 들어, 티타늄(Ti), 티타늄 질화물, 탄탈륨(Ta), 탄탈륨 질화물을 포함할 수 있다.
도 4d를 참조하면, 반도체 장치(100d)에서, 게이트 전극들(130)은 상하로 인접한 층간 절연층들(120) 사이의 중앙에 배치되는 중심부(CR) 및 중심부(CR)보다 층간 절연층(120)에 인접한 에지부(ER)를 포함할 수 있다. x 방향을 따른 중심부(CR)의 길이가 에지부(ER)의 길이보다 길 수 있다. 게이트 전극들(130)의 중심부(CR)에는 제2 도전층(130b)이 배치될 수 있으며, 에지부(ER)에는 제1 도전층(130a)이 배치될 수 있다. 게이트 전극들(130)의 분리 영역(SR)과 접촉하는 일면은 직선 또는 곡선일 수 있으며, 곡선일 경우, 곡률은 일정하지 않을 수 있다.
도 4e를 참조하면, 반도체 장치(100e)에서는 반도체 장치(100)와 달리, 배리어 금속층(132)이 생략될 수 있다. 이에 따라, 도 8e를 참조하여 하기에 설명하는 증착 공정에서도 배리어 금속층(132) 증착 단계가 생략될 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5를 참조하면, 반도체 장치(100f)에서는, 도 2a의 반도체 장치(100)에서와 달리, 채널 구조물들(CH)이 제1 및 제2 도전 패턴들(104, 105)을 포함하지 않고, 채널층들(140)의 하부에 배치되는 에피택셜층(107)을 더 포함할 수 있다. 또한, 분리 영역들(SR)에 배치되는 분리 절연층들(185) 외에 소스 도전층들(180)을 더 포함할 수 있다.
채널층(140)은 하부에서 에피택셜층(107)과 연결될 수 있다. 에피택셜층(107)은 채널 구조물(CH)의 하단에서 기판(101) 상에 배치되며, 적어도 하나의 게이트 전극(130)의 측면에 배치될 수 있다. 에피택셜층(107)은 기판(101)의 리세스된 영역에 배치될 수 있다. 에피택셜층(107)의 상부면의 높이는 최하부의 게이트 전극(130)의 상면보다 높고 그 상부의 게이트 전극(130)의 하면보다 낮을 수 있으나, 도시된 것에 한정되지는 않는다.
소스 도전층(180)은 분리 절연층(185)에 의해 게이트 전극들(130)과 전기적으로 절연될 수 있다. 따라서, 게이트 전극들(130)의 적층 구조물(GS)은 소스 도전층(180)을 사이에 두고 x 방향에서 서로 분리될 수 있다. 소스 도전층(180)은 y 방향으로 연장되는 라인 형상으로 배치될 수 있으며, 반도체 장치(100f)의 공통 소스 라인에 해당할 수 있다. 소스 도전층(180)은, x 방향을 따라, 예를 들어, 채널층(140)의 4 열 내지 8 열마다 하나씩 배열될 수 있으나, 이에 한정되지는 않는다. 분리 절연층(185)은 게이트 전극들(130)의 측면과 접하도록 층간 절연층들(120)의 사이로 일부 확장 및 돌출되어 배치될 수 있다. 소스 도전층(180)은 다결정실리콘, 금속 등의 도전성 물질을 포함하고, 분리 절연층(185)은 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
이와 같은 공통 소스 라인의 형태는 도 2a 및 도 4a 내지 도 4e의 실시예들에도 적용될 수 있을 것이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6을 참조하면, 반도체 장치(100g)에서는, 게이트 전극들(130)의 적층 구조물이 수직하게 적층된 하부 적층 구조물들(GS1) 및 상부 적층 구조물들(GS2)을 포함하고, 채널 구조물들(CH)이 수직하게 적층된 하부 채널 구조물들(CH1) 및 상부 채널 구조물들(CH2)을 포함할 수 있다. 이와 같은 채널 구조물들(CH)의 구조는, 상대적으로 적층된 게이트 전극들(130)의 개수가 많은 경우에 채널 구조물들(CH)을 안정적으로 형성하기 위하여 도입될 수 있다.
채널 구조물들(CH)은 하부 적층 구조물(GS1)의 하부 채널 구조물들과 상부 적층 구조물(GS2)의 상부 채널 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 하부 채널 구조물(CH1)과 상부 채널 구조물(CH2)의 사이에서 채널층(140), 및 채널 절연층(150)이 서로 연결된 상태일 수 있다. 채널 패드(155)는 상부 채널 구조물(CH2)의 상단에만 배치될 수 있다. 다만, 예시적인 실시예들에서, 하부 채널 구조물(CH1) 및 상부 채널 구조물(CH2)은 각각 채널 패드(155)를 포함할 수도 있으며, 이 경우, 하부 채널 구조물(CH1)의 채널 패드(155)는 상부 채널 구조물(CH2)의 채널층(140)과 연결될 수 있다. 반도체 장치(100g)는 도 2a의 실시예에서와 같이, 제1 및 제2 도전 패턴들(104, 105)을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 반도체 장치(100g)는 채널 구조물들(CH)이 제1 및 제2 도전 패턴들(104, 105) 대신, 도 5의 실시예에서와 같이, 채널 구조물들(CH)의 하단에 배치되는 에피택셜층(107)을 더 포함할 수도 있을 것이다. 하부 적층 구조물(GS1)의 최상부에는 상대적으로 두께가 두꺼운 상부 층간 절연층(125)이 배치될 수 있다. 다만, 층간 절연층들(120) 및 상부 층간 절연층(125)의 형태는 실시예들에서 다양하게 변경될 수 있다. 그 외의 구성들에 대해서는 도 1 내지 도 3b을 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 7은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7을 참조하면, 반도체 장치(100h)는, 상하로 적층된 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 예를 들어, 도 2a의 반도체 장치(100)의 경우, 도시되지 않은 영역에서 기판(101) 상에 주변 회로 영역(PERI)이 배치되는 것과 달리, 본 실시예의 반도체 장치(100h)에서는 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 상하로 적층될 수 있다. 예시적인 실시예들에서, 셀 영역(CELL)이 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
주변 회로 영역(PERI)은, 베이스 기판(201), 베이스 기판(201) 상에 배치된 회로 소자들(220), 회로 콘택 플러그들(270) 및 회로 배선 라인들(280)을 포함할 수 있다.
베이스 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 베이스 기판(201)은 별도의 소자 분리층들이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 소스/드레인 영역들(205)이 배치될 수 있다. 베이스 기판(201)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
회로 소자들(220)은 수평 트랜지스터를 포함할 수 있다. 각각의 회로 소자들(220)은 회로 게이트 유전층(222), 스페이서층(224) 및 회로 게이트 전극(225)을 포함할 수 있다. 회로 게이트 전극(225)의 양 측에서 베이스 기판(201) 내에는 소스/드레인 영역들(205)이 배치될 수 있다.
주변 영역 절연층(290)이 베이스 기판(201) 상에서 회로 소자(220) 상에 배치될 수 있다. 회로 콘택 플러그들(270)은 주변 영역 절연층(290)을 관통하여 소스/드레인 영역들(205)에 연결될 수 있다. 회로 콘택 플러그들(270)에 의해 회로 소자(220)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(225)에도 회로 콘택 플러그들(270)이 연결될 수 있다. 회로 배선 라인들(280)은 회로 콘택 플러그들(270)과 연결될 수 있으며, 복수의 층으로 배치될 수 있다.
반도체 장치(200)는 주변 회로 영역(PERI)이 먼저 제조된 후에, 메모리 셀 영역(CELL)의 기판(101)이 그 상부에 형성되어 메모리 셀 영역(CELL)이 제조될 수 있다. 기판(101)은 베이스 기판(201)과 동일한 크기를 갖거나, 베이스 기판(201)보다 작게 형성될 수 있다. 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자들(220)과 전기적으로 연결될 수 있다. 이와 같이 메모리 셀 영역(CELL) 및 주변 회로 영역(PERI)이 수직하게 적층된 형태는, 도 2a 및 도 4a 내지 도 6의 실시예들에도 적용될 수 있을 것이다. 그 외의 구성들에 대해서는 도 1 내지 도 3b을 참조하여 상술한 설명이 동일하게 적용될 수 있다.
도 8a 내지 도 8g는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 8a 내지 도 8g에서는, 도 2a에 대응되는 단면들을 도시한다.
도 8a를 참조하면, 기판(101) 상에 제1 및 제2 소스 희생층들(111, 112) 및 제2 도전 패턴(105)을 형성하고, 수평 희생층들(110) 및 층간 절연층들(120)을 교대로 적층하여 적층 구조물을 형성할 수 있다.
먼저, 제1 및 제2 소스 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있으며, 제2 소스 희생층(112)의 상하에 제1 소스 희생층들(111)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 후속 공정을 통해 도 2a의 제1 도전 패턴(104)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(111)은 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 소스 희생층(112)은 수평 희생층들(110)과 동일한 물질로 이루어질 수 있다. 제2 도전 패턴(105)은 제1 및 제2 소스 희생층들(111, 112) 상에 증착될 수 있다.
다음으로, 제2 도전 패턴(105) 상에 수평 희생층들(110), 층간 절연층들(120)을 교대로 적층하여 적층 구조물을 형성할 수 있다.
수평 희생층들(110)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 수평 희생층들(110)은 층간 절연층들(120)과 다른 물질로 형성될 수 있다. 예를 들어, 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 수평 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부의 층간 절연층(120)은 상대적으로 얇게 형성되고, 최상부의 층간 절연층(120)은 상대적으로 두껍게 형성될 수 있다. 층간 절연층들(120) 및 수평 희생층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 최상부에는 셀 영역 절연층(190)이 형성될 수 있다.
도 8b를 참조하면, 상부 절연층(103)을 형성하고, 상기 적층 구조물을 관통하는 채널 구조물들(CH)을 형성할 수 있다.
먼저, 상부 절연층(103)은, 별도의 마스크층을 이용하여, 상기 적층 구조물의 최상부로부터 소정 개수의 희생층들(110) 및 층간 절연층들(120)을 제거함으로써 형성할 수 있다. 희생층들(110) 및 층간 절연층들(120)이 제거된 영역에 절연 물질을 증착하여, 상부 절연층(103)을 형성할 수 있다. 상부 절연층(103)은 희생층들(110)에 대하여 층간 절연층(120)과 함께 식각 선택성을 갖는 물질로 이루어질 수 있으며, 예를 들어, 층간 절연층(120)과 동일한 물질로 이루어질 수 있다.
다음으로, 채널 구조물들(CH)의 형성을 위하여, 채널홀들을 형성할 수 있다. 상기 채널홀들은 상기 적층 구조물을 이방성 식각하여 형성할 수 있으며, 홀 형태로 형성될 수 있다. 상기 적층 구조물의 높이로 인하여, 상기 채널홀들의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 상기 채널홀들은 기판(101)의 일부를 리세스하도록 형성될 수 있다.
다음으로, 상기 채널홀들 내에, 채널층(140), 채널 절연층(150), 및 채널 패드(155)를 형성하며, 도 2b의 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144)을 형성하여 채널 구조물들(CH)을 형성할 수 있다. 채널 구조물들(CH)의 하단에서, 채널층들(140) 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144)은 기판(101) 내로 연장되도록 배치될 수 있다.
채널층들(140) 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144)은 원자층 증착법(Atomic Layer Deposition, ALD) 또는 화학 기상 증착법(Chemical Vapor Deposition, CVD) 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널 절연층(150)은 채널층들(140)의 내부 공간을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 8c를 참조하면, 상기 적층 구조물을 소정 간격으로 분리하며 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 제1 및 제2 소스 희생층들(111, 112)을 제거한 후, 제1 도전 패턴(104)을 형성할 수 있다.
실시예들에서, 개구부(OP)의 형성 전에, 최상부의 층간 절연층(120) 및 채널 패드(155) 상에 추가로 절연층을 형성하여, 채널 패드(155) 및 그 하부의 채널층(140) 등의 손상을 방지할 수 있다.
개구부(OP)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 희생층들(110) 및 층간 절연층들(120)의 적층 구조물을 이방성 식각함으로써 형성될 수 있다. 개구부(OP)는 y 방향으로 연장되는 트렌치 형태로 형성될 수 있으며, 도 2b의 분리 절연층(185)이 배치되는 영역에 형성될 수 있다.
예시적인 실시예들에서, 제1 및 제2 소스 희생층들(111, 112)의 제거 전에, 개구부(OP)의 측벽에 스페이서층을 형성하여 수평 희생층들(110)을 보호할 수 있다. 개구부(OP)를 통해 제2 소스 희생층(112)을 먼저 제거한 후, 제1 소스 희생층들(111)을 제거할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 소스 희생층들(111)의 제거 공정 시에, 제2 소스 희생층(112)이 제거된 영역에서 노출된 도 2b의 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144) 일부가 함께 제거될 수 있다. 제1 및 제2 소스 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 도전 패턴(104)을 형성한 후, 상기 스페이서층을 제거할 수 있다. 제1 도전 패턴(104)은 터널링층(142), 전하 저장층(143) 및 제2 블록킹층(144)이 제거된 영역에서 채널층(140)과 직접 접촉될 수 있다.
도 8d를 참조하면, 개구부(OP)를 통해 노출된 희생층들(110)을 제거하여 측면 개구부들(LT)을 형성할 수 있다.
희생층들(110)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들(LT)이 형성될 수 있으며, 측면 개구부들(LT)을 통해 채널 구조물들(CH)의 측벽의 일부가 노출될 수 있다.
도 8e를 참조하면, 측면 개구부들(LT) 내에 게이트 전극(130)의 제1 도전층(130a)을 형성할 수 있다.
제1 도전층(130a)의 형성 전에, 측면 개구부들(LT)에 도 2b와 같이, 배리어 금속층(132) 및 제1 블록킹층(134)을 형성할 수 있으나 이에 한정하지 않는다.
제1 도전층(130a)은, 예를 들어, CVD 또는 ALD 공정에 의해 형성할 수 있다. 제1 도전층(130a)은 상하로 인접한 층간 절연층들(120) 및 채널 구조물들(CH)의 측벽을 따라 실질적으로 균일한 두께로 형성될 수 있으나, 이에 한정하지 않는다. 제1 도전층(130a)은 측면 개구부들(LT)을 전부 채우지 않는 두께로 형성될 수 있다. 이에 따라, 제1 도전층(130a)은 채널 구조물(CH)을 향하여 오목하게 형성된 측면 리세스 영역(LR)을 가질 수 있다.
도 8f를 참조하면, 제1 도전층(130a) 상에 제2 도전층(130b)을 형성하여 게이트 전극들(130)을 형성할 수 있다.
도 8e에서 제1 도전층(130a)을 증착시킨 후, 별도의 식각 공정 없이 순차적으로 제2 도전층(130b)을 제1 도전층(130a)상에 적층할 수 있다. 제1 도전층(130a)의 증착 이후, 별도의 식각 공정을 거치지 않고 제2 도전층(130b)을 적층하므로, 도 8e의 측면 개구부(LT)에 후속 식각 공정에 의한 식각 가스들의 침투를 방지할 수 있다. 제2 도전층(130b)은, 예를 들어, CVD 또는 ALD 공정에 의해 형성할 수 있다. 제2 도전층(130b)은 상하로 인접하는 층간 절연층들(120)의 사이에서 측면 개구부들(LT)을 용이하게 채울 수 있는 금속 또는 금속 질화물, 예를 들어, 티타늄(Ti), 티타늄 질화물, 탄탈륨(Ta), 탄탈륨 질화물, 텅스텐 질화물 등을 포함할 수 있으므로, 제2 도전층(130b)은 층간 절연층들(120)의 사이에서 측면 개구부들(LT)을 채우도록 형성될 수 있다.
도 8g 및 도 2a를 함께 참조하면, 개구부(OP) 내에서 층간 절연층들(120)의 측벽 및 기판(101) 상에 형성된 게이트 전극들(130)을 이루는 물질을 제거하고, 개구부(OP) 내에 분리 절연층들(185)을 형성할 수 있다.
측면 개구부들(LT) 내에만 게이트 전극(130)이 배치되도록, 개구부들(OP) 내에 순차적으로 적층된 제1 도전층(130a) 및 제2 도전층(130b)을 식각 공정에 의해 제거할 수 있다. 상기 식각 공정은 예를 들어, 습식 식각 공정일 수 있다. 이에 의해, 게이트 전극들(130)의 측면이 정의될 수 있다. 상하로 인접하는 게이트 전극들(130) 사이의 전기적인 단락을 위하여, 게이트 전극들(130)의 측면은 층간 절연층들(120)의 측면보다 채널 구조물들(CH)을 향해 안쪽으로 리세스되도록 형성될 수 있다.
개구부들(OP) 내에 형성된 제1 도전층(130a) 및 제2 도전층(130b)은 상기 식각 공정에 의하여 일체로 제거되어, 게이트 전극들(130)의 측면, 즉 제1 도전층(130a)의 측면 및 제2 도전층(130b)의 측면은 개구부들(OP) 내로 노출될 수 있다. 본 단계에서, 개구부들(OP) 내에 형성된 배리어 금속층(132)도 제거되어 제1 도전층(130a) 및 제2 도전층(130b)의 측면과 동일하거나 유사한 위치에 측면이 형성될 수 있다. 배리어 금속층(132)의 측면은 개구부들(OP) 내로 노출될 수 있다.
제1 도전층(130a)의 내측을 제2 도전층(130b)으로 채워 도 8e의 개구부들(LT)을 채우는 경우, 본 단계의 식각 공정에 의한 식각 가스 또는 남아 있는 증착 가스들에 의한 불필요한 제1 도전층(130a)의 식각을 막을 수 있어, 층간 절연층들(120) 및 게이트 전극들(130)의 안정적인 구조를 가질 수 있으며, 반도체 장치의 전기적 특성을 저하하는 것을 방지할 수 있다.
측면 개구부들(LT) 내에만 게이트 전극(130)이 배치되도록, 개구부들(OP) 내에 게이트 전극들(130)을 이루는 물질이 제거된 후, 게이트 전극들(130)은 도 2b, 및 도 4a 내지 도 4e와 같은 형태를 가질 수 있다. 일 실시예에서는, 도 2b와 같이, 제1 도전층(130a) 및 제2 도전층(130b)의 개구부들(OP)내로 노출된 측면은 평탄한 면일 수 있다. 다른 실시예에서는, 도 4b 내지 도 4e와 같이, 제1 도전층(130a) 및 제2 도전층(130b)은 상기 식각 공정에서, 제1 도전층(130a)이 제2 도전층(130b)에 비해 상대적으로 더 제거될 수 있으며, 제2 도전층(130b)의 개구부들(OP)내로 노출된 측면이 제1 도전층(130a)의 개구부들(OP)내로 노출된 측면보다 돌출될 수 있다.
다음으로, 개구부들(OP) 내에 분리 절연층들(185)을 형성할 수 있다. 일 실시예에서는, 도 5와 같이, 분리 절연층들(185)은 개구부(OP) 내에 스페이서(spacer)의 형태로 형성될 수 있다. 즉, 절연 물질을 증착한 후, 개구부(OP)의 하부에서 기판(101) 상에 형성된 절연 물질을 제거하여 분리 절연층들(185)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물 GS: 적층 구조물
SR: 분리 영역 101: 기판
104: 제1 도전 패턴 105: 제2 도전 패턴
107: 에피택셜층 110: 수평 희생층
120: 층간 절연층 130: 게이트 전극
130a: 제1 도전층 130b: 제2 도전층
140: 채널층 142: 터널링 절연층
143: 전하 저장층 144: 제2 블록킹 절연층
150: 채널 절연층 155: 채널 패드
180: 소스 도전층 185: 분리 절연층
190: 셀 영역 절연층

Claims (10)

  1. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들;
    상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들;
    상기 게이트 전극들을 관통하여 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물들; 및
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 분리 영역을 포함하고,
    상기 게이트 전극들 각각은,
    상기 층간 절연층들로부터 순차적으로 적층된 제1 도전층 및 금속 질화물을 포함하는 제2 도전층을 포함하고,
    상기 제1 도전층 및 상기 제2 도전층은 각각 상기 분리 영역과 접촉하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 도전층의 상면, 하면, 및 일 측면은 제1 도전층에 의해 덮이고,
    상기 제2 도전층의 다른 측면은 상기 분리 영역과 접촉하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 도전층은 티타늄 질화물, 탄탈륨 질화물, 및 텅스텐 질화물 중 적어도 하나를 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 도전층은 상기 제1 도전층보다 상기 분리 영역을 향하여 돌출된 부분을 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 방향에서 상기 제2 도전층의 두께는, 상기 제1 방향에서 인접한 상기 층간 절연층들 사이의 간격의 1% 내지 30%의 범위인 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 방향에서 상기 제2 도전층의 두께는, 상기 제1 방향에서 인접한 상기 층간 절연층들 사이의 간격의 10% 내지 20%의 범위인 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 도전층은 상기 제1 방향에서 0.5 nm 내지 8 nm의 범위의 두께를 갖는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제2 도전층은 상기 제1 방향에서 1 nm 내지 5 nm의 범위의 두께를 갖는 반도체 장치.
    .
  9. 기판 상에 서로 이격되어 수직하게 적층되는 게이트 전극들;
    상기 기판 상에 상기 게이트 전극들과 교대로 적층되는 층간 절연층들; 상기 게이트 전극들을 관통하여 상기 기판의 상면에 수직한 제1 방향으로 연장되는 채널 구조물들; 및
    상기 게이트 전극들을 관통하며 상기 제1 방향으로 연장되는 분리 영역을 포함하고,
    상기 게이트 전극들 각각은,
    상기 층간 절연층 및 상기 채널 구조물에 의해 둘러싸이는 내측면 상에 배치되는 제1 도전층 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함하고,
    상기 제1 도전층 및 상기 제2 도전층은 각각 상기 분리 영역과 접촉하고,
    상기 제1 도전층은 제1 저항을 갖는 물질을 포함하며, 상기 제2 도전층은 상기 제1 저항보다 큰 제2 저항을 갖는 물질을 포함하고, 상기 제2 저항을 갖는 물질은 질소(N)를 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 게이트 전극들 각각은 상하로 인접한 상기 층간 절연층 사이의 중앙에 배치되는 중심부 및 상기 중심부보다 상기 층간 절연층에 인접한 에지부를 포함하고,
    상기 중심부가 상기 에지부보다 상기 기판의 상면에 평행한 제2 방향을 따른 길이가 더 긴 반도체 장치.


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