TWI531065B - 高電壓場效電晶體 - Google Patents

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羅伯特 喬
空 班傑明 杵
吉伯特 戴威
傑克 喀瓦里洛斯
馬修 梅茲
尼洛 穆客吉
拉維 皮拉里塞堤
馬克 拉多沙弗傑維克
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Description

高電壓場效電晶體 發明領域
本發明實施例大體上係關於微電子裝置以及製造，並且尤其是關於高電壓場效電晶體(FET)。
發明背景
系統晶片(SOC)在過去數十年被實作於一些應用中。系統晶片技術提供不能藉由板層次構件整合被匹配之尺度調整的優點。雖然類比以及數位電路長久來已被整合至一相同基片上以供應能提供混合信號能力之系統晶片形式，系統晶片技術對於移動式電腦平臺，例如，智慧型手機以及平板電腦，仍是難以解決的，因為這些裝置一般包含藉由一個或多個高電壓、高功率、以及高頻率而操作之構件。就此而論，習見的移動式電腦平臺一般採用III-V族化合物半導體，例如，砷化鎵(GaAs)異質接面雙極性電晶體(HBT)，以在千兆赫(GHz)載波頻率中產生充分的功率放大以及橫向擴散矽金屬氧化半導體(LDMOS)技術以管理電壓轉換以及電力分配(包含步升及/或步降電壓轉換等等之電池電壓調整)。實作互補性金屬氧化物半導體(CMOS)技術的習見矽場效電晶體接著必需採用於一移動式電腦平臺內之邏輯以及控制功能的第三裝置技術。
整體看來，被採用於移動式電腦平臺中之複數個電晶體技術限定裝置之可擴展性並且因此對於較大的功能 性、較高階的整合、較低的成本、較小的形式係數，等等是一障礙。而對於將整合在這三種裝置技術之二個或更多個的移動式電腦空間之一SOC技術因此是引人注意的，對於一SOC技術之一障礙是缺乏具有一低的比導通電阻(Ron)，以及一充分高的崩潰電壓(BV)之電晶體技術(亦即，最大排極-至-源極電壓VDS，一電晶體可在經由排極-至-閘極區域之崩塌及/或頻帶-至-頻帶穿隧的崩潰出現之前維持著)。
高電壓平面場效電晶體中的折衷通常可被展示於第1A圖中，標繪Ron相對於BV。對於形成平面(一平面FET被製造在其上)之各種材料的巴力迦(Baliga)限制被展示。如自第1A圖所見，選擇一高移動率材料以改進Ron一般導致一減低的BV，因為最高載體移動率材料，例如，砷化銦(InAs)，具有低本質崩潰場。該本質崩潰場是半導體帶隙之函數，以至於高移動率材料，例如僅具有0.36eV之能量間隙的砷化銦(~25,000cm2/V-s)，僅具有0.04MV/cm之本質崩潰場。高帶隙半導體，例如，氮化鎵(GaN)(Eg=3.18eV)，雖然具有3.3MV/cm之高本質崩潰場，卻具有大約為2000cm2/V-s或更少之較低移動率。對於一所給的帶隙，一電晶體之崩潰電壓是閘極-至-排極間隔Lgd之函數，如第1B圖截面圖之展示，其說明具有輕微摻雜排極-至-閘極區域Lgd之典型的平面高電壓FET(例如，一LDMOS裝置)。
進一步參看至第1B圖，Ron限制是一電晶體在一所給的崩潰電壓(BV)可達到之最低導通狀態電阻，並且Ron 越低，越有利於電晶體，因為功率消散被減低，較大的驅動電流可被提供以及有較高的Fmax(亦即，單位功率增益頻率，或最大振動)。Ron包含源極以及排極接觸點電阻(Rcc)、通道電阻(Rch)、以及排極-至-閘極漂流電阻(Rdrift)，如第1B圖之展示。雖Rdrift主宰大電壓，在較低電壓時(例如，<100V)，Rcc以及Rch成為更可比較於Rdrift。因此，只要所需的崩潰特性被保持，對於所給的通道長度具有減低的Rch之裝置則可對於所給的材料得到更接近至Baliga之限制。此一裝置將因此是高度地有利於許多電路應用，尤其是在移動式電腦平臺內之整合RF積體電路(RFIC)及/或功率管理積體電路(PMIC)與邏輯以及控制功能的的系統晶片(SOC)技術。
依據本發明之一實施例，係特地提出一種高電壓電晶體，其包括：配置在一基片上之一奈米線，其中該奈米線之一縱向長度進一步包括：一通道區域，其實質上由一第一半導體材料所構成；一源極區域，其電氣地耦合於該通道區域之一第一端點；以及一排極區域，其電氣地耦合於該通道區域之一第二端點，其中該排極區域藉由一外在排極區域而與該通道區域分離，該外在排極區域包括具有比該第一半導體較寬的帶隙之一第二半導體材料；一閘極堆疊，其包括同軸地包繞而完全環繞該通道區域的一閘極絕緣體以及一閘極導體；同軸地包繞而完全環繞該排極區域之一排極接觸點；以及同軸地包繞而完全環繞該源極 區域之一源極接觸點。
200‧‧‧非平面高電壓電晶體
205‧‧‧基片層
210A、210B‧‧‧奈米線
211A-E‧‧‧第一半導體材料
212A-C‧‧‧第二半導體材料
220A-B‧‧‧源極區域
222A-B‧‧‧源極接觸點
230A-B‧‧‧排極區域
232A-B‧‧‧排極接觸點
235A-B‧‧‧外在排極區域
240‧‧‧結晶半導體層
245A-B‧‧‧通道區域
250A-B‧‧‧閘極堆疊
255‧‧‧分隔物
256‧‧‧分隔物介電質
300‧‧‧製造非平面高電壓電晶體之方法流程圖
301-320‧‧‧製造非平面高電壓電晶體方法之流程步驟
407‧‧‧絕緣體層
410‧‧‧鰭狀結構
412‧‧‧犧牲性閘極
420、421‧‧‧層間介電質層(ILD)
520‧‧‧隔離層
540‧‧‧第一介電質分隔物
550‧‧‧第二介電質材料分隔物
555‧‧‧排極通道
556‧‧‧源極通道
560‧‧‧奈米線
700‧‧‧移動式電腦平臺
705‧‧‧顯示屏幕
710‧‧‧系統晶片(SOC)
711‧‧‧控制器
713‧‧‧電池
715‧‧‧功率管理積體電路
720‧‧‧解壓縮圖
725‧‧‧射頻積體電路(RFIC)
730‧‧‧中央處理器核心
L‧‧‧縱向長度
本發明實施例藉由範例圖解地被說明，並且不是用以作為限制，並且當配合圖形考慮時將可參考下面的相關詳細說明而更徹底地了解，於圖形中：第1A圖是對於各種半導體材料之BV相對於比導通電阻的圖形；第1B圖是具有輕摻雜排極-至-閘極區域之典型平面高電壓FET的橫截面圖；第2A圖是依據一實施例之非平面高電壓電晶體的等距說明圖；第2B圖是依據一實施例之非平面高電壓電晶體的等距說明圖；第3圖是依據一實施例圖解說明製造非平面高電壓電晶體之方法的流程圖；第4A、4B、4C、4D以及4E圖是依據第3圖圖解說明之方法實施例之非平面高電壓電晶體製造的等距說明圖；第5A、5B、5C、5D、5E、5F、5G以及5H圖是依據第3圖中圖解說明之方法實施例的非平面高電壓電晶體製造之等距說明圖；以及第6圖是依據本發明一實施例之移動式電腦平臺的SOC實作之功能方塊圖。
詳細說明
於下面說明中，許多細節被設定，但是，熟習本技術者應明白，本發明可被實施而不需這些特定細節。於一些實例中，已知的方法以及裝置以方塊圖形式而不是以細節被展示，以避免混淆本發明。這整個說明文之“一實施例”意謂著配合該實施例所說明之一特定特點、結構、功能或特性被包含於本發明之至少一實施例中。因此，這說明各處出現之詞組“於一實施例中”不必定得是關連於本發明相同之實施例。更進一步地，該等特定特點、結構、功能或特性可於一個或多個實施例中以任何適當方式被組合。例如，一第一實施例可於二個實施例不相互排斥的任何地方與第二實施例被組合。
名詞“耦合”以及“連接”，以及它們的衍生性字詞於此處被使用，以說明在構件之間的結構關係。應了解，這些名詞並不欲作為彼此之同義字。更確切地說，於特定實施例中，“連接”可被使用以指示二個或更多個元件是以直接實際方式接觸或彼此電氣接觸。“耦合”可被使用以指示二個或更多個元件是以直接或間接(與在它們之間的其間之其他元件)實際接觸或彼此電氣接觸，及/或二個或更多個元件彼此合作或互動(例如，導致一相互影響之關係)。
如此處使用之名詞“在上方”、“在下方”、“在…之間”及“在…之上”，係指示有關其他層的一材料層之一相對位置。就此而論，例如，被配置在另一層之上或之下的一層可直接地與其他層接觸或可具有一個或多個中間層。 此外，被配置在二個層之間的一層可以直接地與二個層接觸或可具有一個或多個中間層。相對地，一第一層“在一第二層之上”是與第二層直接接觸。
此處說明的是藉由採用通道區域中具有高移動率之第一半導體材料以減低通道電阻Rch之半導體裝置以及製造技術的實施例，而經由進一步合併具有較高帶隙的第二半導體材料於裝置通道以及排極接觸點之間的外在排極區域中而提供高崩潰電壓(BV)。於實施範例中，閘極結構環繞所有通道區域側邊而包繞以形成於此處被稱為奈米線者。水平以及垂直奈米線兩者結構皆作為不同的實施例被說明以簡便地展示本發明非平面實施例文脈中之廣泛應用。但是應進一步注意到，平面裝置同樣也可採用第一以及第二半導體材料以達成Rch以及BV中之至少一些上述利益。因此應了解，於此處說明之奈米線裝置文脈中的一個或多個平面實作例技術可容易地藉由熟習本技術者被達成。
第2A圖是依據一實施例之非平面高電壓電晶體200的等距展示。通常，高電壓電晶體200可以是任何的少數或多數載體閘極電壓控制裝置，例如，但是不受限定於，金屬氧化物半導體場效電晶體(MOSFET)，或高電子移動率電晶體(HEMT)。因此，雖然第2A圖中所展示的實施範例是高電子移動率電晶體(HEMT)，但熟習本技術者應了解，高電壓電晶體200之修改可被進行以實作與HEMT實施範例共有相關性質的金氧半導體場效電晶體(MOSFET)。同樣地， 其他已知的閘極電壓控制裝置也可被實作而不脫離本發明範疇。
高電壓電晶體200包含至少一個非平面結晶半導體主體，該主體是在平行於基片層205頂部表面之一平面上，但是實際上藉由除了形成該主體之結晶半導體或形成基片層205的材料之外的中間材料而與頂部基片表面分離，以形成以橫向為主之奈米線210A。對於在此處所說明之實施例，奈米線之橫向截面幾何可適當地自圓形變化至矩形，以至於奈米線210A之厚度(亦即，於z維度上)可以是大約等於奈米線210A之寬度(亦即，於y維度上)或奈米線210A之厚度以及寬度可以是明顯地彼此不同(亦即，完全地近似於一帶狀物，等等)以形成圓柱形以及平行六面體半導體主體。對於實施範例，奈米線210A之最狹窄寬度是在5與50奈米(nm)之間。
如於第2A圖中之進一步的展示，高電壓電晶體200之一縱向長度L在一源極區域220A、一排極區域230A、一外在排極區域235A以及被配置在其間的一通道區域245A之間被分割。沿著該縱向長度L，不同帶隙的複數個半導體材料被採用在該通道區域245A以及該外在排極區域235A內，以達成低Ron以及高BV。雖然被選擇以供用於該等通道以及外在排極區域245A、235A之該等半導體材料可能因實作而變化，該外在排極區域235A是包含比通道區域245A具有較高帶隙的一半導體材料。如於此處之進一步的說明，於某些實施例中，奈米線結構以及製造技術被改變 以包含犧牲性之半導體在通道區域245A內，以選擇性地增加被採用於通道區域245A中之第一半導體材料的帶隙，因而外在排極區域235A對於場感應崩潰機構具有較大阻值。於其他實施例中，奈米線結構以及製造技術被改變，以選擇性地在外在排極區域235A內以具有較高帶隙的再生長材料，取代被採用於通道區域245A中之至少第一半導體材料。再於其他實施例中，奈米線結構以及製造技術被改變，以自全部皆具有共同晶體結構以及方位(亦即，單結晶體)之分別的半導體材料形成通道區域、外在排極區域、以及甚至源極區域之各者。
高電壓電晶體200被配置在基片層205上。於一實施例中，該基片層205是絕緣的或半絕緣及/或具有被配置在其上之一絕緣或半絕緣層，使奈米線210A被配置在該絕緣或半絕緣層之上。於一此類實施例中，基片層205是在一支撐基片上生長(如第1A圖中之展示)或被轉移至一施體基片上之半導體的頂部層(支撐以及施體基片不被展示)。於一特定實施例中，該基片層205包含一矽支撐基片，在其上半導體層外延地生長，但是，該支撐基片也可以是不同的材料，其可以是或可能不與矽組合，包含，但是不受限定於，鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、或銻化鎵、碳(SiC)、及藍寶石。於另一實施例中，電晶體200被配置在其上之基片層205是介電質層，因而基片層205是一埋藏式氧化物(BoX)，其可被形成，例如，藉由自奈米線210A在其上被形成之基片層205轉移一個或多個半導體層。
在通道區域245A內，奈米線210A具有比一多晶體材料更長的範圍級數。於該實施範例中，通道區域245A主要是單一結晶體，雖然一低程度之晶體缺陷可能被呈現如有瑕疵之外延生長處理之加工品。在通道區域245A之內，奈米線210A可以是形成一元件式半導體或混合式半導體之一個或多個半導體元件。通常，通道區域245A中之半導體材料具有相對高的載體移動率。於實施例中，該通道區域245A是用於最小雜質分散之實質未摻雜半導體(亦即，雜質濃度最小化)。於第一HEMT實施範例中，通道區域245A實質上由氮化銦(InN)所構成。當比較至氮化鎵(GaN)通道時，因為較大的載體移動率(2700cm2/Vs，當比較至1900cm2/Vs)，Ron可被減低30%(其中氮化銦(InN)也被使用於源極以及排極區域220A、230A中)。於第二HEMT實施範例中，通道區域245A包括氮化銦(InN)或氮化鎵(GaN)之任何第三合金，例如，氮化鋁銦(AlxIn1-xN)或氮化鋁鎵(AlxxGa1-xN)，其中x是較小於1。於第三HEMT實施範例中，通道區域245A實質上由砷化銦(InA)所構成。於第四HEMT實施範例中，通道區域實質上由砷化鎵(GaA)所構成。於第一金氧半導體場效電晶體(MOSFET)之實施範例中，通道區域245A實質上由矽(Si)所構成。於第二金氧半導體場效電晶體(MOSFET)實施範例中，通道區域245A實質上由鍺(Ge)所構成。
對於HEMT實施例，至少在通道區域245A之內，奈米線210A被覆蓋著配置在奈米線210A之一個或多個側 壁、頂部、及/或底部表面之上的結晶半導體層240。於該實施範例中，結晶半導體層240直接地被配置在奈米線210A上。結晶半導體層240是比在通道區域245A內之奈米線210A中被採用的第一半導體材料具有較寬帶隙之材料，以便在通道區域245A內形成異質界面。例如，於其中通道區域245是氮化鎵(GaN)之一實施例中，結晶半導體層240是氮化鋁(AlN)、氮銦化鋁(AlInN)或氮鎵銦化鋁(AlInGaN)。最好是，結晶半導體層240是匹配至被採用於通道區域245A內之奈米線210A中的半導體材料之實質單晶體(亦即，具有在臨界厚度之下的厚度)以及晶格。於一有利的實施例中，被配置在奈米線210A上之結晶半導體層240是被採用於外在排極區域235A中之第二半導體材料(例如，212A)，雖然較薄以允許環繞著閘極堆疊250A而完全包繞。於該實施範例中，結晶半導體層240是被形成於奈米線210A壁面上之電荷感應層，以至於二維電子氣體(2DEG)可被形成而相鄰至壁面。當沈積在奈米線210A一相對壁面上時，結晶半導體層240可進一步被作為背部障壁。於不同實施例中，結晶半導體層240被形成於奈米線210A之頂部以及底部上，以至於二維電子氣體(2DEG)可被形成而相鄰於頂部表面以及相鄰於底部表面之背部障壁。背部障壁以及電荷感應層兩者皆可利用閘極堆疊250A被閘限。如於第2A圖中之進一步地展示，在外在排極區域235A內之結晶半導體層240同時也覆蓋半導體。在外在排極區域235A之內，該結晶半導體層240作為一電荷感應層。
如第2A圖中在通道區域245A內之利用破折線的進一步展示，包含一閘極絕緣體以及一閘極導體之閘極堆疊250A同軸地包繞而完全環繞奈米線210A以調變通道區域245A。閘極堆疊250A包含一閘極導體，該閘極導體利用被配置在閘極導體下之閘極介電質材料電氣地自奈米線210A被隔離以減低在閘極導體以及奈米線210A之間的漏損電流。通常，閘極介電質材料可包含習知技術中用於FET閘極介電質的一個或多個任何材料，並且最好是高K介電質(亦即，具有較大於氮化矽(Si3N4)之介電質常數者)，例如，但是不受限定於，高K氧化物，例如氧化釓(Gd2O3)、氧化鉿(HfO2)、高K矽酸鹽，例如氧矽化鉿(HfSiO)、氧矽化鉭(TaSiO)、氧矽化鋁(AlSiO)、以及高K氮化物，例如氮氧化鉿(HfON)。於實施例中，閘極堆疊250A包含沿著通道區域245A內之奈米線210A的所有周圍表面(側壁、頂部以及底部)之一傳導閘極(電極)材料層。通常，該閘極導體可以是供用於電晶體閘極電極之習知技術的任何材料。於一實施例中，該閘極導體包含一工作函數金屬，其可被選擇以得到所需的臨界電壓(Vt)(例如，較大於0V等等)。傳導閘極材料範例包含，鎢(W)、鋁(Al)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉬(Mo)、鍺(Ge)、鉑(Pt)、金(Au)、釕(Ru)、鈀(Pd)、銥(Ir)、它們的合金、以及其矽化物、碳化物、氮化物、磷化物、以及碳氮化合物。
奈米線210A進一步包含被嵌進在源極區域220A內同軸地包繞而完全環繞於奈米線210A的一源極接觸點 222A內之一源極區域220A。於某些實施例中，在源極區域220A內之奈米線210A保持如在通道區域245A內之相同單晶體。於實施範例中，在源極區域220A之內，奈米線210A包含呈現於通道區域245A中之至少相同的高移動率、窄的帶隙半導體材料。例如，第一HEMT實施範例中的氮化銦(InN)以及第一金氧半導體場效電晶體(MOSFET)實施範例中的矽。但是，在源極區域220A內之半導體可能進一步包含一濃縮摻雜物，例如，一n-型雜質(亦即，N+)。該源極接觸點222A同軸地包繞而環繞在源極區域220A內之奈米線210A以充填在奈米線210A以及基片層205之間的間隙中。於一實施例中，源極接觸點222A包含一金屬層。源極接觸點222A可進一步包含不同於奈米線210A之構成的一外延生長半導體。此半導體可能是為了使對歐姆金屬之接觸電阻最小化或提供一穿隧接面(例如，p+層包繞而環繞在源極區域220A內之奈米線210A)。過度急劇的導通以及斷電(亦即，被改進之次臨界性能)可被提供此一穿隧接面以供減低斷電狀態漏損電流。
奈米線210A進一步包含被嵌進在排極接觸點232A內同軸地包繞而完全環繞在排極區域230A內之奈米線210A的一排極區域230A。於某些實施例中，在排極區域230A內之奈米線210A保持如在通道區域245A內之相同單晶體。於該實施範例中，在排極區域230A之內，奈米線210A包含呈現於通道區域245A中之至少相同的高移動率、窄的帶隙半導體材料(例如，第一HEMT實施範例中的氮化銦 (InN)以及第一金氧半導體場效電晶體(MOSFET)實施範例中的矽)。但是，在排極區域230A內之半導體可進一步包含高濃度摻雜物，正如在源極區域220A之內，例如，一n-型雜質(亦即，N+)。排極接觸點232A同軸地包繞而環繞在排極區域230A內之奈米線210A以充填在奈米線210A以及基片層205之間的間隙中。相同於源極接觸點222A，排極接觸點232A實施例包含一金屬層並且也可進一步包含不同於奈米線210A的構成之一外延生長半導體。
如於第2A圖之展示，源極接觸點222A藉由一第一縱向長度自通道區域245A被分隔開，該第一縱向長度對應至自源極接觸點222A與閘極堆疊250A中之閘極導體隔離之介電質分隔物255的厚度。該排極接觸點232A藉由對應至外在排極區域235A之第二縱向長度自通道區域245A被分隔開。外在排極區域235A之縱向長度是所需BV的一函數，因其函數地對應至第1B圖展示之Lgd。雖然於一些實施例中，外在排極區域235A可能只具有分隔物255之縱向長度，當外在排極區域235A具有較大於在源極接觸點222A以及通道區域245A之間的間隔之縱向長度時，較高的BV可有利地被達成。
外在排極區域235A包含具有比第一半導體較寬帶隙之第二半導體材料。於實施例中，這第二半導體材料至少是不存在於通道區域245A，並且於該實施範例中，同時也是不存在於源極以及排極區域220A、230A。在外在排極區域235A內之第二半導體材料可依據供用於在通道區域 245A內之奈米線210A的材料而變化。對於具有氮化銦(InN)之通道區域的實施範例，外在排極區域235A包含氮化鎵(GaN)之第二半導體材料。對於包含氮化鎵(GaN)的外在排極區域235A，BV是10V或更多是可在小的Lgd尺度達到。對於具有砷化鎵(GaAs)之通道區域的實施範例，外在排極區域235A包含砷化鋁鎵(AlGaAs)之第二半導體材料。對於具有砷化銦(InAs)之通道區域的實施範例，外在排極區域235A包含砷化銦鋁(InAlAs)之第二半導體材料。對於具有鍺(Ge)之通道區域的實施範例，外在排極區域235A包含鍺化矽(SiGe)、矽(Si)、或III-V材料之第二半導體材料。對於具有矽(Si)之通道區域的實施範例，外在排極區域235A包含碳化矽(SiC)之第二半導體材料。藉由一矽通道，因為較大的載體移動率(當比較至140cm2/Vs時是1350cm2/Vs)，Ron可被減低為~99%一般多(相對於碳化矽)，但是藉由被採用於外在排極區域235A中之碳化矽，仍然可獲得10V之BV。於進一步實施例中，在外在排極區域235A內之一個或多個半導體材料是輕摻雜著一雜質(例如，n-型)。
於一實施範例中，外在排極區域235A是第一以及第二半導體材料之合金以提供在第一以及第二半導體材料之間的帶隙中間量。如藉由第2A圖中之箭號所展示，在外在排極區域235A之內，第一以及第二半導體材料之合金是無序多層結構形式。該多層結構包含奈米線210A的窄帶隙第一半導體材料，其經由外在排極區域235A延伸以及耦合通道區域245A至排極區域230A，而被夾在較寬帶隙之第 二半導體材料212A以及212B的相對層之間。藉由相鄰於第二半導體材料212A以及212B之奈米線210A的相對端，良好合金一致性可以在實際耦合至奈米線210A通道以及排極區域245A、230A的外在排極區域235A之部份內被達成。尤其是，雖然一半導體個體僅需要被浮雕以形成奈米線210A，以於外在排極區域235A內達成所展示之多層結構，第二半導體材料212B是進一步地僅被呈現於外在排極區域235A中(亦即，不出現於通道區域245A)。因此，因為半導體材料212B，外在排極區域235A之頂部表面自基片層205被升高至較大於奈米線210A頂部表面之高度。
於一實施例中，如於第2A圖之展示，高電壓電晶體200包含一垂直堆疊之奈米線210A以及210B以達成供用於基片層205上之所給的蹤跡之較大的電流攜帶能力(例如，較大的驅動電流)。任何數量之奈米線210可取決於製造限制而垂直地被堆疊，使奈米線之各縱軸實質地平行於基片層205之頂部表面。於該實施範例中，奈米線210A、210B之各者是在通道區域245A內之相同的第一半導體材料。於進一步的實施例中，奈米線210A以及210B之各者藉由閘極堆疊250A而同軸地被包繞。於該實施範例中，至少閘極堆疊250A之閘極介電質層是被配置在奈米線210A以及210B之間，但最好是，閘極導體同時也呈現在各奈米線210A、210B的通道區域之間。
於展示之實施例中，複數條奈米線210A、210B之各者藉由半導體材料而實際上一起被耦合在外在排極區 域235A中。於該實施範例中，第二半導體材料212B實際地連結奈米線210A以及210B與第二半導體材料212C，接著進一步被配置在第二奈米線210B之上以保持多層結構在外在排極區域235A之內，並且在外在排極區域235A內之半導體再次具有比在通道區域245A內之較大的實際高度(z-維度)。對於包含複數條奈米線210A、210B之實施例，在排極區域內之高電壓電晶體200具有複數個排極區域，各者供用於在奈米線垂直堆疊內之各奈米線。於該實施範例中，各個排極區域包括具有排極接觸點232A之第一半導體，該排極接觸點232A同軸地包繞而完全環繞充填於奈米線210A、210B之間的間隙中之各個排極區域。源極接觸點232A是以大致地相同之方式同軸地包繞而完全地環繞源極區域。
於一不同實施例中，組成在通道區域245A內之奈米線210A的第一半導體材料可能完全不存在於外在排極區域235A中。對於此一實施例，取代使第二半導體材料212A、212B與奈米線210A成為合金，奈米線210A選擇性地在外在排極區域235A之內再生長作為第三半導體材料，其於一實施例中是相同於第二半導體材料212A，並且於另一實施例中是一全然不同的半導體材料。就此而論，高帶隙半導體或擴散元素，例如，鋁、鎵、以及鋅可能被包含於外在排極區域235A中以增加呈現於這區域中之第III族半導體材料(例如，砷化鎵GaAs、氮化銦InN、砷化銦InAs等等)的帶隙。其中再生長材料是不同於第二材料，一多層結構 仍然可被形成(例如，其中該再生長材料仍然具有比第二半導體材料212A、212B較小的帶隙)。相同晶體的第二半導體材料212A、212B，可被視為籽層以確保再生長半導體材料是充分的晶體品質。
第2B圖是依據一實施例之非平面高電壓電晶體201的等距展示圖。對於高電壓電晶體201，半導體奈米線相對於基片層205垂直地被定位，因而縱向長度L是沿著z維度(正交於基片層205)並且寬度W界定被奈米線所佔據的基片層205區域。關於橫向被定位之電晶體200，高電壓電晶體201包括沿著具有通道區域245B中之第一半導體材料層211C的縱向長度L之複數個不同半導體材料層，該通道區域245B提供比外在排極區域235B中之第二半導體材料層211B(其具有比第一半導體材料層211C較高的帶隙)還較高之載體移動率。於該實施範例中，第一以及第二半導體材料層211C、211B是一外延堆疊之部份。
對於電晶體201，外延技術界定裝置之不同部份。包含至少外在排極區域235B以及通道區域245B之外延堆疊可進一步包含供用於排極區域230B、外在排極區域235B、通道區域245B以及源極區域220B之各者的不同構成之一外延半導體層。分隔物介電質形成環繞奈米線外延區域之電氣絕緣帶以防止在製造期間之短路。例如，分隔物介電質256圍繞源極區域220B，因此被配置在其上之一再生長半導體211E及/或歐姆金屬自通道區域245B被分隔開。
由於縱向長度L充分地小，依據外延堆疊中各種 材料之任何晶格錯配所強加之限定，奈米線可以是沿著整個縱向長度L，或至少往上通過通道區域245B之單結晶體。同時也應注意到，雖然展示的實施例具有“往下”到基片層205上之排極區域230B的奈米線，其他實施例將對於通道區域245A倒反向奈米線而為“源極向下”。以這形式，電晶體201具有主要尺度，例如，通道長度以及Lgd(亦即，縱向長度L之部份)，利用外延層厚度被界定，其可以是藉由生長處理程序而非常良好地被控制(例如，至5-10Å)。更進一步地，藉由奈米線之外延層生長界定長度，材料構成可以是容易地被修改以得到帶隙以及移動率變異。電流驅動也可藉由光學照相製版成型界定奈米線橫截面之方式而連續地被調整。
通常，第一以及第二半導體材料層211C、211B可以是任何分別地對於電晶體200之通道區域245A以及外在排極區域235A被說明的那些者。於一特定實施例中，第二半導體材料層211B(例如，碳化矽、鍺化矽、砷化銦鋁、砷化鋁鎵、氮化鎵等等)之外在排極區域235B貼靠第一半導體材料層211C(例如，矽、鍺、氮化銦、砷化鎵、砷化銦)之通道區域245B。對於電晶體201，第III-族氮化物尤其是有利於被給予廣泛範圍的帶隙以及可用於適度地匹配晶格參數之移動率之情況，而允許當對於一所給予的BV所需的外在排極區域厚度為100奈米，或更多。雖然於某些實施例中，外在排極區域235B可包含一無序多層結構而含有第一以及第二兩半導體材料211C、211B(例如，正如被採用於電 晶體200之實施範例中)，由於被採用於電晶體201中之垂直奈米線方位，其是相對容易以選擇性地成長具有沿著縱向長度L之不同部份所需的帶隙之材料。相同於電晶體200，排極區域230B以及源極區域220B可以是相同於通道區域245B之半導體材料，或不同的外延材料。同時也如上述之電晶體200，源極接觸點222B可包含被配置在源極區域220上之半導體210E，例如，p+通道穿隧層及/或高度地摻雜(例如，n+)低帶隙覆蓋層。低電阻率歐姆接觸金屬可進一步被包含於源極接觸點222B中。
正如同對於電晶體200，電晶體201包含同軸地包繞而完全環繞在通道區域245B內之奈米線的閘極堆疊250B。同樣地，源極以及排極接觸222B與232B也是同軸地包繞而分別地環繞源極以及排極區域220B、230B。在閘極堆疊250B以及排極230B之間，第一介電質分隔物(未被展示出)被配置在排極接觸點232B上並且沿著第一縱向長度同軸地包繞而完全環繞外在排極區域235B。第二介電質分隔物被配置在閘極堆疊250B上，並且沿著具有被配置在第二介電質分隔物上之源極接觸點232B的第二縱向長度，同軸地包繞而完全環繞源極區域220B。
對於各個電晶體200以及201之製造程序的主要部份之概要說明接著被提供。第3圖是依據一實施例，展示製造非平面高電壓電晶體200以及201之方法300的流程圖。雖然方法300強調主要操作，應了解，第3圖中強調的各個操作可能必須有更多的程序序列，並且沒有順序性是 被暗示於第3圖中之操作編號或相對之操作位置中。第4A、4B、4C、4D以及4E圖是依據方法300之一實施例被製造之非平面高電壓電晶體200的等距展示。第5A、5B、5C、5D、5E、5F、以及5G圖是依據方法300之一實施例被製造的非平面高電壓電晶體201之等距展示。
方法300開始於操作301，其在基片層205上外延地生長一堆疊之單結晶半導體材料，該外延地生長單結晶半導體材料方法是使用任何標準化學蒸澱(CVD)、分子光束外延性(MBE)、氫化物氣相外延性(HVPE)、或相似生長技術(具有標準前導、溫度等等)。至少第一半導體材料以及具有比第一半導體材料較大的帶隙之第二半導體材料被生長作為外延堆疊之部份。
在操作程序303，一奈米線可藉由本技術習知的任何電漿或濕式化學蝕刻技術蝕刻外延堆疊用於特定材料生長以作為外延堆疊之部份而被界定(例如，至少寬度)。在操作程序305，一排極接觸點被形成包繞著一窄帶隙半導體，例如，第一半導體材料。在操作程序310，一源極接觸點沿著奈米線一縱向源極長度同軸地被包繞而完全環繞一窄帶隙半導體，例如，第一半導體材料。在操作程序315，一閘極導體沿著奈米線一縱向通道長度同軸地被包繞而完全環繞第一半導體並且藉由包含第二半導體材料之外在排極區域而自排極接觸點被分隔開。裝置接著在操作程序320被完成，例如，使用習見的互連技術。
如於第4A圖之展示，於操作程序303之一實施例 中，一鰭狀結構410被蝕刻成為與第二半導體層212A、212B、212C交錯之第一半導體層210A、210B的一外延堆疊。如所展示的第一半導體層210A、210B各被配置在第二半導體層212A、212B之上面以及下面。該等層之厚度，T1-T5是依據於所需的奈米線尺度同時也依據於藉由閘極堆疊回填厚度T1、T3之能力。回填厚度T2、T4之能力也可以是與外在排極區域235A包含一再生長奈米線材料有關的。同時如第4A圖中之展示，一絕緣體層407也被形成在基片層205上之鰭狀結構410的任一邊上，例如，藉由淺渠隔離技術。
如於第4B圖之展示，操作程序305、310以及315之實施例必需形成被配置在鰭狀結構410上的一犧牲性閘極412。於一此類實施例中，該犧牲性閘極412是由一犧牲性閘極氧化物層以及一犧牲性多晶矽閘極層所構成，其中該犧牲性多晶矽閘極層是覆毯式沈積並且藉由習見的光學照相製版以及電漿蝕刻處理程序被成型。分隔物可被形成在犧牲性閘極412側壁上並且一層間介電質層可被形成以覆蓋該犧牲性閘極412。該層間介電質層可被磨光以曝露供用於一取代閘極、或閘極-最後處理程序之犧牲性閘極412。參看至第4C圖，犧牲性閘極412已被移除，留下分隔物255以及層間介電質層(ILD)420、421之部份。如第4C圖中之進一步的展示，初始地被覆蓋著犧牲性閘極412之通道區域中的第二半導體層212A、212B、以及212C被移除。第一半導體材料之離散奈米線210A以及210B接著保留。
如於第4D圖之展示，閘極堆疊250A接著同軸地 包繞而環繞在通道區域245A內之奈米線210A、210B地被形成。第4D圖展示在閘極介電質與閘電極材料沈澱之後的閘極堆疊250A回填藉由選擇性地蝕刻第二半導體材料被形成之間隙。亦即，閘極堆疊250A被形成於在層間介電質層420、421之間的槽中。另外地，第4D圖展示在閘極堆疊250A構成之後層間介電質層420之隨後移除的結果。層間介電質層421之一部份被保留(例如，藉由層間介電質之光學照相製圖技術界定的遮罩蝕刻)在外在排極區域235A之內。
不受閘極堆疊250A以及層間介電質層421所保護之第二半導體層212A以及212B之部份接著相對至第一半導體材料而選擇性地被移除，以在第一半導體以及基片層205之間形成一間隙。第一半導體之離散部份接著保留在源極以及排極區域220、230中，如於第4D圖中之展示。源極以及排極接觸點222A、以及232A(如於第2A圖中之展示)接著可藉由回填在源極以及排極區域220、230內被形成之間隙而被形成。於一此類實施例中，接觸金屬藉由CVD、原子層沈積(ALD)、或金屬回流而同形地被沈積。
於第4E圖展示之一實施例中，於外在排極區域235A內之第一以及第二半導體合金不是所需之處，ILD421之餘留部份選擇性地被移除至分隔物255A、閘極堆疊250A、以及源極、排極接觸點222A、232A。第一半導體材料210A、210B接著可選擇性地被移除至第二半導體材料層212A、212B、212C以在第二半導體材料之上(以及其下)形成一間隙。具有比至少第一半導體材料210A、210B(並且或 許也較大於該第二半導體)較大的帶隙之一結晶半導體材料接著可外延地再生長於間隙中。另外，或此外，擴散元素，例如，鋁、鎵、或鋅可在ILD 421的餘留部份被移除之後，被沈積在第一半導體210A、210B上並且被包含於外在排極區域235A內之第一半導體210A、210B中。
於實施例中，為了使呈現在外在排極區域235A內之材料形成合金，一熱退火被進行。例如，第一半導體材料210A、210B以及第二半導體材料212A、212B、以及212C可藉由充分的持續期間以及溫度之熱退火被混雜。另外地，該熱退火可藉由添加擴散元素(例如，鋁、鎵、或鋅)而混雜第一及/或第二半導體材料。於此一實施例中，熱退火是與源極以及排極接觸點之生長(例如，操作程序305以及310)同時的。
如於第5A圖之展示，操作程序301之另一實施例必需對於縱向長度L之各功能部份被調整以外延地生長在半導體材料層之基片層205上，而不是在第4A圖之交錯層結構。於實施範例中，具有高階雜質，例如，n-型摻雜物之第一半導體材料的第一層211A，被生長至厚度T1。於第一層211A上，第二半導體材料之第二層211B以及低雜質程級(例如，n-型摻雜物)被外延生長至厚度T2，被選擇以提供所需的高電壓能力(例如，Lgd對於10V之BV)。接著，第三層211C在第二層上被外延生長至厚度T3。於實施範例中，第三層211C是第一半導體材料，但是未摻雜以具有最高的載體移動率。厚度T3被選擇以提供所需的通道長度(Lg)。於第 三層211C上，第四層211D被外延生長至厚度T4。於一實施例中，第四層211D是具有高雜質程級(例如，n-型摻雜物)之第一半導體。一中間輕度摻雜層也可被提供以供用於一外在源極區域(未被展示)。於實施範例中，第五層211E被外延生長至厚度T5。第五層211E可以是斜坡層以減低接觸電阻或，於該實施範例中是形成穿隧接面之第一半導體的p+雜質摻雜層。
如於第5A圖中進一步被展示，操作程序303必需蝕刻寬度W1以及W2之垂直奈米線560成為外延堆疊。寬度W1以及W2顯著地不同於第2B圖而僅展示奈米線尺度可依據製作而如何相當地變化。如所展示，層211E、211D、211C、以及211B藉由一相同遮罩被蝕刻以及一較大的第二遮罩被覆蓋並且該第一層211A被蝕刻以包含一接觸平台。如於第5B圖中同時地展示，隔離層520被形成在基片層205上並且環繞奈米線560。如於第5C圖中之展示，排極接觸點232B環繞第一層211A而被形成。例如，金屬可被沈積在奈米線560之上並且各向異性地蝕刻(例如，金屬分隔物蝕刻)以使金屬凹進至奈米線側壁上之高度，其是大約地等於，或稍小於厚度T1。
如於第5D圖之展示，操作程序305需沈積一介電質材料在奈米線560上以及在排極接觸點232B上。介電質材料接著被各向異性地蝕刻以形成圍繞著奈米線560之第一介電質分隔物540。第一介電質分隔物540被配置在排極接觸點232B上並且具有大約地等於第二外延層211B的厚度 之高度。
如於第5E圖之展示，操作程序315之實施例需沈積閘極絕緣體在奈米線560之上以及在第一介電質分隔物540上。該閘極導體是更進一步被沈積在閘極絕緣體上並且至少該閘極導體是各向異性地蝕刻以形成圍繞奈米線560之閘極導體分隔物，其作用如閘極堆疊250B。閘極導體藉由各向異性蝕刻被向下凹進入縱向長度L以具有大約地等於T3之高度。一遮罩部份(未被展示)可被採用以提供一閘極接觸點在正交於奈米線560之縱向長度L的一平面中。不受閘極導體分隔物保護之閘極絕緣體接著被蝕刻以曝露第四半導體層211D。
如於第5F圖之展示，在操作程序310之實施例需沈積一介電質材料於奈米線560上以及在閘極堆疊250B上(亦即，在閘極導體分隔物上)。介電質材料各向異性地被蝕刻以形成圍繞著奈米線560並且被配置在閘極堆疊上之第二介電質材料分隔物550。第二介電質材料分隔物550被凹入蝕刻至較小於T4之高度。如於第5G圖中之展示，源極接觸點222B接著被形成在奈米線560上以及在第二介電質材料分隔物550上。接著，如於第5H圖之展示，操作程序320開始形成排極以及源極通道555、556。
第6圖是依據本發明一實施例之移動式電腦平臺的SOC製作例之功能方塊圖。移動式電腦平臺700可以是任何輕便型裝置，其被組態以供用於電子式資料顯示、電子式資料處理、以及無線電子式資料發送之各者。例如，移 動式電腦平臺700可以是任何的平板電腦、智慧型手機、膝上型電腦等等，並且包含顯示屏幕705，其在該實施範例中是一觸控屏幕(例如，電容性、電感性、阻抗性等等)而允許接受使用者輸入、SOC 710以及電池713。如所展示，SOC 710之整合程度愈大，則在移動式電腦平臺700內之形成係數愈多，該移動式電腦平臺700可具有電池713以在充電之間有最長可操作之使用期，或具有記憶體(未被展示)，例如一固態驅動器，以具有最大功能性。
取決於其之應用，移動式電腦平臺700可包含其他構件，例如包含，但是不限定於，依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控屏幕顯示器、觸控屏幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速器、迴旋儀、擴音機、攝影機以及大量儲存裝置(例如，硬碟驅動器、小型碟片(CD)、數位多功能碟片(DVD)、以及其它者)。
SOC 710進一步以放大圖720被展示。依據該實施例，SOC 710包含基片500之一部份(亦即，一晶片)，在其上製造有二個或更多個功率管理積體電路(PMIC)715、包含一射頻發送器及/或接收器之射頻積體電路(RFIC)725，其之控制器711以及一個或多個中央處理器核心720、730。RFIC 725可實作任何的一些無線標準或協定，包含但是不限定於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家 族)、IEEE 802.20、長期進化(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生性商品、以及被指示如3G、4G、5G、以及更多之任何其他無線協定。平臺725可包含複數個通訊晶片。例如，第一通訊晶片可被專用於較短範圍的無線通訊，例如，Wi-Fi以及藍芽，並且第二通訊晶片可被專用於較長範圍的無線通訊，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他者。
熟習本技術者應了解，關於這些功能性區別電路模組，CMOS電晶體通常專屬地被採用，除了於PMIC 715以及RFIC 725中之外，其通常分別地採用LDMOS以及III-VHBT或HEMT技術。但是於本發明實施例中，PMIC 715以及RFIC 725採用此處說明之高電壓電晶體(例如，高電壓電晶體200)。於進一步的實施例中，採用此處說明之高電壓電晶體的PMIC715以及RFIC 725被整合於一個或多個控制器711以及處理器核心720、730，其以矽CMOS技術與PMIC 715及/或RFIC 725單片地被整合至基片500上。應了解，在PMIC715及/或RFIC 725之內，此處說明之高電壓、高頻率性能的電晶體，不需要排除CMOS被採用，但是矽CMOS當然可進一步被包含於各個PMIC 715以及RFIC 725中。例如，在高電壓電晶體200採用矽通道區域以及碳化矽外在排極區域處，除了所有的ILD 421被移除而不是被保護(被遮罩)之外，一非平面CMOS電晶體可實質如第4A-4E圖所展示地被製造。
此處說明之高電壓電晶體可明確地被採用在其中一高電壓擺盪呈現(例如，在PMIC 715內之電池電力調整、DC-至-DC轉換等等)之處。為了展示，一般智慧型手機中之電池電壓的範圍自3-5V。但是，此處說明之電晶體是可支持2-3倍的該電壓範圍(亦即，至少7-10V)以具有充分之邊限操作而確保可靠之操作。如所展示，於該實施範例中，PMIC 715具有耦合至電池713之輸入以及具有提供供應至SOC 710中的所有其他功能模組之電流的輸出。於進一步的實施例中，其中另外的IC被提供於移動式電腦平臺700中，但是在SOC 710外，PMIC 715輸出進一步提供供應至所有在SOC 710外之這些另外的IC之電流。如進一步的展示，於該實施範例中，RFIC 715具有耦合至天線之輸出並且可進一步具有耦合至SOC 710上之通訊模組(例如，射頻類比以及數位基頻模組，未被展示)的輸入。另外地，此等通訊模組可被提供於SOC 710之晶片外的IC上並且耦合進入SOC 710以供發送。依據被採用的第一半導體材料，此處說明之高電壓電晶體(例如，200或201)可進一步提供自一功率放大器電晶體所需的大功率添加效率(PAE)，該功率放大器電晶體具有至少10倍的載波頻率(例如，被設計以供用於3G或GSM行動電話通訊之RFIC 725中的1.9GHz)、或>20GHz之Ft(在0dB電流增益之截止頻率)。由於利用此處說明的電晶體被達成之低Ron，超過20GHz之Fmax也可以超過20GHz之Ft以及至少7-10V的BV同時地被達成。
應了解，上面說明是用於展示，並且不是限制。 例如，雖然圖形中之流程圖展示利用本發明某些實施例被進行之特定操作順序，應了解此順序可能不是必需的(例如，不同的實施例可以不同的順序進行該等操作、組合某些操作、重疊某些操作等等)。更進一步地，熟習本技術者當閱讀以及了解上面說明時將明白本發明的許多其他實施例。雖然本發明已參考特定實施範例被說明，應確認的是，本發明是不受限定於上述之實施例，但是可在附加申請專利範圍的精神以及範疇內之修改與改變下被實施。本發明範疇，因此可參考附加申請專利範圍與所具有之此等申請專利範圍等效的全部範疇一起被決定。
200‧‧‧非平面高電壓電晶體
205‧‧‧基片層
210A、210B‧‧‧奈米線
212A-212C‧‧‧半導體材料
220A‧‧‧源極區域
222A‧‧‧源極接觸點
230A‧‧‧排極區域
232A‧‧‧排極接觸點
235A‧‧‧外在排極區域
240‧‧‧結晶半導體層
245A‧‧‧通道區域
250A‧‧‧閘極堆疊
255‧‧‧分隔物
L‧‧‧縱向長度

Claims (30)

  1. 一種高電壓電晶體，其包括：配置在一基片上之一奈米線，其中該奈米線之一縱向長度進一步包括：一通道區域，其包含一第一半導體材料；一源極區域，其電氣地耦合於該通道區域之一第一端，該源極區域包括該第一半導體材料；以及一汲極區域，其電氣地耦合於該通道區域之一第二端，該汲極區域包括該第一半導體材料，其中該汲極區域被一外在汲極區域從該通道區域分離，該外在汲極區域包括該第一半導體材料以及在該第一半導體材料之相對表面上的一第二半導體材料，該第二半導體材料具有比該第一半導體材料較寬的一帶隙；一閘極堆疊，其包括同軸地包繞而完全環繞該通道區域的一閘極絕緣體以及一閘極導體；同軸地包繞而完全環繞該汲極區域之一汲極接觸；以及同軸地包繞而完全環繞該源極區域之一源極接觸。
  2. 如申請專利範圍第1項之高電壓電晶體，其中該源極接觸自該通道區域分隔開一第一縱向長度，並且其中該汲極接觸自該通道區域分隔開較大於該第一縱向長度的一第二縱向長度。
  3. 如申請專利範圍第1項之高電壓電晶體，其中該汲極區域實質上由該第一半導體所構成。
  4. 如申請專利範圍第1項之高電壓電晶體，其中該第一半導體材料是氮化銦並且該第二半導體材料是氮化鎵。
  5. 如申請專利範圍第1項之高電壓電晶體，其中該第一半導體材料是砷化鎵並且該第二半導體材料是砷化鋁鎵，或其中該第一半導體材料是砷化銦並且該第二半導體材料是砷化銦鋁，或其中該第一半導體材料是鍺並且該第二半導體材料是矽。
  6. 如申請專利範圍第1項之高電壓電晶體，其中該外在汲極區域的一頂部表面被配置在自該基片起比該奈米線之一頂部表面較大的一高度。
  7. 如申請專利範圍第1項之高電壓電晶體，其中該奈米線被配置在複數條奈米線之一垂直堆疊內，其中該複數條奈米線之各者被於該外在汲極區域中之該第二半導體材料實體地耦合一起，其中該等複數條奈米線各者之該通道區域係實質上由該第一半導體材料所構成，並且是被至少該閘極絕緣體同軸地包繞。
  8. 如申請專利範圍第7項之高電壓電晶體，其中在該汲極區域之內，該等複數條奈米線之各者包括該第一半導體材料，並且其中該汲極接觸是同軸地包繞而完全環繞該等複數條奈米線之各者。
  9. 如申請專利範圍第8項之高電壓電晶體，其中該等複數條奈米線之各者的縱軸是平行於該基片，且該閘極導體的一部份充填在該等複數條奈米線各者之通道區域間的一區域。
  10. 如申請專利範圍第1項之高電壓電晶體，其中該通道區域被配置在該汲極區域上並且其中該源極區域包括一p+穿隧接面。
  11. 如申請專利範圍第1項之高電壓電晶體，其中該奈米線具有自該基片正交地延伸之一縱軸。
  12. 如申請專利範圍第11項之高電壓電晶體，進一步包括一第一介電質分隔物，該第一介電質分隔物被配置於該外在汲極區域之旁。
  13. 一種在一基片上形成一高電壓電晶體之方法，該方法包括下列步驟：磊晶生長一堆疊之半導體材料在該基片上，該堆疊包括至少一第一半導體材料以及一第二半導體材料，該第二半導體材料具有比該第一半導體材料之帶隙較大的一帶隙；蝕刻該堆疊以界定一奈米線；形成一汲極接觸，其沿著該奈米線之一縱向汲極長度同軸地包繞而完全環繞該第一半導體；形成一源極接觸，其沿著該奈米線之一縱向源極長度同軸地包繞而完全環繞該第一半導體；形成一閘極導體，其沿著該奈米線之一縱向通道長度同軸地包繞而完全環繞該第一半導體，其中該閘極導體被包括該第二半導體材料之一外在汲極區域自該汲極接觸分隔開。
  14. 如申請專利範圍第13項之方法，其中蝕刻該堆疊之步驟 進一步包括蝕刻該奈米線之一縱向長度，並且其中形成該閘極導體、汲極接觸、以及源極接觸之步驟進一步包括：選擇地相對於該第一半導體材料而移除該第二半導體材料以沿著該縱向通道、源極、以及汲極長度之各者在該第一半導體以及該基片之間形成一間隙；其中形成閘極導體之步驟進一步包括沿著該縱向通道長度利用該閘極絕緣體及閘極導體而回填該間隙；並且其中形成該汲極接觸、以及源極接觸之步驟進一步包括沿著該縱向源極以及汲極長度利用一歐姆金屬而回填該間隙。
  15. 如申請專利範圍第13項之方法，進一步包括選擇地相對於該第二半導體材料而移除該第一半導體材料以在該第二半導體材料上方形成一間隙，並且磊晶再生長一結晶半導體材料於該間隙中，該結晶半導體材料具有比該第一半導體材料較大的一帶隙。
  16. 如申請專利範圍第13項之方法，進一步包括下列步驟：熱退火以混雜在該外在區域內剩餘之該第一以及第二半導體材料。
  17. 如申請專利範圍第13項之方法，進一步包括下列步驟：選擇地沈積選自由鋁、鎵或鋅所構成族群之一擴散元素在該外在汲極區域內之該第一半導體上；並且熱退火以混雜該第一半導體材料與該擴散元素。
  18. 如申請專利範圍第13項之方法，其中磊晶生長該堆疊之半導體材料之步驟進一步包括：在該基片上，磊晶生長實質上由該第一半導體材料以及一高程級之n-型摻雜物所構成之一第一層；在該第一層上，磊晶生長實質上由該第二半導體材料以及一低程級之n-型摻雜物所構成之一第二層；並且在該第二層上，磊晶生長實質上由該第一半導體而未摻雜所構成之一第三層；並且在該第三層上，磊晶生長實質上由該第一半導體以及一高程級之源極區域摻雜物所構成之一第四層。
  19. 如申請專利範圍第18項之方法，其中該源極區域摻雜物包括一p-型摻雜物以形成一穿隧接面。
  20. 如申請專利範圍第18項之方法，其中蝕刻該堆疊之步驟進一步包括蝕刻通過該第一、第二、第三以及第四層之各層，以界定該奈米線，並且其中形成一汲極接觸之步驟進一步包括：沈積一汲極接觸材料在該奈米線上；並且各向異性地蝕刻該汲極接觸材料以形成一汲極接觸材料分隔物，該汲極接觸材料分隔物具有大約等於該第一層的厚度之一高度。
  21. 如申請專利範圍第20項之方法，其中形成該形成一閘極導體之步驟進一步包括：沈積一介電質材料在該奈米線上以及在該汲極接觸材料上； 各向異性地蝕刻該介電質材料以形成圍繞該奈米線之一第一介電質分隔物，該第一介電質分隔物被配置在該汲極接觸材料上；該第一介電質分隔物具有大約地等於該第二層的厚度之一高度；沈積該閘極絕緣體在該奈米線上以及在該第一介電質分隔物上；沈積該閘極導體在該閘極絕緣體上；各向異性地蝕刻該閘極導體至大約等於該第三層之一高度；並且移除未被該閘極導體保護之該閘極絕緣體。
  22. 如申請專利範圍第21項之方法，其中形成該源極接觸之步驟進一步包括：沈積一介電質材料在該奈米線上以及在該閘極導體上；各向異性地蝕刻該介電質材料以形成圍繞該奈米線並且被配置在該閘極導體上之一第二介電質材料分隔物，該第二介電質材料分隔物具有較小於該第四層的厚度之一高度；並且沈積該源極接觸在該奈米線上以及在該第二介電質材料上。
  23. 一種晶片系統(SOC)，其包括：一功率管理積體電路(PMIC)，其包含一切換電壓調整器或切換模式直流至直流轉換器之至少一者；以及一射頻積體電路(RFIC)，其包含一功率放大器，該 功率放大器可操作以具有一截止頻率Ft以及最大振盪頻率Fmax操作，截止頻率Ft以及最大振盪頻率Fmax兩者至少為20吉赫(GHz)，並且可操作以產生至少為2吉赫之一載波頻率，其中該功率管理積體電路以及該射頻積體電路兩者皆單片地被整合至一相同基片上，並且其中功率管理積體電路或該射頻積體電路之至少一者包含一高電壓電晶體，該高電壓電晶體包括：配置在一基片上之一奈米線，其中該奈米線之一縱向長度進一步包括：一通道區域，其實質上由一第一半導體材料所構成；一源極區域，其電氣地耦合於該通道區域之一第一端；以及一汲極區域，其電氣地耦合於該通道區域之一第二端，其中該汲極區域被一外在汲極區域從該通道區域分離，該外在汲極區域包括一第二半導體材料，該第二半導體材料具有比該第一半導體之帶隙較寬的一帶隙；一閘極堆疊，其包括同軸地包繞而完全環繞該通道區域的一閘極絕緣體以及一閘極導體；同軸地包繞而完全環繞該汲極區域之一汲極接觸；以及同軸地包繞而完全環繞該源極區域之一源極接 觸。
  24. 如申請專利範圍第23項之晶片系統，其進一步包括：被整合至該基片上的該功率管理積體電路或該射頻積體電路之至少一者的一控制器，其中該控制器包括藉由矽場效電晶體所製造之互補性金屬氧化物半導體技術。
  25. 一種移動式運算裝置，其包括：一觸控屏幕；一電池；一天線；以及如申請專利範圍第23項之晶片系統，其中該功率管理積體電路被耦合至該電池並且其中該射頻積體電路被耦合至該天線。
  26. 如申請專利範圍第25項之移動式運算裝置，進一步包括一第一以及第二處理器核心，各核心可操作地耦合至該觸控屏幕、該功率管理積體電路以及該射頻積體電路，其中該第一以及第二處理器核心包括藉由矽場效電晶體所製造之互補性金屬氧化物半導體技術。
  27. 一種高電壓電晶體，其包括：配置在一基片上之一奈米線，其中該奈米線之一縱向長度進一步包括：一通道區域，其實質上由一第一半導體材料所構成；一源極區域，其電氣地耦合於該通道區域之一第 一端；以及一汲極區域，其電氣地耦合於該通道區域之一第二端，其中該汲極區域被一外在汲極區域從該通道區域分離，該外在汲極區域包括一第二半導體材料，該第二半導體材料具有比該第一半導體材料之帶隙較寬的一帶隙；一閘極堆疊，其包括同軸地包繞而完全環繞該通道區域的一閘極絕緣體以及一閘極導體；同軸地包繞而完全環繞該汲極區域之一汲極接觸；以及同軸地包繞而完全環繞該源極區域之一源極接觸，其中該外在汲極區域是該第一以及第二半導體材料之一合金，具有介於該第一以及第二半導體材料的帶隙之間的一帶隙，且其中該外在汲極區域的一頂部表面被配置在自該基片起比該奈米線之一頂部表面較大的一高度。
  28. 一種高電壓電晶體，其包括：配置在一基片上之一奈米線，其中該奈米線之一縱向長度進一步包括：一通道區域，其實質上由一第一半導體材料所構成；一源極區域，其電氣地耦合於該通道區域之一第一端；以及一汲極區域，其電氣地耦合於該通道區域之一第 二端，其中該汲極區域被一外在汲極區域從該通道區域分離，該外在汲極區域包括一第二半導體材料，該第二半導體材料具有比該第一半導體材料之帶隙較寬的一帶隙；一閘極堆疊，其包括同軸地包繞而完全環繞該通道區域的一閘極絕緣體以及一閘極導體；同軸地包繞而完全環繞該汲極區域之一汲極接觸；以及同軸地包繞而完全環繞該源極區域之一源極接觸，其中該外在汲極區域是該第一以及第二半導體材料之一合金，具有介於該第一以及第二半導體材料的帶隙之間的一帶隙，且其中該奈米線被配置在複數條奈米線之一垂直堆疊內，其中該複數條奈米線之各者被該外在汲極區域中之該第二半導體材料實體地耦合一起，其中於該通道區域內各奈米線係實質上由該第一半導體材料所構成，並且是被至少該閘極絕緣體同軸地包繞。
  29. 如申請專利範圍第28項之高電壓電晶體，其中在該汲極區域之內，該等複數條奈米線之各者包括該第一半導體材料，並且其中該汲極接觸是同軸地包繞而完全環繞該等複數條奈米線之各者。
  30. 如申請專利範圍第29項之高電壓電晶體，其中該等複數條奈米線之各者的縱軸是平行於該基片，且該閘極導體的一部份充填在該等複數條奈米線各者之通道區域間的一區域。
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