JP2006140325A - 半導体装置 - Google Patents
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Abstract
【課題】放射線に起因するソフトエラーを低減する。
【解決手段】半導体装置は、基板１１上に設けられ、且つ第１側面と第１側面に対向する第２側面とを有する凸状半導体層１２と、凸状半導体層１２上に設けられた第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３上に設けられた第１ゲート電極１４Ａと、第１ゲート電極１４Ａの両側且つ凸状半導体層１２内に夫々設けられた第１及び第２拡散層１５と、第１側面上に設けられた第１絶縁膜１６と、第１ゲート電極１４Ａに接続され、且つ第１及び第２拡散層１５より下側で第１絶縁膜１６の側面上に設けられた第１導電層１７とを含む。
【選択図】 図１
【解決手段】半導体装置は、基板１１上に設けられ、且つ第１側面と第１側面に対向する第２側面とを有する凸状半導体層１２と、凸状半導体層１２上に設けられた第１ゲート絶縁膜１３と、第１ゲート絶縁膜１３上に設けられた第１ゲート電極１４Ａと、第１ゲート電極１４Ａの両側且つ凸状半導体層１２内に夫々設けられた第１及び第２拡散層１５と、第１側面上に設けられた第１絶縁膜１６と、第１ゲート電極１４Ａに接続され、且つ第１及び第２拡散層１５より下側で第１絶縁膜１６の側面上に設けられた第１導電層１７とを含む。
【選択図】 図１
Description
本発明は、半導体装置に係り、特にソフトエラーを低減する半導体装置に関する。
半導体記憶装置の一種であるＳＲＡＭ（Static Random Access Memory）及びＤＲＡＭ（Dynamic Random Access Memory）では、保持しているデータが自然に破壊される現象が発生することが知られており、この現象は「ソフトエラー」と呼ばれている。
ソフトエラーの原因としては、はんだ等の半導体装置に用いられる材料に含まれる放射性物質から放出されたα線に起因するものと、宇宙線として飛来する高速中性子等に起因するものとが知られている。
α線に起因するソフトエラーは、半導体装置に含まれる放射性物質を低減することや、主に半導体装置の上方から入射する場合の対策を講じればよい。よって、α線が入射してもデータ破壊が発生しないような構造に設計することでソフトエラーを回避することが可能である。また、後述する高速中性子に起因するソフトエラーで発生する電子・正孔対に比べれば、α線に起因するソフトエラーで発生する電子・正孔対の絶対量は少ないため、この意味でもα線に起因するソフトエラーは回避しやすい。
一方、高速中性子に起因するソフトエラーでは、高速中性子自身がＳｉ（シリコン）内を通過しても半導体装置への影響はほとんどない。しかしながら、高速中性子が半導体装置内のＳｉ原子と衝突して核破砕が発生すると、衝突したＳｉ原子の原子番号以下の２次粒子が飛び出し、この２次粒子の軌跡に沿って電子・正孔対が発生するという問題がある。
つまり、この２次粒子が、半導体素子のＰＮ接合を貫通したり又はＰＮ接合の近傍を通過したりすると、α線に起因するソフトエラーと同様に、２次粒子の軌跡に沿って発生した電子・正孔対は、ＰＮ接合に加えられたバイアスの影響を受けて移動する。その結果、電子・正孔対は、ノイズ電流となって素子を誤動作させる。このような問題は、前述したように、α線に起因するソフトエラーの場合と比べて、この過程で発生する電子・正孔対の絶対量がオーダーで大きいので、深刻となっている。
この種の関連技術として、ＤＲＡＭセルが備えるメモリセルキャパシタの容量を大きくすることで、ソフトエラーに対する耐性を向上する技術が開示されている（特許文献１参照）。
特開平７−１４９８５号公報
本発明は、放射線に起因するソフトエラーを低減することが可能な半導体装置を提供することを目的とする。
本発明の一視点に係る半導体装置は、基板上に設けられ、且つ第１側面と第１側面に対向する第２側面とを有する凸状半導体層と、凸状半導体層上に設けられた第１ゲート絶縁膜と、第１ゲート絶縁膜上に設けられた第１ゲート電極と、第１ゲート電極の両側且つ凸状半導体層内に夫々設けられた第１及び第２拡散層と、第１側面上に設けられた第１絶縁膜と、第１ゲート電極に接続され、且つ第１及び第２拡散層より下側で第１絶縁膜の側面上に設けられた第１導電層とを具備する。
本発明によれば、放射線に起因するソフトエラーを低減することが可能な半導体装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す斜視図である。図２は、図１に示した半導体装置の平面図である。図３は、図２に示したIII−III線に沿った断面図である。図４は、図２に示したIV−IV線に沿った断面図である。図５は、図２に示したＶ−Ｖ線に沿った断面図である。図６は、図２に示したVI−VI線に沿った断面図である。
図１は、本発明の第１の実施形態に係る半導体装置の構成を示す斜視図である。図２は、図１に示した半導体装置の平面図である。図３は、図２に示したIII−III線に沿った断面図である。図４は、図２に示したIV−IV線に沿った断面図である。図５は、図２に示したＶ−Ｖ線に沿った断面図である。図６は、図２に示したVI−VI線に沿った断面図である。
例えばＳｉ（シリコン）から構成される半導体基板１１の上には、凸状半導体層１２が形成されている。この凸状半導体層１２は、例えば半導体基板１１と同じ材料により構成される。
凸状半導体層１２の上には、例えばＳｉＯ２からなるゲート絶縁膜１３が形成されている。ゲート絶縁膜１３の上には、ゲート電極１４Ａが形成されている。なお、ゲート電極１４Ａの上面にはゲートキャップ絶縁膜、ゲート電極１４Ａの両側面には側壁絶縁膜が形成されているが、これらは本発明の趣旨に重要ではないため図示を省略する。
ゲート電極１４Ａ両側の凸状半導体層１２内には、ソース／ドレイン領域１５が形成されている。このソース／ドレイン領域１５は、例えば高濃度不純物を凸状半導体層１２の上面に注入して形成される。このようにして、凸状半導体層１２には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されている。
凸状半導体層１２の一方の側面には、絶縁膜１６が形成されている。具体的には、絶縁膜１６は、凸状半導体層１２の一方の側面を全て覆うように形成されている。
ソース／ドレイン領域１５の深さより下側、且つ絶縁膜１６の側面上には、導電層１７が形成されている。凸状半導体層１２の他方の側面には、絶縁膜１６及び導電層１７と同じように、絶縁膜１８及び導電層１９が形成されている。
絶縁膜１６，１８は、例えばゲート絶縁膜１３と同じ材料により構成される。また、絶縁膜１６，１８は、例えばゲート絶縁膜１３の膜厚と略同じ膜厚を有している。
導電層１７，１９は、チャネル長方向に対応するＹ方向（すなわち、ゲート電極１４Ａの延伸方向と垂直方向）において、ソース及びドレイン領域１５の一方端から他方端までの距離と略同じかそれより長くなっている。また、導電層１７，１９は、例えばゲート電極１４Ａと同じ材料により構成される。ゲート電極１４Ａ及び導電層１７，１９は、例えば以下のような材料で構成される。
ＭＯＳＦＥＴがＮ型の場合、ゲート電極１４Ａ及び導電層１７，１９は、Ｎ型不純物がドープされた多結晶Ｓｉにより構成される。ＭＯＳＦＥＴがＰ型の場合、ゲート電極１４Ａ及び導電層１７，１９は、Ｐ型不純物がドープされた多結晶Ｓｉにより構成される。
なお、ゲート電極１４Ａ及び導電層１７，１９は、不純物がドープされた多結晶Ｓｉ膜に限らず、メタル膜、或いは多結晶Ｓｉ膜とメタル膜との積層ゲート構造（いわゆるポリメタル構造）、或いは多結晶Ｓｉ膜とシリサイド膜との積層ゲート構造（いわゆるポリサイド構造）等を用いることが可能である。
メタル膜の例としては、ＴｉＮ膜、Ｗ膜、ＷＮ膜、Ｒｕ膜、Ｉｒ膜、Ａｌ膜等を挙げることができる。シリサイド膜の例としては、ＣｏＳｉ２膜、ＴｉＳｉ２膜等を挙げることができる。
ゲート電極１４Ａと導電層１７との間には、ゲート電極１４Ａと導電層１７とを電気的に接続するように、側面ゲート電極１４Ｂが形成されている。同様に、ゲート電極１４Ａと導電層１９との間には、ゲート電極１４Ａと導電層１９とを電気的に接続するように、側面ゲート電極１４Ｃが形成されている。側面ゲート電極１４Ｂ，１４Ｃは、ゲート電極１４Ａと同じ材料により構成される。
側面ゲート電極１４Ｂ，１４Ｃは、ＭＯＳＦＥＴのゲート電極の一部として機能する。すなわち、本実施形態のＭＯＳＦＥＴは、トライゲート（Tri-Gate）構造を有している。これにより、ＭＯＳＦＥＴの駆動電流を増加させることができる。また、ゲート長を短くしても短チャネル効果を抑制することができるため、ＭＯＳＦＥＴを微細化することができる。
また、ＭＯＳＦＥＴのチャネル制御性が向上するため、ＭＯＳＦＥＴは高速にスイッチングすることができる。さらに、マスク面積が小さい割にゲート電極面積が大きくなるため、ゲート容量を大きくすることができる。これにより、メモリ情報がノイズ等で反転しにくい。
導電層１７の下部と、導電層１７の絶縁膜１６が形成された側面の反対面とには、素子分離領域２０が形成されている。同様に、導電層１９の下部と、導電層１９の絶縁膜１８が形成された側面の反対面とには、素子分離領域２０が形成されている。この素子分離領域２０は、例えばＳｉＯ２により構成されている。
このように構成された半導体装置の動作について説明する。半導体装置に放射線が入射すると、半導体装置内の原子（例えば、Ｓｉ）と反応して荷電粒子が発生する。そして、この荷電粒子の軌跡に沿って電子・正孔対が発生する。この電子・正孔対は、ＭＯＳＦＥＴが有するＰＮ接合に加えられたバイアスの影響を受けて移動し、ノイズ電流となる。なお、ソフトエラーを引き起こす放射線は、α線、中性子線、陽子線、電子線、陽電子線、γ線、Ｘ線等が挙げられる。
ところが、本実施形態の半導体装置は、ゲート電極１４Ａに接続された導電層１７，１９を備えている。この導電層１７，１９は、ゲート電極１４Ａの電位と同電位となる。これにより、導電層１７，１９のポテンシャルにより、電子或いは正孔がＰＮ接合に引き寄せられるのを抑制することができる。
具体的には、ＭＯＳＦＥＴがＮ型の場合、Ｎ型ＭＯＳＦＥＴがオフしている（すなわち、ゲート電極に接地電圧Ｖｓｓが供給されている）時には、電子によるソフトエラーを低減することができる。
ＭＯＳＦＥＴがＰ型の場合、Ｐ型ＭＯＳＦＥＴがオフしている（すなわち、ゲート電極に電源電圧Ｖｄｄが供給されている）時には、正孔によるソフトエラーを低減することができる。
また、導電層１７，１９は、荷電粒子に対して障壁となる。よって、荷電粒子の移動を阻止し、或いは荷電粒子の飛程を短くすることができる。これにより、電子・正孔対の発生を抑制することができるため、ソフトエラーを低減することが可能となる。
なお、前述したように、ゲート電極１４Ａの延伸方向（Ｘ方向）に対して垂直であるＹ方向での導電層１７，１９の長さは、Ｙ方向でのソース／ドレイン領域１５両端間の長さと略同じかそれ以上であることが望ましい。このように構成することで、ＰＮ接合に引き寄せられる電子或いは正孔を有効に遮断することができる。しかし、ソース／ドレイン領域１５両端間の長さより短くても本実施形態の効果を十分得ることができる。
また、本実施形態では、凸状半導体層１２の両側面に導電層１７，１９を設けるようにしている。しかし、凸状半導体層１２の一方の側面のみに導電層を設けるようにしてもよい。このように構成することで、導電層を設けた側からノイズ電流が流れ込むのを防止することができる。また、１つの導電層のポテンシャルにより、電子或いは正孔がＰＮ接合に引き寄せられるのを抑制することができる。
また、凸状半導体層１２内且つソース／ドレイン領域１５より下方にライフタイムキラーとなる物質を導入するようにしてもよい。ライフタイムキラーとなる物質として、金或いは白金等を挙げることができる。このように構成することで、電子或いは正孔がＰＮ接合に引き寄せられるのを抑制することができる。
また、凸状半導体層１２内且つソース／ドレイン領域１５より下方にワイドバンドギャップの物質を導入するようにしてもよい。このように構成することで、電子或いは正孔がＰＮ接合に引き寄せられるのを抑制することができる。
さらに、導電層１７，１９は、素子分離をするためのＳＴＩ（Shallow Trench Isolation）が通常は形成される領域に設けられている。したがって、導電層１７，１９を設けたことによる半導体装置の面積が増大するのを抑制することができる。
なお、本実施形態の“凸状半導体層”とは、半導体基板１１から突き出ているものという意味である。よって、ＭＯＳＦＥＴの特性を向上させるために、凸状半導体層の形状を種々変更してもよい。
具体的には、図２において、ゲート電極１４Ａが配置される凸状半導体層のＸ方向の幅が、ソース／ドレイン領域１５が形成される凸状半導体層のＸ方向の幅より狭くなっていてもよい。このように構成することで、ＭＯＳＦＥＴのチャネル幅を狭くすることができるため、ＭＯＳＦＥＴのチャネル制御性を向上させることができる。
さらに、ソース／ドレイン領域１５のＸ方向の幅は変化しないため、ソース／ドレイン領域１５は小さくならない。よって、ソース／ドレイン領域１５にコンタクトプラグを形成しやすくなる。また、ソース／ドレイン領域１５の抵抗が上昇するのを抑制することができる。
（第２の実施形態）
第２の実施形態は、ＭＯＳＦＥＴのソース／ドレイン領域を導電層で囲むようにしてソフトエラーを低減するようにしたものである。
第２の実施形態は、ＭＯＳＦＥＴのソース／ドレイン領域を導電層で囲むようにしてソフトエラーを低減するようにしたものである。
図７は、本発明の第２の実施形態に係る半導体装置の構成を示す斜視図である。図８は、図７に示した半導体装置の平面図である。図９は、図８に示したIX−IX線に沿った断面図である。図１０は、図８に示したＸ−Ｘ線に沿った断面図である。
半導体基板１１の上には、凸状半導体層１２が形成されている。ゲート電極１４Ａの延伸方向（Ｘ方向）に対して垂直であるＹ方向両側の凸状半導体層１２両側面には、夫々絶縁膜２１，２３が形成されている。この絶縁膜２１，２３は、例えばゲート絶縁膜１３と同じ材料により構成される。また、絶縁膜２１，２３は、例えばゲート絶縁膜１３の膜厚と略同じ膜厚を有している。
ソース／ドレイン領域１５の深さより下側、且つ絶縁膜２１，２３の側面上には、夫々導電層２２，２４が形成されている。導電層２２，２４は、例えばゲート電極１４Ａと同じ材料により構成される。
導電層２２は、導電層１７及び導電層１９を介してゲート電極１４Ａに電気的に接続されている。また、導電層２４は、導電層１７及び導電層１９を介してゲート電極１４Ａに電気的に接続されている。具体的には、導電層２２，２４は、Ｘ方向においてソース／ドレイン領域１５の幅以上の長さを有している。
導電層２２の下部と、導電層２２の絶縁膜２１が形成された側面の反対面とには、素子分離領域２０が形成されている。同様に、導電層２４の下部と、導電層２４の絶縁膜２３が形成された側面の反対面とには、素子分離領域２０が形成されている。
このように構成された半導体装置では、導電層２２，２４を備えたことにより、第１の実施形態と比べて、凸状半導体層１２のポテンシャル制御性を向上することができる。よって、電子・正孔対に起因するノイズ電流がＰＮ接合に流れ込むのをより効果的に防止することができる。
また、導電層２２，２４は、荷電粒子に対して障壁となる。よって、荷電粒子の移動を阻止し、或いは荷電粒子の飛程を短くすることができる。これにより、電子・正孔対の発生を抑制することができるため、ソフトエラーを低減することが可能となる。その他の効果は、第１の実施形態と同じである。
なお、本実施形態では、凸状半導体層１２のＹ方向両側面に導電層２２，２４を設けるようにしている。しかし、凸状半導体層１２の一方の側面のみに導電層を設けるようにしてもよい。このように構成することで、導電層を設けた側からノイズ電流が流れ込むのを防止することができる。
（第３の実施形態）
第３の実施形態は、半導体基板１１上に逆テーパ状の半導体層を形成することで、半導体基板１１で発生した電子或いは正孔が半導体層に進入するのを抑制するようにしたものである。
第３の実施形態は、半導体基板１１上に逆テーパ状の半導体層を形成することで、半導体基板１１で発生した電子或いは正孔が半導体層に進入するのを抑制するようにしたものである。
図１１は、本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。なお、平面図は、第１の実施形態で示した図２と同様であるため省略する。また、図１１は、図２に示したIV−IV線に沿った断面図に相当する。
半導体基板１１の上には、逆テーパ状の半導体層３０が形成されている。すなわち、半導体層３０は、半導体層３０の上面から半導体基板１１に向かってＸ方向の幅が狭くなっている。この半導体層３０は、半導体基板１１と同じ材料により構成される。
半導体層３０には、ゲート電極１４Ａ，１４Ｂ，１４Ｃ、ゲート絶縁膜１３及びソース／ドレイン領域１５を有するＭＯＳＦＥＴが形成される。
また、半導体層３０の両側面には、第１の実施形態と同じように、絶縁膜１６，１８を介して導電層１７，１９が形成されている。その他の構成は、第１の実施形態と同じである。
このように構成された半導体装置では、半導体層３０の上層の幅に比べて下層の幅が狭くなっている。すなわち、半導体基板１１で発生した電子或いは正孔が半導体層３０に進入できる領域が小さくなっている。したがって、半導体基板１１で発生した電子或いは正孔がＰＮ接合に引き寄せられるのを抑制することができる。その他の効果は、第１の実施形態と同じである。
（第４の実施形態）
第４の実施形態は、第１の実施形態で示した半導体装置をＳＲＡＭに適用したものである。
第４の実施形態は、第１の実施形態で示した半導体装置をＳＲＡＭに適用したものである。
図１２は、本発明の第４の実施形態に係るＳＲＡＭの主要部の構成を示す回路図である。
ＳＲＡＭは、ビット線対ＢＬ，／ＢＬに接続されたメモリセルを備えている。このメモリセルは、２つのインバータ回路ＩＮＶ１，ＩＮＶ２を備えている。インバータ回路ＩＮＶ１は、負荷用のＰ型ＭＯＳＦＥＴＱＰ１と駆動用のＮ型ＭＯＳＦＥＴＱＮ１とにより構成されている。Ｐ型ＭＯＳＦＥＴＱＰ１とＮ型ＭＯＳＦＥＴＱＮ１とは、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に直列に接続されている。
具体的には、Ｐ型ＭＯＳＦＥＴＱＰ１のソースは、電源電圧Ｖｄｄに接続されている。Ｐ型ＭＯＳＦＥＴＱＰ１のドレインは、記憶ノードＮ１を介してＮ型ＭＯＳＦＥＴＱＮ１のドレインに接続されている。Ｎ型ＭＯＳＦＥＴＱＮ１のソースは、接地電圧Ｖｓｓに接続されている。Ｐ型ＭＯＳＦＥＴＱＰ１のゲートは、Ｎ型ＭＯＳＦＥＴＱＮ１のゲートに接続されている。
記憶ノード１は、インバータ回路ＩＮＶ１の出力部に対応する。Ｐ型ＭＯＳＦＥＴＱＰ１のゲート（或いは、Ｎ型ＭＯＳＦＥＴＱＮ１のゲート）は、インバータ回路ＩＮＶ１の入力部に対応する。
インバータ回路ＩＮＶ２は、負荷用のＰ型ＭＯＳＦＥＴＱＰ２と駆動用のＮ型ＭＯＳＦＥＴＱＮ２とにより構成されている。Ｐ型ＭＯＳＦＥＴＱＰ２とＮ型ＭＯＳＦＥＴＱＮ２とは、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に直列に接続されている。
具体的には、Ｐ型ＭＯＳＦＥＴＱＰ２のソースは、電源電圧Ｖｄｄに接続されている。Ｐ型ＭＯＳＦＥＴＱＰ２のドレインは、記憶ノードＮ２を介してＮ型ＭＯＳＦＥＴＱＮ２のドレインに接続されている。Ｎ型ＭＯＳＦＥＴＱＮ２のソースは、接地電圧Ｖｓｓに接続されている。Ｐ型ＭＯＳＦＥＴＱＰ２のゲートは、Ｎ型ＭＯＳＦＥＴＱＮ２のゲートに接続されている。
記憶ノードＮ２は、インバータ回路ＩＮＶ２の出力部に対応する。Ｐ型ＭＯＳＦＥＴＱＰ２のゲート（或いは、Ｎ型ＭＯＳＦＥＴＱＮ２のゲート）は、インバータ回路ＩＮＶ２の入力部に対応する。
インバータ回路ＩＮＶ１の出力部は、インバータ回路ＩＮＶ２の入力部に接続されている。また、インバータ回路ＩＮＶ２の出力部は、インバータ回路ＩＮＶ１の入力部に接続されている。
記憶ノードＮ１は、選択トランジスタとしてのＮ型ＭＯＳＦＥＴＱＮ３を介してビット線ＢＬに接続されている。具体的には、Ｎ型ＭＯＳＦＥＴＱＮ３のソースは、記憶ノードＮ１に接続されている。Ｎ型ＭＯＳＦＥＴＱＮ３のドレインは、ビット線ＢＬに接続されている。Ｎ型ＭＯＳＦＥＴＱＮ３のゲートは、ワード線ＷＬに接続されている。
記憶ノードＮ２は、選択トランジスタとしてのＮ型ＭＯＳＦＥＴＱＮ４を介してビット線／ＢＬに接続されている。具体的には、Ｎ型ＭＯＳＦＥＴＱＮ４のソースは、記憶ノードＮ２に接続されている。Ｎ型ＭＯＳＦＥＴＱＮ４のドレインは、ビット線／ＢＬに接続されている。Ｎ型ＭＯＳＦＥＴＱＮ４のゲートは、ワード線ＷＬに接続されている。
ところで、駆動用のＮ型ＭＯＳＦＥＴＱＮ１，ＱＮ２は、第１の実施形態で示した半導体装置により構成されている。すなわち、Ｎ型ＭＯＳＦＥＴＱＮ１，ＱＮ２は、ゲート電極に接続された導電層１７，１９を備えることで、ソフトエラーを防止可能な構造を有している。
このように構成されたＳＲＡＭの動作について説明する。先ず、ビット線ＢＬにデータ“１”及びビット線／ＢＬにデータ“０”が転送され、且つワード線ＷＬが活性化された場合について説明する。この場合、Ｐ型ＭＯＳＦＥＴＱＰ１はオン、Ｎ型ＭＯＳＦＥＴＱＮ１はオフしている。
よって、Ｎ型ＭＯＳＦＥＴＱＮ１のドレイン（Ｎ型拡散層）には、電源電圧Ｖｄｄが供給されている。また、Ｎ型ＭＯＳＦＥＴＱＮ１のゲートには、接地電圧Ｖｓｓが供給されている。この状態は、Ｎ型ＭＯＳＦＥＴＱＮ１のチャネルに電流が流れていないので、ソフトエラーに弱い。
この際、放射線に起因して発生した電子は、電源電圧Ｖｄｄが供給されているＮ型拡散層に引き寄せられる。しかし、ゲートと同電位である導電層１７，１９により、電子がＮ型拡散層に収集されるのを防ぐことができる。これにより、ＳＲＡＭのソフトエラーを低減することができる。
次に、ビット線ＢＬにデータ“０”及びビット線／ＢＬにデータ“１”が転送され、且つワード線ＷＬが活性化された場合について説明する。この場合、Ｐ型ＭＯＳＦＥＴＱＰ２はオン、Ｎ型ＭＯＳＦＥＴＱＮ２はオフしている。
よって、Ｎ型ＭＯＳＦＥＴＱＮ２のドレイン（Ｎ型拡散層）には、電源電圧Ｖｄｄが供給されている。また、Ｎ型ＭＯＳＦＥＴＱＮ２のゲートには、接地電圧Ｖｓｓが供給されている。この状態は、Ｎ型ＭＯＳＦＥＴＱＮ２のチャネルに電流が流れていないので、ソフトエラーに弱い。
この際、放射線に起因して発生した電子は、電源電圧Ｖｄｄが供給されているＮ型拡散層に引き寄せられる。しかし、ゲートと同電位である導電層１７，１９により、電子がＮ型拡散層に収集されるのを防ぐことができる。これにより、ＳＲＡＭのソフトエラーを低減することができる。
以上詳述したように本実施形態では、ＳＲＡＭのメモリセルが備えるＮ型ＭＯＳＦＥＴがソフトエラーを防止可能な構造を有している。これにより、ＳＲＡＭがソフトエラーに対して高い耐性を有することができる。
なお、Ｎ型ＭＯＳＦＥＴＱＮ１，ＱＮ２は、第２及び第３の実施形態で示した半導体装置により構成されていてもよい。このように構成しても、本実施形態と同じ効果を得ることができる。
また、Ｐ型ＭＯＳＦＥＴＱＰ１，ＱＰ２についても、第１乃至３の実施形態で示した半導体装置により構成されていてもよい。このように構成することで、ＳＲＡＭがソフトエラーに対してより高い耐性を有することができる。
また、本実施形態では、ＳＲＡＭについて説明したが、その他のメモリ（例えば、ＤＲＡＭ）に第１乃至３の実施形態で示した半導体装置（すなわち、ＭＯＳＦＥＴ）を用いてもソフトエラーを抑制することができる。
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
１１…半導体基板、１２…凸状半導体層、１３…ゲート絶縁膜、１４Ａ…ゲート電極、１４Ｂ，１４Ｃ…側面ゲート電極、１５…ソース／ドレイン領域、１６，１８，２１，２３…絶縁膜、１７，１９，２２，２４…導電層、２０…素子分離領域、３０…半導体層、ＢＬ，／ＢＬ…ビット線、ＷＬ…ワード線、ＱＰ１，ＱＰ２…Ｐ型ＭＯＳＦＥＴ、ＱＮ１，ＱＮ２，ＱＮ３，ＱＮ４…Ｎ型ＭＯＳＦＥＴ、Ｎ１，Ｎ２…記憶ノード、ＩＮＶ１，ＩＮＶ２…インバータ回路。
Claims (5)
- 基板上に設けられ、且つ第１側面と前記第１側面に対向する第２側面とを有する凸状半導体層と、
前記半導体層上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第１ゲート電極の両側且つ前記半導体層内に夫々設けられた第１及び第２拡散層と、
前記第１側面上に設けられた第１絶縁膜と、
前記第１ゲート電極に接続され、且つ前記第１及び第２拡散層より下側で前記第１絶縁膜の側面上に設けられた第１導電層と
を具備することを特徴とする半導体装置。 - 前記第１導電層のチャネル長方向の長さは、前記チャネル長方向で前記第１ゲート電極から遠い側の前記第１拡散層端から前記第１ゲート電極から遠い側の前記第２拡散層端までの距離以上であることを特徴とする請求項１記載の半導体装置。
- 前記第２側面上に設けられた第２絶縁膜と、
前記第１ゲート電極に接続され、且つ前記第１及び第２拡散層より下側で前記第２絶縁膜の側面上に設けられた第２導電層とをさらに具備することを特徴とする請求項１又は２に記載の半導体装置。 - 前記第２導電層のチャネル長方向の長さは、前記チャネル長方向で前記第１ゲート電極から遠い側の前記第１拡散層端から前記第１ゲート電極から遠い側の前記第２拡散層端までの距離以上であることを特徴とする請求項３記載の半導体装置。
- 前記半導体層は、前記第１側面に垂直な第３側面と、前記第３側面に対向する第４側面とを有し、
当該半導体装置は、
前記第３側面上に設けられた第３絶縁膜と、
前記第１導電層に接続され、且つ前記第１及び第２拡散層より下側で前記第３絶縁膜の側面上に設けられた第３導電層と、
前記第４側面上に設けられた第４絶縁膜と、
前記第１導電層に接続され、且つ前記第１及び第２拡散層より下側で前記第４絶縁膜の側面上に設けられた第４導電層とをさらに具備することを特徴とする請求項３又は４記載の半導体装置。
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