KR20190043777A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제1 방향으로 배치된 제1 및 제2 셀 영역들, 및 상기 제1 방향과 직교하는 제2 방향으로의 상기 제1 및 제2 셀 영역들의 각 양단들에 연결된 파워 레일 영역을 포함하는 기판, 상기 제1 및 제2 셀 영역들 사이의 경계 영역으로부터 상기 파워 레일 영역까지 상기 기판 상에 상기 제2 방향으로 연장된 제1 게이트 구조물, 상기 기판의 파워 레일 영역 상에 형성되어 상기 제1 게이트 구조물의 상면에 접촉하는 제1 콘택 플러그, 및 상기 기판의 파워 레일 영역 상에 상기 제1 방향으로 연장되며, 상기 제1 콘택 플러그에 전기적으로 연결되어 이를 통해 상기 제1 게이트 구조물에 턴 오프 신호를 공급함에 따라 상기 제1 및 제2 셀 영역들이 서로 전기적으로 절연되도록 하는 파워 레일을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 파워 레일(power rail)을 갖는 반도체 장치에 관한 것이다.
스탠더드 셀들이 인접하는 경계 영역에 이들을 서로 전기적으로 격리시키기 위해서, 상기 경계 영역에 형성된 게이트 구조물을 제거할 수 있으나, 이 경우 상기 게이트 구조물에 인접하는 소스/드레인 층에 인가된 스트레스가 약화될 수 있다. 또한, 양 스탠더드 셀들의 각 가장자리에 게이트 구조물들을 하나씩 형성하고 이들을 제거하는 경우에는, 상기 게이트 구조물들이 차지하는 영역에 의해서 집적화에 불리할 수 있다.
본 발명의 과제는 높은 신뢰성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 제1 방향으로 배치된 제1 및 제2 셀 영역들, 및 상기 제1 방향과 직교하는 제2 방향으로의 상기 제1 및 제2 셀 영역들의 각 양단들에 연결된 파워 레일 영역을 포함하는 기판, 상기 제1 및 제2 셀 영역들 사이의 경계 영역으로부터 상기 파워 레일 영역까지 상기 기판 상에 상기 제2 방향으로 연장된 제1 게이트 구조물, 상기 기판의 파워 레일 영역 상에 형성되어 상기 제1 게이트 구조물의 상면에 접촉하는 제1 콘택 플러그, 및 상기 기판의 파워 레일 영역 상에 상기 제1 방향으로 연장되며, 상기 제1 콘택 플러그에 전기적으로 연결되어 이를 통해 상기 제1 게이트 구조물에 턴 오프 신호를 공급함에 따라 상기 제1 및 제2 셀 영역들이 서로 전기적으로 절연되도록 하는 파워 레일을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는 제1 방향으로 배치된 제1 및 제2 셀 영역들, 및 상기 제1 방향과 직교하는 제2 방향으로의 상기 제1 및 제2 셀 영역들의 각 양단들에 연결된 파워 레일 영역을 포함하는 기판, 상기 제1 셀 영역의 적어도 일부로부터 상기 제2 셀 영역의 적어도 일부까지 상기 기판 상에 상기 제1 방향을 따라 연속적으로 연장되며, 상기 제1 셀 영역 상에 형성된 제1 부분 및 상기 제2 셀 영역 상에 형성된 제2 부분을 포함하는 액티브 핀, 상기 제1 및 제2 셀 영역들 사이의 경계 영역으로부터 상기 파워 레일 영역까지 상기 액티브 핀 상에 상기 제2 방향으로 연장된 제1 게이트 구조물, 상기 기판의 파워 레일 영역 상에 형성되어 상기 제1 게이트 구조물의 상면에 접촉하는 제1 콘택 플러그, 및 상기 기판의 파워 레일 영역 상에 상기 제1 방향으로 연장되며, 상기 제1 콘택 플러그에 전기적으로 연결된 파워 레일을 포함할 수 있으며, 상기 파워 레일은 상기 제1 콘택 플러그를 통해 상기 제1 게이트 구조물에 턴 오프 신호를 공급하며, 이에 따라 상기 액티브 핀의 상기 제1 및 제2 부분들이 서로 전기적으로 절연될 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 제1 방향으로 각각 연장되며 상기 제1 방향과 직교하는 제2 방향으로 서로 이격된 제1 및 제2 파워 레일 영역들, 및 상기 제1 및 제2 파워 레일 영역들 사이에 형성되어 상기 제1 방향을 따라 서로 접하도록 배치된 제1 및 제2 셀 영역들을 포함하는 기판, 상기 제1 및 제2 셀 영역들 사이의 경계 영역으로부터 각각 상기 제1 및 제2 파워 레일 영역들까지 상기 기판 상에 상기 제2 방향으로 연장되며 서로 이격된 제1 및 제2 게이트 구조물들, 상기 기판의 제1 및 제2 파워 레일 영역들 상에 각각 형성되어 상기 제1 및 제2 게이트 구조물들의 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들, 상기 기판의 제1 파워 레일 영역 상에 상기 제1 방향으로 연장되며, 상기 제1 콘택 플러그에 전기적으로 연결되어 이를 통해 상기 제1 게이트 구조물에 플러스 전압을 공급하는 제1 파워 레일, 및 상기 기판의 제2 파워 레일 영역 상에 상기 제1 방향으로 연장되며, 상기 제2 콘택 플러그에 전기적으로 연결되어 이를 통해 상기 제2 게이트 구조물에 그라운드 전압 혹은 마이너스 전압을 공급하는 제2 파워 레일을 포함할 수 있으며, 상기 제1 및 제2 셀 영역들은 서로 전기적으로 절연될 수 있다.
예시적인 실시예들에 따른 반도체 장치는 고 집적도를 유지하면서도 서로 인접하는 셀 영역들을 효과적으로 전기적으로 절연시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 6은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 7 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 38 내지 도 39는 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 평면도들이다.
도 40은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하에서는, 기판 상면에 평행하며 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하며, 또한 상기 기판 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
[실시예]
도 1 내지 6은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들 및 단면도들이다. 이때, 도 1 및 2는 평면도들이고, 도 3 내지 6은 단면도들이다. 구체적으로, 도 3 내지 6은 도 2의 A-A'선, B-B'선, C-C'선, 및 D-D'선을 따라 각각 절단한 단면도들이다.
한편, 도 1a는 기판의 영역들을 도시한 평면도이고, 도 1b는 상기 반도체 장치의 주요 구성 요소들의 레이아웃을 도시한 평면도이며, 도 2는 도 1의 X 영역에 대한 확대 평면도이다. 도 1b에는 도면의 복잡성을 피하기 위해서, 기판 상에 형성된 게이트 구조물들, 콘택 플러그들, 비아들, 파워 레일들 및 배선들의 레이아웃만이 도시되어 있다.
도 1a를 먼저 참조하면, 상기 반도체 장치는 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 형성될 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)은 셀들이 형성되는 셀 영역일 수 있으며, 제2 영역(II)은 상기 셀들에 소스 전압, 드레인 전압, 접지 전압 등 각종 전압을 인가하는 파워 레일이 형성되는 파워 레일 영역일 수 있다. 예시적인 실시예들에 있어서, 제2 영역(II)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 영역(I)은 제2 영역들(II) 사이에 배치되어 이들에 연결될 수 있다. 즉, 제1 영역(I)의 상기 제2 방향으로의 양단들은 제2 영역들(II)에 각각 연결될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 상기 제1 방향으로 배치되어 서로 연결된 복수의 셀 영역들을 포함할 수 있다. 도면 상에서는 제1 영역(I)이 두 개의 셀 영역들, 즉 제1 및 제2 셀 영역들(CR1, CR2)을 포함하는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 이하에서 각 제1 및 제2 영역들(I, II)은 기판(100) 부분뿐만 아니라, 이에 대응하는 상하부의 공간까지 포함하는 것으로 정의한다.
예시적인 실시예들에 있어서, 제1 영역(I)은 피모스(PMOS) 영역 및 엔모스(NMOS) 영역을 포함할 수 있으며, 이들은 상기 제2 방향으로 서로 이격될 수 있다.
도 1b, 2 및 3a, 및 도 4 내지 6을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 액티브 핀(105), 제1 및 제2 게이트 구조물들(282, 284), 불순물 층(210), 제1 내지 제4 콘택 플러그들(372, 374, 342, 344), 제1 내지 제4 비아들(422, 424, 426, 428), 파워 레일(462) 및 배선(464)을 포함할 수 있다.
또한, 상기 반도체 장치는 기판(100) 상에 형성된 소자 분리 패턴(120), 제1 내지 제4 층간 절연막들(220, 300, 390, 430), 캐핑막(290), 식각 저지막(380), 제1 및 제2 게이트 스페이서들(182, 184), 핀 스페이서(190), 및 제1 및 제2 금속 실리사이드 패턴들(312, 314)을 포함할 수 있다.
액티브 핀(105)은 기판(100) 상부를 부분적으로 식각하여 형성될 수 있으며, 이에 따라 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다. 액티브 핀(105)은 제1 영역(I) 내에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
소자 분리 패턴(120)은 기판(100) 상에 형성되어 각 액티브 핀들(105)의 하부 측벽을 커버할 수 있으며, 이에 따라 각 액티브 핀들(105)은 소자 분리 패턴(120)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b), 및 소자 분리 패턴(120) 상면으로 돌출된 상부 액티브 패턴(105a)을 포함할 수 있다. 소자 분리 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 피모스(PMOS) 및 엔모스(NMOS) 영역들은 하나 혹은 복수 개의 액티브 핀들(105)로 구성되는 액티브 영역을 포함할 수 있으며, 제1 영역(I)에서 상기 제2 방향으로의 가운데에 형성된 소자 분리 패턴(120) 부분에 의해 서로 분리될 수 있다.
도면 상에서는 각 액티브 핀들(105)이 제1 영역(I)의 상기 제1 방향으로의 양단에 걸쳐서 상기 제1 방향으로 연장되는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 각 액티브 핀들(105)은 제1 영역(I) 내에서 상기 제1 방향으로 복수 개로 분리될 수도 있다.
예시적인 실시예들에 있어서, 액티브 핀들(105) 중에서 적어도 일부는 제1 셀 영역(CR1)의 적어도 일부로부터 제2 셀 영역(CR2)의 적어도 일부까지 상기 제1 방향을 따라 연속적으로 연장될 수 있다. 즉, 액티브 핀들(105) 중에서 상기 적어도 일부는 제1 및 제2 셀 영역들(CR1, CR2) 사이의 경계 영역을 기준으로 상기 제1 방향으로의 양측에 형성된 제1 및 제2 셀 영역들(CR1, CR2) 부분에 연속적으로 연장될 수 있다.
도면 상에서 상기 피모스(PMOS) 영역에 3개의 액티브 핀들(105)이 포함된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 상기 각 피모스(PMOS) 및 엔모스(NMOS) 영역들은 하나 혹은 복수의 액티브 핀들(105)을 포함할 수 있다.
제1 게이트 구조물(282)은 서로 인접하는 셀 영역들 사이의 경계 영역, 예를 들어 제1 및 제2 셀 영역들(CR1, CR2) 사이의 경계 영역으로부터 하나의 제2 영역(II)으로 상기 제2 방향을 따라 액티브 핀들(105) 및 소자 분리 패턴(120) 상에 연장될 수 있다. 예시적인 실시예들에 있어서, 하나의 제1 게이트 구조물(282)은 상기 피모스(PMOS) 영역에서 제1 및 제2 셀 영역들(CR1, CR2) 사이의 경계 영역으로부터 하나의 제2 영역(II)까지 상기 제2 방향을 따라 연장될 수 있으며, 다른 하나의 제1 게이트 구조물(282)은 상기 엔모스(NMOS) 영역에서 제1 및 제2 셀 영역들(CR1, CR2) 사이의 경계 영역으로부터 다른 하나의 제2 영역(II)까지 상기 제2 방향을 따라 연장될 수 있다. 이때, 상기 2개의 제1 게이트 구조물들(282)은 상기 제2 방향으로 서로 이격될 수 있다.
제2 게이트 구조물(284)은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 제2 게이트 구조물들(284) 중 일부는 제1 영역(I) 및 이에 인접하는 2개의 제2 영역들(II)에 걸쳐서 액티브 핀들(105) 및 소자 분리 패턴(120) 상에 연장될 수 있으며, 제2 게이트 구조물들(284) 중 일부는 제1 영역(I)의 일부 및 이에 인접하는 하나의 제2 영역(II)에 걸쳐서 액티브 핀들(105) 및 소자 분리 패턴(120) 상에 연장될 수 있다.
제1 게이트 구조물(282)은 순차적으로 적층된 제1 인터페이스 패턴(242), 제1 게이트 절연 패턴(252), 제1 일함수 조절 패턴(262) 및 제1 게이트 전극(272)을 포함할 수 있으며, 제2 게이트 구조물(284)은 순차적으로 적층된 제2 인터페이스 패턴(244), 제2 게이트 절연 패턴(254), 제2 일함수 조절 패턴(264) 및 제2 게이트 전극(274)을 포함할 수 있다.
제1 및 제2 인터페이스 패턴들(242, 244)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 및 제2 게이트 절연 패턴들(252, 254)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 포함할 수 있으며, 제1 및 제2 일함수 조절 패턴들(262, 264)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있고, 제1 및 제2 게이트 전극들(272, 274)은 예를 들어, 알루미늄, 구리, 티타늄, 탄탈륨 등의 저 저항 금속, 이들의 질화물, 혹은 이들의 합금을 포함할 수 있다.
제1 및 제2 게이트 스페이서들(182, 184)은 각각 제1 및 제2 게이트 구조물들(282, 284)의 측벽 상에 형성될 수 있으며, 핀 스페이서(190)는 각 액티브 핀들(105)의 측벽 상에 형성될 수 있다. 제1 및 제2 게이트 스페이서들(182, 184) 및 핀 스페이서(190)는 예를 들어, 실리콘 질화물, 실리콘 산탄질화물과 같은 질화물을 포함할 수 있다.
불순물 층(210)은 제1 및 제2 게이트 구조물들(282, 284)에 인접한 액티브 핀들(105) 상부에 형성된 제3 리세스(200)를 채우며, 상면이 제1 및 제2 게이트 스페이서들(182, 184)의 일부와 접촉할 수 있다. 불순물 층(210)은 상기 제2 방향으로의 단면이 5각형 혹은 6각형에 유사한 형상을 가질 수 있으며, 서로 인접하는 액티브 핀들(105) 사이의 거리가 작을 경우, 서로 인접하여 성장된 불순물 층들(210)의 측벽이 서로 결합되어 하나의 층으로 형성될 수 있다. 도면 상에서는 서로 인접하는 3개의 액티브 핀들(105) 상에서 각각 성장하여 서로 결합된 하나의 불순물 층(210)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 상기 피모스(PMOS) 영역에 형성된 불순물 층(210)은 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 포함할 수 있으며, 제2 게이트 구조물(284)을 포함하는 피모스(PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
상기 엔모스(NMOS) 영역에 형성된 불순물 층(210)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 n형 불순물이 도핑된 단결정 실리콘 층을 포함할 수 있으며, 제2 게이트 구조물(284)을 포함하는 엔모스(NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
제1 층간 절연막(220)은 액티브 핀들(105) 및 소자 분리 패턴(120) 상에 형성되어 제1 및 제2 게이트 스페이서들(182, 184)의 외측벽을 커버할 수 있다. 서로 병합되어 하나로 형성된 불순물 층(210)과 소자 분리 패턴(120) 사이에는 제1 층간 절연막(220)이 채워지지 않을 수 있으며, 이에 따라 에어 갭(225)이 형성될 수 있다. 제1 층간 절연막(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
캐핑막(290) 및 제2 층간 절연막(300)은 제1 층간 절연막(220), 제1 및 제2 게이트 구조물들(282, 284), 및 제1 및 제2 게이트 스페이서들(182, 184) 상에 순차적으로 적층될 수 있다. 캐핑막(290)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제2 층간 절연막(300)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 및 제2 콘택 플러그들(372, 374)은 제2 층간 절연막(300) 및 캐핑막(290)을 관통하여 제1 및 제2 게이트 구조물들(282, 284) 상면에 각각 접촉할 수 있으며, 각 제3 및 제4 콘택 플러그들(342, 344)은 제1 및 제2 층간 절연막들(220, 300) 및 캐핑막(290)을 관통하여 불순물 층(210) 상면에 접촉할 수 있다.
제3 콘택 플러그(342)는 제1 영역(I)에 형성된 불순물 층(210)의 상면뿐만 아니라, 이에 상기 제2 방향으로 인접하는 제2 영역(II)에 형성된 소자 분리 패턴(120) 상면에도 접촉할 수 있다. 제4 콘택 플러그(344)는 제1 영역(I)에 형성된 불순물 층(210)의 상면에만 접촉할 수 있다.
제3 및 제4 콘택 플러그들(342, 344)과 불순물 층들(210) 사이에는 각각 제1 및 제2 금속 실리사이드 패턴들(312, 314)이 형성될 수 있다. 제1 및 제2 금속 실리사이드 패턴들(312, 314)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
한편, 도 3b를 참조하면, 제1 콘택 플러그(372)는 제2 영역(II)에 형성된 제1 게이트 구조물(282)의 일단의 측벽에도 접촉할 수 있다.
제1 콘택 플러그(372)는 순차적으로 적층된 제1 배리어 패턴(352) 및 제1 도전 패턴(362)을 포함할 수 있고, 제2 콘택 플러그(374)는 순차적으로 적층된 제2 배리어 패턴(도시되지 않음) 및 제2 도전 패턴(도시되지 않음)을 포함할 수 있으며, 제3 콘택 플러그(342)는 순차적으로 적층된 제3 배리어 패턴(322) 및 제3 도전 패턴(332)을 포함할 수 있고, 제4 콘택 플러그(344)는 순차적으로 적층된 제4 배리어 패턴(324) 및 제4 도전 패턴(334)을 포함할 수 있다.
도면 상에서는 제3 및 제4 콘택 플러그들(342, 344)이 각 불순물 층들(210)의 상기 제1 방향으로의 가운데 부분 상면에만 접촉하도록 형성되는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 즉, 각 제3 및 제4 콘택 플러그들(342, 344)은 서로 이웃하는 제1 및 제2 게이트 구조물들(282, 284)의 측벽 상에 각각 형성된 제1 및 제2 게이트 스페이서들(182, 184), 혹은 서로 이웃하는 제2 게이트 구조물들(284)의 측벽 상에 각각 형성된 제2 게이트 스페이서들(184)에 셀프 얼라인될 수도 있다.
식각 저지막(380) 및 제3 층간 절연막(390)은 제2 층간 절연막(300) 및 제1 내지 제4 콘택 플러그들(372, 374, 342, 344) 상에 순차적으로 적층될 수 있다. 식각 저지막(380)은 예를 들어, 실리콘 질화물, 실리콘 탄질화물, 실리콘 산탄질화물 등과 같은 질화물을 포함할 수 있으며, 제3 층간 절연막(390)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 이와는 달리, 제3 층간 절연막(390)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함할 수도 있다.
제1 내지 제4 비아들(422, 424, 426, 428)은 식각 저지막(380) 및 제3 층간 절연막(390)을 관통하여 제1 내지 제4 콘택 플러그들(372, 374, 342, 344) 상면에 각각 접촉할 수 있다. 각 제1 및 제3 비아들(422, 426)은 제2 영역(II)에 형성될 수 있으며, 각 제2 및 제4 비아들(424, 428)은 제1 영역(I)에 형성될 수 있다.
제1 비아(422)는 순차적으로 적층된 제5 배리어 패턴(402) 및 제5 도전 패턴(412)을 포함할 수 있고, 제2 비아(424)는 순차적으로 적층된 제6 배리어 패턴(도시되지 않음) 및 제6 도전 패턴(도시되지 않음)을 포함할 수 있으며, 제3 비아(426)는 순차적으로 적층된 제7 배리어 패턴(406) 및 제7 도전 패턴(416)을 포함할 수 있고, 제4 비아(428)는 순차적으로 적층된 제8 배리어 패턴(408) 및 제8 도전 패턴(418)을 포함할 수 있다.
제4 층간 절연막(430)은 제3 층간 절연막(390) 및 제1 내지 제4 비아들(422, 424, 426, 428) 상에 형성될 수 있다. 파워 레일(462)은 제4 층간 절연막(430)을 관통하여 제1 및 제3 비아들(422, 426) 상면에 공통적으로 접촉할 수 있으며, 배선(464)은 제4 층간 절연막(430)을 관통하여 제2 비아(424) 혹은 제4 비아(428) 상면에 접촉할 수 있다.
파워 레일(462)는 순차적으로 적층된 제9 배리어 패턴(442) 및 제9 도전 패턴(452)을 포함할 수 있고, 배선(464)는 순차적으로 적층된 제10 배리어 패턴(444) 및 제10 도전 패턴(454)을 포함할 수 있다. 예시적인 실시예들에 있어서, 파워 레일(462)은 제2 영역(II)에서 상기 제1 방향으로 연장될 수 있으며, 배선(464)은 제1 영역(I)에서 상기 제1 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제1 영역(I)의 상기 피모스(PMOS) 영역에 인접하는 제2 영역(II)에 형성된 파워 레일(462)은 예를 들어, 드레인 전압(Vdd)과 같은 플러스 전압을 공급할 수 있으며, 제1 영역(I)의 상기 엔모스(NMOS) 영역에 인접하는 제2 영역(II)에 형성된 파워 레일(462)은 예를 들어, 소스 전압(Vss)과 같은 그라운드 전압 혹은 마이너스 전압을 공급할 수 있다.
제1 영역(I)의 상기 피모스(PMOS) 영역에 형성되어, 제1 비아(422) 및 제1 콘택 플러그(372)를 통해 파워 레일(462)로부터 플러스 전압을 공급받는 제1 게이트 구조물(282)은 턴 오프(turn off)될 수 있으며, 이에 따라 제1 게이트 구조물(282) 하부의 제1 및 제2 셀 영역들(CR1, CR2)에 각각 형성된 액티브 핀(105)의 제1 및 제2 부분들은 서로 전기적으로 절연될 수 있다.
한편, 제1 영역(I)의 상기 피모스(PMOS) 영역에 형성되어, 제3 비아(426) 및 제3 콘택 플러그(342)를 통해 파워 레일(462)로부터 플러스 전압을 공급받는 불순물 층(210)은 제2 게이트 구조물(284)을 포함하는 트랜지스터의 소스 영역 역할을 수행할 수 있다. 또한, 제1 영역(I)의 상기 피모스(PMOS) 영역에 형성되어, 제4 비아(428) 및 제4 콘택 플러그(344)를 통해 배선(464)로부터 전압을 공급받는 불순물 층(210)은 제2 게이트 구조물(284)을 포함하는 상기 트랜지스터의 드레인 영역 역할을 수행할 수 있다.
이와 유사하게, 제1 영역(I)의 상기 엔모스(NMOS) 영역에 형성되어, 제1 비아(422) 및 제1 콘택 플러그(372)를 통해 파워 레일(462)로부터 그라운드 전압 혹은 마이너스 전압을 공급받는 제1 게이트 구조물(282)은 턴 오프(turn off)될 수 있으며, 이에 따라 제1 게이트 구조물(282) 하부의 제1 및 제2 셀 영역들(CR1, CR2)에 각각 형성된 액티브 핀(105)의 제1 및 제2 부분들은 서로 전기적으로 절연될 수 있다.
한편, 제1 영역(I)의 상기 엔모스(NMOS) 영역에 형성되어, 제3 비아(426) 및 제3 콘택 플러그(342)를 통해 파워 레일(462)로부터 그라운드 전압 혹은 마이너스 전압을 공급받는 불순물 층(210)은 제2 게이트 구조물(284)을 포함하는 트랜지스터의 소스 영역 역할을 수행할 수 있다. 또한, 제1 영역(I)의 상기 엔모스(NMOS) 영역에 형성되어, 제4 비아(428) 및 제4 콘택 플러그(344)를 통해 배선(464)로부터 전압을 공급받는 불순물 층(210)은 제2 게이트 구조물(284)을 포함하는 상기 트랜지스터의 드레인 영역 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(282)은 제1 영역(I)의 셀 영역들 사이의 경계 영역, 예를 들어 제1 및 제2 셀 영역들(CR1, CR2) 사이의 경계 영역에 형성되어 제2 영역(II)까지 연장될 수 있으며, 제2 영역(II)에 형성된 제1 비아(422) 및 제1 콘택 플러그(372)를 통해 파워 레일(462)로부터 턴 오프 신호를 인가 받을 수 있다. 이에 따라, 제1 게이트 구조물(282) 하부에 상기 제1 방향으로 연속적으로 연장된 액티브 핀(105) 부분에는 채널이 형성되지 않도록 할 수 있다. 즉, 제1 및 제2 셀 영역들(CR1, CR2) 사이의 경계 영역 좌우에 형성된 액티브 핀(105)의 제1 및 제2 부분들은 서로 전기적으로 절연될 수 있다.
한편, 제1 게이트 구조물(282) 상면에 형성되는 제1 비아(422) 및 제1 콘택 플러그(372)는 제1 영역(I)에 형성되지 않고 제2 영역(II)에 형성될 수 있으며, 이에 따라 제1 영역(I)에 형성되는 셀들의 구조물들, 예를 들어 제2 및 제4 콘택 플러그들(374, 344)이나 제2 및 제4 비아들(424, 428)을 형성하기 위한 공간을 점유하지 않을 수 있다. 즉, 상기 제1 방향으로 서로 인접하는 셀들을 전기적으로 절연시키기 위해 형성되는 제1 게이트 구조물(282), 및 이에 전기적 신호를 인가하기 위해 형성되는 제1 비아(422) 및 제1 콘택 플러그(372)는 제1 영역(I)이 아닌 제2 영역(II)에 형성되므로, 제1 영역(I)에 셀들의 레이아웃을 구현하는 자유도를 침해하지 않을 수 있다.
도 7 내지 도 37은 예시적인 실시예들에 따른 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 도 7 내지 37은 도 1의 X 영역에 대한 도면들로서, 구체적으로, 도 7, 9, 11, 15, 19, 22, 25, 28 및 33은 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 8, 10, 12-14, 16-18, 20-21, 23-24, 26-27, 29-32 및 34-37은 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 8, 10, 12, 26, 29 및 34는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 13, 16, 30 및 35는 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 14, 17, 20, 23, 27, 31 및 36은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 18, 21, 24, 32 및 37은 대응하는 각 평면도들의 D-D'선을 따라 절단한 단면도들이다.
도 7 및 8을 참조하면, 기판(100) 상부를 부분적으로 식각하여 제1 리세스(110)를 형성하며, 이에 따라 기판(100) 상부로 돌출된 복수의 액티브 핀들(105)이 형성될 수 있다.
예시적인 실시예들에 있어서, 각 액티브 핀들(105)은 제1 및 제2 영역들(I, II)에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 9 및 10을 참조하면, 제1 영역(I)의 일부를 커버하는 제1 식각 마스크(도시되지 않음)를 사용하여 액티브 핀들(105) 및 기판(100) 상부를 식각함으로써 제2 리세스(도시되지 않음)를 형성하고, 상기 제2 리세스 및 제1 리세스(110)의 하부를 채우는 소자 분리 패턴(120)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 마스크는 제2 영역(II)에 인접한 제1 영역(I) 부분에 형성된 액티브 핀(105)을 커버할 수 있으며, 이에 따라 제2 영역(II)으로부터 먼 액티브 핀들(105) 즉, 제1 영역(I)의 상기 제2 방향으로의 가운데 부분에 형성된 액티브 핀들(105), 및 제2 영역(II) 내의 액티브 핀들(105)이 제거될 수 있다.
도 1b를 함께 참조하면, 제1 영역(I)은 피모스(PMOS) 영역 및 엔모스(NMOS) 영역을 포함할 수 있으며, 이들은 상기 제2 방향으로 서로 이격될 수 있다. 즉, 상기 각 피모스(PMOS) 및 엔모스(NMOS) 영역들은 하나 혹은 복수 개의 액티브 핀들(105)로 구성되는 액티브 영역을 포함할 수 있으며, 제1 영역(I)의 상기 제2 방향으로의 가운데 부분에 형성된 소자 분리 패턴(120) 부분에 의해 서로 분리될 수 있다.
소자 분리 패턴(120)은 상기 제1 식각 마스크를 제거한 후, 상기 제2 리세스 및 제1 리세스(110)를 채우는 소자 분리막을 기판(100) 상에 형성하고, 각 액티브 핀들(105)의 상부가 노출될 때까지 상기 소자 분리막을 제거함으로써, 상기 제2 리세스를 채우며 각 액티브 핀들(105)의 하부 측벽을 커버하도록 형성될 수 있다.
도 11 내지 14를 참조하면, 기판(100) 상에 제1 및 제2 더미 게이트 구조물들(172, 174)을 형성할 수 있다.
제1 및 제2 더미 게이트 구조물들(172, 174)은 기판(100)의 액티브 핀들(105) 및 소자 분리 패턴(120) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 제2 식각 마스크(도시되지 않음)를 사용하여 상기 더미 게이트 마스크 막을 식각함으로써 제1 및 제2 더미 게이트 마스크들(162, 164)을 형성한 후, 이들을 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써 형성될 수 있다. 이에 따라, 각 제1 및 제2 더미 게이트 구조물들(172, 174)은 액티브 핀들(105) 및 소자 분리 패턴(120) 상에 상기 제2 방향으로 연장되도록 형성될 수 있다.
제1 더미 게이트 구조물(172)은 기판(100)의 액티브 핀들(105) 및 상기 제2 방향으로 이에 인접하는 소자 분리 패턴(120) 부분 상에 순차적으로 적층된 제1 더미 게이트 절연 패턴(142), 제1 더미 게이트 전극(152) 및 제1 더미 게이트 마스크(162)를 포함할 수 있으며, 제2 더미 게이트 구조물(174)은 기판(100)의 액티브 핀들(105) 및 상기 제2 방향으로 이에 인접하는 소자 분리 패턴(120) 부분 상에 순차적으로 적층된 제2 더미 게이트 절연 패턴(144), 제2 더미 게이트 전극(154) 및 제2 더미 게이트 마스크(164)를 포함할 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 더미 게이트 절연막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우 상기 더미 게이트 절연막은 각 액티브 핀들(105) 상면에만 형성될 수 있다. 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
이후, 제3 식각 마스크(도시되지 않음)를 사용하는 식각 공정을 통해, 제1 및 제2 더미 게이트 구조물들(172, 174)을 부분적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정에 의해서 각 제1 및 제2 영역들(I, II) 내에 형성된 제1 더미 게이트 구조물(172)의 상기 제2 방향으로의 가운데 부분이 제거될 수 있다. 이에 따라, 제1 더미 게이트 구조물(172)은 서로 인접하는 셀 영역들 사이의 경계 영역, 예를 들어 제1 및 제2 셀 영역들(CR1, CR2) 사이의 경계 영역으로부터 하나의 제2 영역(II)으로 연장될 수 있다. 예시적인 실시예들에 있어서, 각 셀 영역들 사이의 경계 영역에서는, 상기 제2 방향을 따라 서로 이격되며 각각 하나의 제2 영역(II)까지 상기 제2 방향을 따라 연장되는 2개의 제1 더미 게이트 구조물들(172)이 형성될 수 있다.
한편, 제2 더미 게이트 구조물(174)은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 제2 더미 게이트 구조물들(174) 중 일부는 상기 식각 공정에 의해 제2 영역(II)에서의 상기 제2 방향으로의 가운데 부분이 제거될 수 있으며, 또한 일부는 각 제1 및 제2 영역들(I, II)에서의 상기 제2 방향으로의 가운데 부분이 제거될 수도 있다. 이에 따라, 제2 더미 게이트 구조물들(174) 중 일부는 제1 영역(I) 및 이에 인접하는 2개의 제2 영역들(II)에 걸치도록 연장될 수 있으며, 제2 더미 게이트 구조물들(174) 중 일부는 제1 영역(I)의 일부 및 이에 인접하는 하나의 제2 영역(II)에 걸치도록 연장될 수 있다.
도 15 내지 18을 참조하면, 제1 및 제2 더미 게이트 구조물들(172, 174)의 측벽 상에 제1 및 제2 게이트 스페이서들(182, 184)을 각각 형성할 수 있으며, 이때 각 액티브 핀들(105)의 측벽 상에는 핀 스페이서(190)가 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 게이트 스페이서들(182, 184) 및 핀 스페이서(190)는 제1 및 제2 더미 게이트 구조물들(172, 174), 액티브 핀들(105), 및 소자 분리 패턴(120) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다.
이후, 제1 및 제2 더미 게이트 구조물들(172, 174)에 인접한 액티브 핀들(105) 상부를 식각하여 제3 리세스(200)를 형성할 수 있다.
구체적으로, 제1 및 제2 더미 게이트 구조물들(172, 174), 및 이의 측벽에 형성된 제1 및 제2 게이트 스페이서들(182, 184)을 식각 마스크로 사용하여 각 액티브 핀들(105)을 부분적으로 제거함으로써 제3 리세스(200)를 형성할 수 있다. 이때, 핀 스페이서(190)도 함께 제거될 수 있다. 도면 상에서는 각 액티브 핀들(105) 중에서 상부 액티브 패턴(105a)의 일부가 식각되어 제3 리세스(200)가 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제3 리세스(200)는 상부 액티브 패턴(105a)뿐만 아니라 하부 액티브 패턴(105b)의 일부도 함께 식각되어 형성될 수도 있다.
도 19 내지 21을 참조하면, 제3 리세스(200)를 채우는 불순물 층(210)을 각 액티브 핀들(105) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 불순물 층(210)은 제3 리세스(200)에 의해 노출된 각 액티브 핀들(105) 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 피모스(PMOS) 영역에 형성된 불순물 층(210)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이 경우, 불순물 층(210)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
이와는 달리, 상기 엔모스(NMOS) 영역에 형성된 불순물 층(210)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스 및 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이와는 달리, 불순물 층(210)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 n형 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이에 따라, 불순물 층(210)은 엔모스(NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
불순물 층(210)은 수직 및 수평 방향으로 성장하여, 제3 리세스(200)를 채울 뿐만 아니라 상면이 제1 및 제2 게이트 스페이서들(182, 184)의 일부와 접촉할 수 있다. 이때, 불순물 층(210)은 상기 제2 방향으로의 단면이 5각형 혹은 6각형에 유사한 형상을 가질 수 있으며, 서로 인접하는 액티브 핀들(105) 사이의 거리가 작을 경우, 서로 인접하여 성장하는 불순물 층들(210)의 측벽이 서로 결합되어 하나의 층으로 형성될 수 있다. 도면 상에서는 서로 인접하는 3개의 액티브 핀들(105) 상에서 각각 성장하여 서로 결합된 하나의 불순물 층(210)이 도시되어 있다.
도 22 내지 24를 참조하면, 제1 및 제2 더미 게이트 구조물들(172, 174), 제1 및 제2 게이트 스페이서들(182, 184), 핀 스페이서(190), 및 불순물 층들(210)을 덮는 제1 층간 절연막(220)을 액티브 핀들(105), 및 소자 분리 패턴(120) 상에 형성한 후, 제1 및 제2 더미 게이트 구조물들(172, 174)에 각각 포함된 제1 및 제2 더미 게이트 전극들(152, 154)의 상면이 노출될 때까지 제1 층간 절연막(220)을 평탄화한다. 이때, 제1 및 제2 더미 게이트 마스크들(162, 164)도 함께 제거될 수 있으며, 제1 및 제2 게이트 스페이서들(182, 184)의 상부도 부분적으로 제거될 수 있다. 한편, 서로 병합되어 하나로 형성된 불순물 층(210)과 소자 분리 패턴(120) 사이에는 제1 층간 절연막(220)이 완전히 채워지지 않을 수 있으며, 이에 따라 에어 갭(225)이 형성될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 제1 및 제2 더미 게이트 전극들(152, 154) 및 그 하부에 각각 형성된 제1 및 제2 더미 게이트 절연 패턴들(142, 144)을 제거하여, 제1 게이트 스페이서(182)의 내측벽, 액티브 핀(105)의 상면, 및 소자 분리 패턴(120)의 상면을 노출시키는 제1 개구(232)를 형성할 수 있으며, 제2 게이트 스페이서(184)의 내측벽, 액티브 핀(105)의 상면, 및 소자 분리 패턴(120)의 상면을 노출시키는 제2 개구(234)를 형성할 수 있다.
도 25 내지 27을 참조하면, 제1 및 제2 개구들(232, 234)을 채우는 제1 및 제2 게이트 구조물들(282, 284)을 각각 형성할 수 있다.
구체적으로, 상기 제1 및 제2 개구들(232, 234)에 의해 노출된 액티브 핀들(105) 상면에 대한 열산화 공정을 수행하여 제1 및 제2 인터페이스 패턴들(242, 244)을 각각 형성한 후, 제1 및 제2 인터페이스 패턴들(242, 244), 소자 분리 패턴(120), 제1 및 제2 게이트 스페이서들(182, 184) 및 제1 층간 절연막(220) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 제1 및 제2 개구들(232, 234)의 나머지 부분을 채우는 게이트 전극막을 상기 게이트 절연막 상에 형성한다.
상기 게이트 절연막, 상기 일함수 조절막 및 상기 게이트 전극막은 은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
한편, 제1 및 제2 인터페이스 패턴들(242, 244)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 제1 및 제2 인터페이스 패턴들(242, 244)은 액티브 핀(105) 상면뿐만 아니라 소자 분리 패턴(120) 상면, 및 제1 및 제2 게이트 스페이서들(182, 184)의 내측벽 상에도 형성될 수 있다.
이후, 제1 층간 절연막(220)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 제1 인터페이스 패턴(242) 상면, 소자 분리 패턴(120) 상면, 및 제1 게이트 스페이서(182)의 내측벽 상에 순차적으로 적층된 제1 게이트 절연 패턴(252) 및 제1 일함수 조절 패턴(262)을 형성하고, 제1 일함수 조절 패턴(262) 상에 제1 개구(232)의 나머지 부분을 채우는 제1 게이트 전극(272)을 형성할 수 있다. 이에 따라, 제1 게이트 전극(272)의 저면 및 측벽은 제1 일함수 조절 패턴(262)에 의해 커버될 수 있다. 또한, 제2 인터페이스 패턴(244) 상면, 소자 분리 패턴(120) 상면, 및 제2 게이트 스페이서(184)의 내측벽 상에 순차적으로 적층된 제2 게이트 절연 패턴(254) 및 제2 일함수 조절 패턴(264)을 형성하고, 제2 일함수 조절 패턴(264) 상에 제2 개구(234)의 나머지 부분을 채우는 제2 게이트 전극(274)을 형성할 수 있다. 이에 따라, 제2 게이트 전극(274)의 저면 및 측벽은 제2 일함수 조절 패턴(264)에 의해 커버될 수 있다.
순차적으로 적층된 제1 인터페이스 패턴(242), 제1 게이트 절연 패턴(252), 제1 일함수 조절 패턴(262) 및 제1 게이트 전극(272)은 제1 게이트 구조물(282)을 형성할 수 있으며, 불순물 층(210)과 함께 피모스(PMOS) 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다. 또한, 순차적으로 적층된 제2 인터페이스 패턴(244), 제2 게이트 절연 패턴(254), 제2 일함수 조절 패턴(264) 및 제2 게이트 전극(274)은 제2 게이트 구조물(284)을 형성할 수 있으며, 불순물 층(210)과 함께 피모스(PMOS) 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.
도 1b와 함께 도 28, 29a, 30 내지 32를 참조하면, 제1 층간 절연막(220), 제1 및 제2 게이트 구조물들(282, 284), 및 제1 및 제2 게이트 스페이서들(182, 184) 상에 캐핑막(290) 및 제2 층간 절연막(300)을 순차적으로 형성하고, 제2 층간 절연막(300) 및 캐핑막(290)을 관통하여 제1 및 제2 게이트 구조물들(282, 284) 상면에 접촉하는 제1 및 제2 콘택 플러그들(372, 374)과, 제1 및 제2 층간 절연막들(220, 300) 및 캐핑막(290)을 관통하여 불순물 층(210) 상면에 접촉하는 제3 및 제4 콘택 플러그들(342, 344)을 형성할 수 있다.
제3 및 제4 콘택 플러그들(342, 344)은 제1 및 제2 층간 절연막들(220, 300) 및 캐핑막(290)을 관통하여 불순물 층들(210)의 상면을 각각 노출시키는 제3 및 제4 개구들(도시되지 않음)을 형성하고, 상기 제3 및 제4 개구들을 채우도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 개구는 제1 영역(I)에 형성된 불순물 층(210)의 상면뿐만 아니라, 이에 상기 제2 방향으로 인접하는 제2 영역(II)에 형성된 소자 분리 패턴(120) 상면도 함께 노출시킬 수 있다. 한편, 상기 제4 개구는 제1 영역(I)에 형성된 불순물 층(210)의 상면만 노출시킬 수 있다.
제3 및 제4 콘택 플러그들(342, 344)을 형성하기 이전에, 상기 제3 및 제4 개구들에 의해 각각 노출된 불순물 층들(210) 상부에 금속막을 형성하고 열처리한 후, 미반응 금속막 부분을 제거함으로써, 각 불순물 층들(210) 상부에 제1 및 제2 금속 실리사이드 패턴들(312, 314)을 더 형성할 수도 있다.
제1 및 제2 콘택 플러그들(372, 374)은 제2 층간 절연막(300) 및 캐핑막(290)을 관통하여 제1 및 제2 게이트 구조물들(282, 284)의 상면을 각각 노출시키는 제5 및 제6 개구들(도시되지 않음)을 형성하고, 상기 제5 및 제6 개구들을 채우도록 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제5 개구는 제2 영역(II)에 형성된 제1 게이트 구조물(282) 부분의 상면을 노출시킬 수 있으며, 상기 제6 개구는 제1 영역(I)에 형성된 제2 게이트 구조물(284) 부분의 상면을 노출시킬 수 있다. 제1 콘택 플러그(372)가 제1 영역(I)이 아닌 제2 영역(II)에 형성되므로, 제1 영역(I)에 형성되는 셀들의 레이아웃을 보다 자유롭게 설계하고 이를 구현할 수 있다.
한편, 도 29b를 참조하면, 상기 제5 개구는 제2 영역(II)에 형성된 제1 게이트 구조물(282) 부분의 상면뿐만 아니라 상기 제2 방향으로의 일단의 측벽도 함께 노출시킬 수 있으며, 이에 따라 제1 콘택 플러그(372)는 제2 영역(II)에 형성된 제1 게이트 구조물(282)의 일단의 측벽에도 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제4 콘택 플러그들(372, 374, 342, 344)은 상기 제3 내지 제6 개구들의 저면 및 측벽, 및 제2 층간 절연막(300) 상에 배리어막을 형성하고, 상기 배리어막 상에 제3 내지 제6 개구들의 나머지 부분을 채우는 도전막을 형성한 후, 제2 층간 절연막(300)의 상면이 노출될 때까지 상기 도전막 및 상기 배리어막을 평탄화함으로써 형성할 수 있다. 이에 따라, 각 제1 내지 제4 콘택 플러그들(372, 374, 342, 344)은 도전 패턴 및 이의 저면 및 측벽을 커버하는 배리어 패턴을 포함하도록 형성될 수 있다.
구체적으로, 제1 콘택 플러그(372)는 순차적으로 적층된 제1 배리어 패턴(352) 및 제1 도전 패턴(362)을 포함할 수 있고, 제2 콘택 플러그(374)는 순차적으로 적층된 제2 배리어 패턴(도시되지 않음) 및 제2 도전 패턴(도시되지 않음)을 포함할 수 있으며, 제3 콘택 플러그(342)는 순차적으로 적층된 제3 배리어 패턴(322) 및 제3 도전 패턴(332)을 포함할 수 있고, 제4 콘택 플러그(344)는 순차적으로 적층된 제4 배리어 패턴(324) 및 제4 도전 패턴(334)을 포함할 수 있다.
한편, 도면 상에서는 제3 및 제4 콘택 플러그들(342, 344)이 각 불순물 층들(210)의 상기 제1 방향으로의 가운데 부분 상면에만 접촉하도록 형성되는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다. 즉, 각 제3 및 제4 콘택 플러그들(342, 344)은 서로 이웃하는 제1 및 제2 게이트 구조물들(282, 284)의 측벽 상에 각각 형성된 제1 및 제2 게이트 스페이서들(182, 184), 혹은 서로 이웃하는 제2 게이트 구조물들(284)의 측벽 상에 각각 형성된 제2 게이트 스페이서들(184)에 셀프 얼라인되도록 형성될 수도 있다.
도 1b와 함께 도 33 내지 37을 참조하면, 제2 층간 절연막(300) 및 제1 내지 제4 콘택 플러그들(372, 374, 342, 344) 상에 식각 저지막(380) 및 제3 층간 절연막(390)을 순차적으로 형성하고, 이들을 관통하여 제1 내지 제4 콘택 플러그들(372, 374, 342, 344) 상면에 각각 접촉하는 제1 내지 제4 비아들(422, 424, 426, 428)을 형성할 수 있다.
각 제1 및 제3 비아들(422, 426)은 제2 영역(II)에 형성될 수 있으며, 각 제2 및 제4 비아들(424, 428)은 제1 영역(I)에 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제4 비아들(422, 424, 426, 428)은 식각 저지막(380) 및 제3 층간 절연막(390)을 관통하여 제1 내지 제4 콘택 플러그들(372, 374, 342, 344)의 상면을 노출시키는 제7 내지 제10 개구들(도시되지 않음)을 형성한 후, 상기 제7 내지 제10 개구들의 저면 및 측벽, 및 제3 층간 절연막(390) 상에 배리어막을 형성하고, 상기 배리어막 상에 제7 내지 제10 개구들의 나머지 부분을 채우는 도전막을 형성한 후, 제3 층간 절연막(390)의 상면이 노출될 때까지 상기 도전막 및 상기 배리어막을 평탄화함으로써 형성할 수 있다. 이에 따라, 각 제1 내지 제4 비아들(422, 424, 426, 428)은 도전 패턴 및 이의 저면 및 측벽을 커버하는 배리어 패턴을 포함하도록 형성될 수 있다.
구체적으로, 제1 비아(422)는 순차적으로 적층된 제5 배리어 패턴(402) 및 제5 도전 패턴(412)을 포함할 수 있고, 제2 비아(424)는 순차적으로 적층된 제6 배리어 패턴(도시되지 않음) 및 제6 도전 패턴(도시되지 않음)을 포함할 수 있으며, 제3 비아(426)는 순차적으로 적층된 제7 배리어 패턴(406) 및 제7 도전 패턴(416)을 포함할 수 있고, 제4 비아(428)는 순차적으로 적층된 제8 배리어 패턴(408) 및 제8 도전 패턴(418)을 포함할 수 있다.
도 1 내지 6을 다시 참조하면, 제3 층간 절연막(390) 및 제1 내지 제4 비아들(422, 424, 426, 428) 상에 제4 층간 절연막(430)을 형성하고, 이를 관통하여 제1 및 제3 비아들(422, 426) 상면에 접촉하는 파워 레일(462), 및 제2 비아(424) 혹은 제4 비아(428) 상면에 접촉하는 배선(464)을 형성할 수 있다.
파워 레일(462) 및 배선(464)은 제4 층간 절연막(430)을 관통하여 제1 및 제3 비아들(422, 426)의 상면을 공통적으로 노출시키는 제11 개구(도시되지 않음), 및 제2 비아(424) 혹은 제4 비아(428)의 상면을 노출시키는 제12 개구(도시되지 않음)을 형성한 후, 상기 제11 및 제12 개구들의 저면 및 측벽, 및 제4 층간 절연막(430) 상에 배리어막을 형성하고, 상기 배리어막 상에 제11 및 제12 개구들의 나머지 부분을 채우는 도전막을 형성한 후, 제4 층간 절연막(430)의 상면이 노출될 때까지 상기 도전막 및 상기 배리어막을 평탄화함으로써 형성할 수 있다. 이에 따라, 각 파워 레일(462) 및 배선(464)은 도전 패턴 및 이의 저면 및 측벽을 커버하는 배리어 패턴을 포함하도록 형성될 수 있다.
구체적으로, 파워 레일(462)는 순차적으로 적층된 제9 배리어 패턴(442) 및 제9 도전 패턴(452)을 포함할 수 있고, 배선(464)는 순차적으로 적층된 제10 배리어 패턴(444) 및 제10 도전 패턴(454)을 포함할 수 있다.
예시적인 실시예들에 있어서, 파워 레일(462)은 제2 영역(II)에서 상기 제1 방향으로 연장될 수 있으며, 배선(464)은 제1 영역(I)에서 상기 제1 방향으로 연장될 수 있다.
이후, 제4 층간 절연막(430), 파워 레일(462) 및 배선(464) 상에 제5 층간 절연막(도시되지 않음) 및 상부 배선들(도시되지 않음)을 더 형성함으로써 상기 반도체 장치를 완성할 수 있다.
도 38 내지 도 39는 예시적인 실시예들에 따른 반도체 장치들을 설명하기 위한 평면도들이다. 상기 반도체 장치들은 제3 및 제4 콘택 플러그들, 및 제3 및 제4 비아들을 제외하고는, 도 1 내지 6을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 38을 참조하면, 제1 게이트 구조물(282)에 인접한 제1 및 제2 셀 영역들(CR1, CR2)에는 각각 제3 및 제4 콘택 플러그들(342, 344)이 형성될 수 있으며, 이에 따라 제3 및 제4 콘택 플러그들(342. 344) 상에는 제3 및 제4 비아들(426, 428)이 형성될 수 있다. 즉, 제1 게이트 구조물(282) 양측에 각각 소스 영역 및 드레인 영역 역할을 수행하는 불순물 층(210)이 형성될 수 있다.
이는 도 1 내지 6을 참조로 설명한 반도체 장치에서, 제1 게이트 구조물(282)에 인접한 각 제1 및 제2 셀 영역들(CR1, CR2)에 제3 콘택 플러그 (342)가 형성되어, 제1 게이트 구조물(282) 양측에 소스 영역 역할을 수행하는 불순물 층들(210)이 각각 형성되는 것과 차이점이 있다.
도 39를 참조하면, 제1 게이트 구조물(282)에 인접한 각 제1 및 제2 셀 영역들(CR1, CR2)에 제4 콘택 플러그(344)가 형성될 수 있으며, 이에 따라 제4 콘택 플러그(344) 상에 제4 비아(428)가 형성될 수 있다. 즉, 제1 게이트 구조물(282)의 양측에 드레인 영역 역할을 수행하는 불순물 층들(210)이 각각 형성될 수 있다.
도 40은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 상기 반도체 장치는 액티브 핀들을 제외하고는, 도 1 내지 6을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 40을 참조하면, 제1 영역(I)의 제2 셀 영역(CR2) 내에서, 각 피모스(P) 및 엔모스(N) 영역들이 2개의 액티브 핀들(105)을 포함할 수 있다.
즉, 제2 셀 영역(CR2)의 각 피모스(P) 및 엔모스(N) 영역들은 제1 셀 영역(CR1)의 각 피모스(P) 및 엔모스(N) 영역들과는 다른 개수의 액티브 핀들(105)을 포함할 수 있다.
전술한 반도체 장치는 파워 레일을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치는 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 파워 레일에 적용될 수 있다. 혹은 상기 반도체 장치는 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에 사용되는 파워 레일에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 액티브 핀
110, 200: 제1, 제3 리세스 120: 소자 분리 패턴
142, 144: 제1, 제2 더미 게이트 절연 패턴
152, 154: 제1, 제2 더미 게이트 전극
162, 164: 제1, 제2 더미 게이트 마스크
172, 174: 제1, 제2 더미 게이트 구조물
182, 184: 제1, 제2 더미 게이트 스페이서 190: 핀 스페이서
210: 불순물 층
220, 300, 390, 430: 제1 내지 제4 층간 절연막
232, 234: 제1, 제2 개구
242, 244: 제1, 제2 인터페이스 패턴
252, 254: 제1, 제2 게이트 절연 패턴
262, 264: 제1, 제2 일함수 조절 패턴 272, 274: 제1, 제2 게이트 전극
282, 284: 제1, 제2 게이트 구조물 290: 캐핑막
312, 314: 제1, 제2 금속 실리사이드 패턴
352, 322, 324, 402: 제1, 제3, 제4, 제5 배리어 패턴
362, 332, 334, 412: 제1, 제3, 제4, 제5 도전 패턴
372, 374, 342, 344: 제1 내지 제4 콘택 플러그
380: 식각 저지막
406, 408, 442, 444: 제7 내지 제10 배리어 패턴
416, 418, 452, 454: 제7 내지 제10 도전 패턴
422, 424, 426, 428: 제1 내지 제4 비아 462: 파워 레일
464: 배선

Claims (20)

  1. 제1 방향으로 배치된 제1 및 제2 셀 영역들, 및 상기 제1 방향과 직교하는 제2 방향으로의 상기 제1 및 제2 셀 영역들의 각 양단들에 연결된 파워 레일 영역을 포함하는 기판;
    상기 제1 및 제2 셀 영역들 사이의 경계 영역으로부터 상기 파워 레일 영역까지 상기 기판 상에 상기 제2 방향으로 연장된 제1 게이트 구조물;
    상기 기판의 파워 레일 영역 상에 형성되어 상기 제1 게이트 구조물의 상면에 접촉하는 제1 콘택 플러그; 및
    상기 기판의 파워 레일 영역 상에 상기 제1 방향으로 연장되며, 상기 제1 콘택 플러그에 전기적으로 연결되어 이를 통해 상기 제1 게이트 구조물에 턴 오프(turn off) 신호를 공급함에 따라 상기 제1 및 제2 셀 영역들이 서로 전기적으로 절연되도록 하는 파워 레일을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 셀 영역의 적어도 일부로부터 상기 제2 셀 영역의 적어도 일부까지 상기 기판 상에 상기 제1 방향을 따라 연속적으로 연장된 액티브 핀을 더 포함하며,
    상기 제1 게이트 구조물은 상기 액티브 핀 상에 형성된 반도체 장치.
  3. 제 2 항에 있어서, 상기 액티브 핀은,
    상기 제1 셀 영역 상에서 상기 제1 게이트 구조물의 하부 및 이에 인접한 영역에 형성된 제1 부분; 및
    상기 제2 셀 영역 상에서 상기 제1 게이트 구조물의 하부 및 이에 인접한 영역에 형성된 제2 부분을 포함하며,
    상기 액티브 핀의 상기 제1 및 제2 부분들은 서로 전기적으로 절연된 반도체 장치.
  4. 제 3 항에 있어서,
    상기 액티브 핀의 상기 제1 부분 상에 형성된 제1 불순물 층; 및
    상기 액티브 핀의 상기 제2 부분 상에 형성된 제2 불순물 층을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제1 셀 영역 및 상기 파워 레일 영역 상에 형성되어 상기 제1 불순물 층 상면에 접촉하며 상기 파워 레일에 전기적으로 연결된 제2 콘택 플러그;
    상기 제2 셀 영역 상에 형성되어 상기 제2 불순물 층 상면에 접촉하는 제3 콘택 플러그; 및
    상기 제2 셀 영역 상에 형성되어 상기 제3 콘택 플러그에 전기적으로 연결된 배선을 더 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 셀 영역 상에 상기 제1 게이트 구조물과 상기 제1 방향으로 이격되며 상기 제1 불순물 층과 상기 제1 방향으로 인접한 제2 게이트 구조물; 및
    상기 제2 셀 영역 상에 상기 제1 게이트 구조물과 상기 제1 방향으로 이격되며 상기 제2 불순물 층과 상기 제1 방향으로 인접한 제3 게이트 구조물을 더 포함하며,
    상기 제1 불순물 층은 상기 제2 게이트 구조물을 포함하는 제1 트랜지스터의 소스 영역 역할을 수행하고, 상기 제2 불순물 층은 상기 제3 게이트 구조물을 포함하는 제2 트랜지스터의 드레인 영역 역할을 수행하는 반도체 장치.
  7. 제 5 항에 있어서, 상기 파워 레일 영역 상에 형성되어 상기 제2 콘택 플러그의 상면과 상기 파워 레일의 저면에 접촉하는 제1 비아를 더 포함하는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 제1 셀 영역 및 상기 파워 레일 영역 상에 형성되어 상기 제1 불순물 층 상면에 접촉하며 상기 파워 레일에 전기적으로 연결된 제2 콘택 플러그; 및
    상기 제2 셀 영역 및 상기 파워 레일 영역 상에 형성되어 상기 제2 불순물 층 상면에 접촉하며 상기 파워 레일에 전기적으로 연결된 제3 콘택 플러그를 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 셀 영역 상에 상기 제1 게이트 구조물과 상기 제1 방향으로 이격되며 상기 제1 불순물 층과 상기 제1 방향으로 인접한 제2 게이트 구조물; 및
    상기 제2 셀 영역 상에 상기 제1 게이트 구조물과 상기 제1 방향으로 이격되며 상기 제2 불순물 층과 상기 제1 방향으로 인접한 제3 게이트 구조물을 더 포함하며,
    상기 제1 불순물 층은 상기 제2 게이트 구조물을 포함하는 제1 트랜지스터의 소스 영역 역할을 수행하고, 상기 제2 불순물 층은 상기 제3 게이트 구조물을 포함하는 제2 트랜지스터의 소스 영역 역할을 수행하는 반도체 장치.
  10. 제 4 항에 있어서, 상기 각 제1 및 제2 불순물 층들은 p형 불순물이 도핑된 실리콘-게르마늄을 포함하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 파워 레일은 상기 제1 게이트 구조물에 플러스 전압을 공급하는 반도체 장치.
  12. 제 1 항에 있어서, 상기 파워 레일 영역은 상기 제2 방향으로 서로 이격된 제1 및 제2 파워 레일 영역들을 포함하고, 상기 기판의 제1 및 제2 파워 레일 영역들 상에는 제1 및 제2 파워 레일들이 각각 형성되며,
    상기 제1 게이트 구조물은 상기 제1 및 제2 셀 영역들 사이의 경계 영역으로부터 상기 제1 및 제2 파워 레일 영역들까지 각각 연장되어 상기 제2 방향으로 서로 분리된 2개의 제1 게이트 구조물들을 포함하고,
    상기 제1 파워 레일은 플러스 전압을 공급하고, 상기 제2 파워 레일은 그라운드 전압 혹은 마이너스 전압을 공급하는 반도체 장치.
  13. 제1 방향으로 배치된 제1 및 제2 셀 영역들, 및 상기 제1 방향과 직교하는 제2 방향으로의 상기 제1 및 제2 셀 영역들의 각 양단들에 연결된 파워 레일 영역을 포함하는 기판;
    상기 제1 셀 영역의 적어도 일부로부터 상기 제2 셀 영역의 적어도 일부까지 상기 기판 상에 상기 제1 방향을 따라 연속적으로 연장되며,
    상기 제1 셀 영역 상에 형성된 제1 부분; 및
    상기 제2 셀 영역 상에 형성된 제2 부분을 포함하는 액티브 핀;
    상기 제1 및 제2 셀 영역들 사이의 경계 영역으로부터 상기 파워 레일 영역까지 상기 액티브 핀 상에 상기 제2 방향으로 연장된 제1 게이트 구조물;
    상기 기판의 파워 레일 영역 상에 형성되어 상기 제1 게이트 구조물의 상면에 접촉하는 제1 콘택 플러그; 및
    상기 기판의 파워 레일 영역 상에 상기 제1 방향으로 연장되며, 상기 제1 콘택 플러그에 전기적으로 연결된 파워 레일을 포함하며,
    상기 파워 레일은 상기 제1 콘택 플러그를 통해 상기 제1 게이트 구조물에 턴 오프 신호를 공급하며, 이에 따라 상기 액티브 핀의 상기 제1 및 제2 부분들이 서로 전기적으로 절연되는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 액티브 핀의 상기 제1 부분 상에 형성된 제1 불순물 층;
    상기 액티브 핀의 상기 제2 부분 상에 형성된 제2 불순물 층; 및
    상기 제1 셀 영역 및 상기 파워 레일 영역 상에 형성되며, 상기 제1 불순물 층의 상면에 접촉하여 상기 파워 레일과 전기적으로 연결되는 제2 콘택 플러그를 더 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제2 셀 영역 상에 형성되어 상기 제2 불순물 층 상면에 접촉하는 제3 콘택 플러그; 및
    상기 제2 셀 영역 상에 형성되어 상기 제3 콘택 플러그에 전기적으로 연결된 배선을 더 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제1 셀 영역 상에 상기 제1 게이트 구조물과 상기 제1 방향으로 이격되어 상기 제1 불순물 층과 상기 제1 방향으로 인접한 제2 게이트 구조물; 및
    상기 제2 셀 영역 상에 상기 제1 게이트 구조물과 상기 제1 방향으로 이격되어 상기 제2 불순물 층과 상기 제1 방향으로 인접한 제3 게이트 구조물을 더 포함하며,
    상기 제1 불순물 층은 상기 제2 게이트 구조물을 포함하는 제1 트랜지스터의 소스 영역 역할을 수행하고, 상기 제2 불순물 층은 상기 제3 게이트 구조물을 포함하는 제2 트랜지스터의 드레인 영역 역할을 수행하는 반도체 장치.
  17. 제1 방향으로 각각 연장되며 상기 제1 방향과 직교하는 제2 방향으로 서로 이격된 제1 및 제2 파워 레일 영역들, 및 상기 제1 및 제2 파워 레일 영역들 사이에 형성되어 상기 제1 방향을 따라 서로 접하도록 배치된 제1 및 제2 셀 영역들을 포함하는 기판;
    상기 제1 및 제2 셀 영역들 사이의 경계 영역으로부터 각각 상기 제1 및 제2 파워 레일 영역들까지 상기 기판 상에 상기 제2 방향으로 연장되며 서로 이격된 제1 및 제2 게이트 구조물들;
    상기 기판의 제1 및 제2 파워 레일 영역들 상에 각각 형성되어 상기 제1 및 제2 게이트 구조물들의 상면에 각각 접촉하는 제1 및 제2 콘택 플러그들;
    상기 기판의 제1 파워 레일 영역 상에 상기 제1 방향으로 연장되며, 상기 제1 콘택 플러그에 전기적으로 연결되어 이를 통해 상기 제1 게이트 구조물에 플러스 전압을 공급하는 제1 파워 레일; 및
    상기 기판의 제2 파워 레일 영역 상에 상기 제1 방향으로 연장되며, 상기 제2 콘택 플러그에 전기적으로 연결되어 이를 통해 상기 제2 게이트 구조물에 그라운드 전압 혹은 마이너스 전압을 공급하는 제2 파워 레일을 포함하며,
    상기 제1 및 제2 셀 영역들은 서로 전기적으로 절연된 반도체 장치.
  18. 제 17 항에 있어서, 상기 기판의 제1 및 제2 셀 영역들은 상기 제1 및 제2 파워 레일 영역들에 각각 인접하고 상기 제2 방향으로 서로 이격된 피모스(PMOS) 및 엔모스(NMOS) 영역들을 포함하며,
    상기 제1 및 제2 게이트 구조물들은 각각 상기 피모스 및 엔모스 영역들 상에 형성된 반도체 장치.
  19. 제 18 항에 있어서,
    상기 제1 셀 영역의 적어도 일부로부터 상기 제2 셀 영역의 적어도 일부까지 상기 기판의 피모스 영역 상에 상기 제1 방향을 따라 연속적으로 연장된 제1 액티브 핀; 및
    상기 제1 셀 영역의 적어도 일부로부터 상기 제2 셀 영역의 적어도 일부까지 상기 기판의 엔모스 영역 상에 상기 제1 방향을 따라 연속적으로 연장된 제2 액티브 핀을 더 포함하며,
    상기 제1 및 제2 게이트 구조물들은 각각 상기 제1 및 제2 액티브 핀들 상에 형성된 반도체 장치.
  20. 제 19 항에 있어서, 상기 각 제1 및 제2 액티브 핀들은 상기 제2 방향으로 서로 이격되도록 복수 개로 형성된 반도체 장치.

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