TW201924058A - 具有電源軌之半導體裝置 - Google Patents

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梁在錫
金煐勳
李海王
千寬永
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Abstract

本發明提供一種半導體裝置。所述半導體裝置包括基底、第一閘極結構、第一接觸塞及電源軌。基底包括在第一方向上延伸的第一單元區及第二單元區以及連接到第一單元區及第二單元區的在第二方向上相對的兩端中的每一端的電源軌區。第一閘極結構在第二方向上從第一單元區與第二單元區之間的邊界區域延伸到電源軌區。第一接觸塞形成在電源軌區上且接觸第一閘極結構的上表面。電源軌在電源軌區上在第一方向上延伸且電連接到第一接觸塞。電源軌通過第一接觸塞對第一閘極結構供應關斷訊號以將第一單元區與第二單元區電絕緣。

Description

具有電源軌之半導體裝置
本發明是有關於一種半導體裝置，且特別是有關於一種具有電源軌（power rail）的半導體裝置。
[相關申請的交叉參考]
本申請基於35 USC § 119主張在2017年10月19日在韓國知識產權局（Korean Intellectual Property Office，KIPO）提出申請的韓國專利申請第10-2017-0135748號的優先權，所述韓國專利申請的內容全文併入本申請供參考。
為使半導體裝置的相鄰的標準單元電隔離，可將各個標準單元之間邊界區域處的閘極結構移除。在此過程期間，對與閘極結構相鄰的源極/汲極層施加的應力可減弱。如果在相鄰的標準單元中的每一者的邊緣處形成有一個閘極結構且所述一個閘極結構被移除，則半導體裝置的積集度可能由於閘極結構的面積而降低。
本發明概念的一些實施例提供一種半導體裝置，所述半導體裝置包括基底、第一閘極結構、第一接觸塞及電源軌。所述基底可包括第一單元區、第二單元區以及電源軌區，所述第一單元區及所述第二單元區可在第一方向上設置，且所述電源軌區可連接到所述第一單元區及所述第二單元區的在第二方向上相對的兩端中的每一端，所述第二方向與所述第一方向實質上垂直。所述第一閘極結構可在所述基底上在所述第二方向上從所述第一單元區與所述第二單元區之間的邊界區域延伸到所述電源軌區。所述第一接觸塞可形成在所述基底的所述電源軌區上且接觸所述第一閘極結構的上表面。所述電源軌可在所述基底的所述電源軌區上在所述第一方向上延伸且可電連接到所述第一接觸塞。所述電源軌可通過所述第一接觸塞對所述第一閘極結構供應關斷訊號（turn-off signal），以將所述第一單元區與所述第二單元區彼此電絕緣。
本發明概念的另一些實施例提供一種半導體，所述半導體裝置包括基底、主動鰭、第一閘極結構、第一接觸塞及電源軌。所述基底可包括第一單元區、第二單元區以及電源軌區，所述第一單元區與所述第二單元區可在第一方向上設置，且所述電源軌區可連接到所述第一單元區及所述第二單元區的在第二方向上相對的兩端中的每一端，所述第二方向與所述第一方向實質上垂直。所述主動鰭可在所述基底上在所述第一方向上從所述第一單元區的至少一部分連續地延伸到所述第二單元區的至少一部分。所述主動鰭可包括位於所述第一單元區上的第一部分以及位於所述第二單元區上的第二部分。所述第一閘極結構可在所述基底上在所述第二方向上從所述第一單元區與所述第二單元區之間的邊界區域延伸到所述電源軌區。所述第一接觸塞可形成在所述基底的所述電源軌區上且接觸所述第一閘極結構的上表面。所述電源軌可在所述基底的所述電源軌區上在所述第一方向上延伸且可電連接到所述第一接觸塞。所述電源軌可通過所述第一接觸塞向所述第一閘極結構供應關斷訊號，以將所述主動鰭的所述第一部分與所述第二部分彼此電絕緣。
本發明概念的又一些實施例提供一種半導體裝置，所述半導體裝置包括基底、第一閘極結構及第二閘極結構、第一接觸塞及第二接觸塞、第一電源軌及第二電源軌。所述基底可包括第一電源軌區、第二電源軌區、第一單元區及第二單元區，所述第一電源軌區及所述第二電源軌區中的每一者可在第一方向上延伸，所述第一電源軌區與所述第二電源軌區可在第二方向上彼此間隔開，所述第二方向與所述第一方向實質上垂直，且所述第一單元區與所述第二單元區可設置在所述第一電源軌區與所述第二電源軌區之間並在所述第一方向上彼此接觸。所述第一閘極結構與所述第二閘極結構可彼此間隔開，且所述第一閘極結構與所述第二閘極結構中的每一者可在所述基底上在所述第二方向上從所述第一單元區與所述第二單元區之間的邊界區域分別延伸到所述第一電源軌區及所述第二電源軌區。所述第一接觸塞及所述第二接觸塞可分別形成在所述基底的所述第一電源軌區及所述第二電源軌區上，且所述第一接觸塞及所述第二接觸塞可分別接觸所述第一閘極結構的上表面及所述第二閘極結構的上表面。所述第一電源軌可在所述基底的所述第一電源軌區上在所述第一方向上延伸，且所述第一電源軌可電連接到所述第一接觸塞且通過所述第一接觸塞向所述第一閘極結構供應正電壓。所述第二電源軌可在所述基底的所述第二電源軌區上在所述第一方向上延伸，且所述第二電源軌可電連接到所述第二接觸塞且通過所述第二接觸塞向所述第二閘極結構供應地電壓或負電壓。所述第一單元區與所述第二單元區可彼此電絕緣。
在一些實施例中，即使在具有高積集度的條件下，相鄰的單元區也可彼此有效地絕緣。
現將在下文中參照附圖更充分地論述本發明概念，在附圖中示出本發明概念的示例性實施例。
圖1至圖6是示出根據本發明概念一些實施例的半導體裝置的平面圖或剖視圖。圖1及圖2是平面圖，且圖3至圖6是剖視圖。具體來說，圖3至圖6分別是沿圖2的線A-A'、B-B'、C-C'及D-D'截取的剖視圖。
圖1A是示出基底的區的平面圖，圖1B是示出半導體裝置的主要元件的布局的平面圖，且圖2是圖1所示區X的放大平面圖。圖1B僅示出閘極結構、接觸塞、通孔、電源軌及配線的布局以避免使圖式複雜。
首先參照圖1A，所述半導體裝置可形成在包括第一區I及第二區II的基底100上。基底100可包含例如矽、鍺、矽鍺等半導體材料或例如GaP、GaAs、GaSb等III-V族半導體化合物。在一些實施例中，基底100可為絕緣體上矽（silicon-on-insulator，SOI）基底或絕緣體上鍺（germanium-on-insulator，GOI）基底。
在一些實施例中，第一區I可為其中可形成單元的單元區，且第二區II可為其中可形成用於向單元施加各種電壓（例如，源極電壓、汲極電壓、地電壓等）的電源軌的電源軌區。在一些實施例中，第二區II可在第一方向上延伸，且多個第二區II可被形成為在第二方向上彼此間隔開。
第一區I可設置在將與第一區I連接的各個第二區II之間。換句話說，第一區I的在第二方向上相對的兩端中的每一端可連接到第二區II。在一些實施例中，第一區I可包括在第一方向上設置成與其連接的多個單元區。在圖式中，第一區I只包括單元區（即，第一單元區CR1及第二單元區CR2），然而本發明概念可並非僅限於此。在下文中，第一區I及第二區II可被界定成不僅包括基底100的一些部分而且更包括與所述部分對應的上部空間及下部空間。
在一些實施例中，第一區I可包括p型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）區及n型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）區，所述PMOS區與所述NMOS區可在第二方向上彼此間隔開。
參照圖1B、圖2、圖3A及圖4至圖6，所述半導體裝置可包括主動鰭105、第一閘極結構282及第二閘極結構284、雜質層210、第一接觸塞至第四接觸塞372、374、342及344、第一通孔至第四通孔422、424、426及428、電源軌462及配線464。
半導體裝置還可包括隔離圖案120、第一絕緣夾層至第四絕緣夾層220、300、390及430、頂蓋層290、蝕刻停止層380、第一閘極間隔件182及第二閘極間隔件184、鰭間隔件190以及第一金屬矽化物圖案312及第二金屬矽化物圖案314。
主動鰭105可通過局部地移除基底100的上部部分來形成，且因此可包含與基底100的材料實質上相同的材料。主動鰭105可在第一區I中在第一方向上延伸，且在第二方向上可形成多個主動鰭105。
隔離圖案120可形成在基底100上，且可覆蓋每一個主動鰭105的下側壁。因此，主動鰭105可包括下部主動圖案105b及上部主動圖案105a，下部主動圖案105b的側壁可被隔離圖案120覆蓋，上部主動圖案105a從隔離圖案120的上表面突出。隔離圖案120可包含氧化物，例如氧化矽。
在一些實施例中，PMOS區及NMOS區中的每一者可包括具有一個或多個主動鰭105的主動區，且PMOS區與NMOS區可通過隔離圖案120的位於第一區I的在第二方向上的中心部分處的部分彼此隔離開。
在圖式中，每一個主動鰭105跨越第一區I的在第一方向上相對的兩端延伸；然而，本發明概念可並非僅限於此。因此，主動鰭105可在第一區I中在第一方向上被劃分成多個片段。
在一些實施例中，主動鰭105中的至少一個主動鰭105可在第一方向上從第一單元區CR1的至少一部分到第二單元區CR2的至少一部分連續地延伸。換句話說，主動鰭105中的至少一個主動鰭105可跨越第一單元區CR1及第二單元區CR2的位於第一單元區CR1與第二單元區CR2之間的邊界的相對兩側處的部分連續地延伸。
在圖式中，PMOS區包括三個主動鰭105；然而，本發明概念可並非僅限於此。因此，PMOS區及NMOS區中的每一者可包括一個或多個主動鰭105。
第一閘極結構282可在第二方向上從相鄰的單元區之間的邊界區域延伸，舉例來說，在主動鰭105及隔離圖案120上從第一單元區CR1與第二單元區CR2之間的邊界區域延伸到一個第二區II。在一些實施例中，一個第一閘極結構282可在PMOS區中在第二方向上從第一單元區CR1與第二單元區CR2之間的邊界區域延伸到一個第二區II，且另一個第一閘極結構282可在NMOS區中在第二方向上從第一單元區CR1與第二單元區CR2之間的邊界區域延伸到一個第二區II。以上兩個第一閘極結構282可在第二方向上彼此間隔開。
多個第二閘極結構284可在第一方向上彼此間隔開。第二閘極結構284中的一些第二閘極結構284可在主動鰭105及隔離圖案120上在第一區I以及與第一區I相鄰的兩個第二區II上延伸，且第二閘極結構284中的另一些第二閘極結構284可在主動鰭105及隔離圖案120上在第一區I的一部分以及與第一區I的所述一部分相鄰的一個第二區II上延伸。
第一閘極結構282可包括依序堆疊的第一界面圖案242、第一閘極絕緣圖案252、第一功函數控制圖案262及第一閘極電極272，且第二閘極結構274可包括依序堆疊的第二界面圖案244、第二閘極絕緣圖案254、第二功函數控制圖案264及第二閘極電極274。
第一界面圖案242及第二界面圖案244可包含氧化物（例如，氧化矽），第一閘極絕緣圖案252及第二閘極絕緣圖案254可包含介電常數高的金屬氧化物（例如，氧化鉿、氧化鉭或氧化鋯等），第一功函數控制圖案262及第二功函數控制圖案264可包含金屬氮化物或金屬合金（例如，氮化鈦、鈦鋁、氮化鈦鋁、氮化鉭、氮化鉭鋁等），且第一閘極電極272及第二閘極電極274可包含電阻低的金屬（例如，鋁、銅、鉭等）或其氮化物。
第一閘極間隔件182及第二閘極間隔件184可分別形成在第一閘極結構282的側壁及第二閘極結構284的側壁上，且鰭間隔件190可形成在主動鰭105的側壁上。第一閘極間隔件182及第二閘極間隔件184以及鰭間隔件190可包含氮化物，例如氮化矽、碳氮氧化矽等。
雜質層210可填充主動鰭105上的與第一閘極結構282及第二閘極結構284相鄰的第三凹槽，且雜質層210的上部部分可接觸第一閘極間隔件182及第二閘極間隔件184。雜質層210可具有沿第二方向具有五邊形或六邊形形狀的橫截面。當相鄰的主動鰭105之間的距離小時，在相鄰的主動鰭105上生長的雜質層210可彼此合並以形成單個層。在圖式中，示出從相鄰的三個主動鰭105生長成彼此合並的一個雜質層210；然而，本發明概念可並非僅限於此。
在一些實施例中，PMOS區中的雜質層210可包含經p型雜質摻雜的單晶矽鍺層，且可用作包括第二閘極結構284的PMOS電晶體的源極/汲極層。
NMOS區中的雜質層210可包含經n型雜質摻雜的單晶碳化矽層或經n型雜質摻雜的單晶矽，且可用作包括第二閘極結構284的NMOS電晶體的源極/汲極層。
第一絕緣夾層220可形成在主動鰭105及隔離圖案120上以覆蓋第一閘極間隔件182的外側壁及第二閘極間隔件184的外側壁。第一絕緣夾層220可不填充經合併雜質層210與隔離圖案120之間的空間，且因此可形成氣隙225。第一絕緣夾層220可包含氧化物，例如氧化矽。
頂蓋層290與第二絕緣夾層300可依序堆疊在第一絕緣夾層220、第一閘極結構282及第二閘極結構284以及第一閘極間隔件182及第二閘極間隔件184上。頂蓋層290可包含氮化物（例如，氮化矽），且第二絕緣夾層300可包含氧化物（例如，氧化矽）。
第一接觸塞372及第二接觸塞374可延伸穿過第二絕緣夾層300及頂蓋層290以分別接觸第一閘極結構282的上表面及第二閘極結構284的上表面，且第三接觸塞342及第四接觸塞344可延伸穿過第一絕緣夾層220及第二絕緣夾層300以及頂蓋層290以接觸雜質層210的上表面。
第三接觸塞342可不僅在第一區I中接觸雜質層210的上表面，而且還在第二區II中接觸與第三接觸塞342相鄰的隔離圖案120的上表面。第四接觸塞344可僅在第一區I中接觸雜質層210的上表面。
第一金屬矽化物圖案312及第二金屬矽化物圖案314可分別形成在雜質層210與第三接觸塞342及第四接觸塞344之間。第一金屬矽化物圖案312及第二金屬矽化物圖案314可包含金屬矽化物，例如矽化鈷、矽化鎳、矽化鈦等。
參照圖3B，第一接觸塞372可接觸第一閘極結構282在第二區II中的一端的側壁。
第一接觸塞372可包括依序堆疊的第一阻障圖案352與第一導電圖案362，第二接觸塞374可包括依序堆疊的第二阻障圖案（圖中未示出）與第二導電圖案（圖中未示出），第三接觸塞342可包括依序堆疊的第三阻障圖案322與第三導電圖案332，且第四接觸塞344可包括依序堆疊的第四阻障圖案324與第四導電圖案334。
在圖式中，第三接觸塞342及第四接觸塞344中的每一者接觸雜質層210在第一方向上的中心上表面，然而，本發明概念可並非僅限於此。在一些實施例中，第三接觸塞342及第四接觸塞344中的每一者可分別與第一閘極結構282的側壁上的第一閘極間隔件182及第二閘極結構284的側壁上的第二閘極間隔件184自對準，或者可分別與第二閘極結構284的側壁上的第二閘極間隔件184自對準。
蝕刻停止層380與第三絕緣夾層390可依序堆疊在第二絕緣夾層300以及第一接觸塞至第四接觸塞372、374、342及344上。蝕刻停止層380可包含氮化物（例如，氮化矽、碳氮化矽、碳氮氧化矽等），第三絕緣夾層390可包含例如氧化矽。作為另外一種選擇，第三絕緣夾層390可包含低介電常數介電材料（例如，經碳摻雜的氧化矽（SiCOH）或經氟摻雜的氧化矽（F-SiO2 ））、多孔氧化矽（porous silicon oxide）、旋塗有機聚合物或無機聚合物（例如，氫倍半矽氧烷（hydrogen silsesquioxane，HSSQ）、甲基倍半矽氧烷（methyl silsesquioxane，MSSQ）等）。
第一通孔至第四通孔422、424、426及428可延伸穿過蝕刻停止層380及第三絕緣夾層390以分別接觸第一接觸塞至第四接觸塞372、374、342及344的上表面。第一通孔422及第三通孔426可形成在第二區II中，且第二通孔424及第四通孔428可形成在第一區I中。
第一通孔422可包括依序堆疊的第五阻障圖案402與第五導電圖案412，第二通孔424可包括依序堆疊的第六阻障圖案（圖中未示出）與第六導電圖案（圖中未示出），第三通孔426可包括依序堆疊的第七阻障圖案406與第七導電圖案416，且第四通孔428可包括依序堆疊的第八阻障圖案408與第八導電圖案418。
第四絕緣夾層430可形成在第三絕緣夾層390以及第一通孔至第四通孔422、424、426及428上。電源軌462可延伸穿過第四絕緣夾層430以共同接觸第一通孔422的上表面及第三通孔426的上表面，且配線464可延伸穿過第四絕緣夾層430以接觸第二通孔424的上表面或第四通孔428的上表面。
電源軌462可包括依序堆疊的第九阻障圖案442與第九導電圖案452，且配線464可包括依序堆疊的第十阻障圖案444與第十導電圖案454。在一些實施例中，電源軌462可在第二區II中在第一方向上延伸，且配線464可在第一區I中在第一方向上延伸。
在一些實施例中，第二區II的與第一區I的PMOS區相鄰的部分中的電源軌462可供應正電壓（例如，汲極電壓Vdd），第二區II的與第一區I的NMOS區相鄰的部分中的電源軌462可供應負電壓或地電壓（例如，源極電壓Vss）。
可形成在第一區I的PMOS區中且被通過第一通孔422及第一接觸塞372從電源軌462供應正電壓的第一閘極結構282可被關斷，且因此第一單元區CR1及第二單元區CR2中的主動鰭105的分別位於第一閘極結構282下方的第一部分及第二部分可彼此電連接。
可形成在第一區I的PMOS區中且被通過第三通孔426及第三接觸塞342從電源軌462供應正電壓的雜質層210可用作包括第二閘極結構284的電晶體的源極區。可形成在第一區I的PMOS區中且被通過第四通孔428及第四接觸塞344從配線464供應電壓的雜質層210可用作包括第二閘極結構284的電晶體的汲極區。
同樣，可形成在第一區I的NMOS區中且被通過第一通孔422及第一接觸塞372從電源軌462供應地電壓或負電壓的第一閘極結構282可被關斷，且因此第一單元區CR1及第二單元區CR2中的主動鰭105的分別位於第一閘極結構282下方的第一部分及第二部分可彼此電絕緣。
可形成在第一區I的NMOS區中且被通過第三通孔426及第三接觸塞342從電源軌462供應地電壓或負電壓的雜質層210可用作包括第二閘極結構284的電晶體的源極區。可形成在第一區I的NMOS區中且被通過第四通孔428及第四接觸塞344從配線464供應電壓的雜質層210可用作包括第二閘極結構284的電晶體的汲極區。
在一些實施例中，第一閘極結構282可形成在第一區I的各個單元區之間的邊界區域處，例如在第一單元區CR1與第二單元區CR2之間的邊界區域處被形成為延伸到第二區II，且可在第二區II中通過第一通孔422及第一接觸塞372從電源軌462供應關斷訊號。因此，在主動鰭105的在第一閘極結構282下方在第一方向上連續延伸的部分中可不形成通道。換句話說，主動鰭105的位於第一單元區CR1與第二單元區CR2之間邊界區域的兩側處的第一部分及第二部分可彼此電絕緣。
位於第一閘極結構282上的第一通孔422及第一接觸塞372可不形成在第一區I中，而是形成在第二區II中，且因此可不占用第一區I中的單元結構的空間，例如第二接觸塞374及第四接觸塞344或者第二通孔424及第四通孔428。換句話說，用於在第一方向上使相鄰的單元電絕緣的第一閘極結構282以及用於對第一閘極結構282施加電訊號的第一通孔422及第一接觸塞372可不形成在第一區I中，而是形成在第二區II中，且因此用於實施第一區I中的各個單元的布局的自由度可不會受到妨礙。
圖7至圖37是示出根據本發明概念一些實施例的半導體裝置製作中的一些處理步驟的平面圖或剖視圖。具體來說，圖7、圖9、圖11、圖15、圖19、圖22、圖25、圖28及圖33是平面圖，且圖8、圖10、圖12至圖14、圖16至圖18、圖20至圖21、圖23至圖24、圖26至圖27、圖29至圖32及圖34至圖37是剖視圖。圖7至圖37是圖1所示區X的圖式。
圖8、圖10、圖12、圖26、圖29及圖34是沿對應的平面圖的線A-A'截取的剖視圖，圖13、圖16、圖30及圖35是沿對應的平面圖的線B-B'截取的剖視圖，圖14、圖17、圖20、圖23、圖27、圖31及圖36是沿對應的平面圖的線C-C'截取的剖視圖，且圖18、圖21、圖24、圖32及圖37是沿對應的平面圖的線D-D'截取的剖視圖。
首先參照圖7及圖8，可局部地移除基底100的上部部分以形成第一凹槽110，且因此可將主動鰭105形成為從基底100突出。
在一些實施例中，主動鰭105可在第一方向上在第一區I及第二區II中延伸，且可將多個主動鰭105形成為在第二方向上彼此間隔開。
參照圖9及圖10，可使用覆蓋第一區I的一部分的第一蝕刻罩幕（圖中未示出）來對主動鰭105以及基底100的上部部分進行蝕刻以形成第二凹槽（圖中未示出），且可形成隔離圖案120來填充第二凹槽以及第一凹槽110的下部部分。
在一些實施例中，第一蝕刻罩幕可覆蓋主動鰭105中的位於第一區I的與第二區II相鄰的部分中的一些主動鰭105，且因此可移除主動鰭105中的遠離第二區II的一些主動鰭105（即主動鰭105中的處於第一區I的在第二方向上的中心部分處的一些主動鰭105及主動鰭105中的處於第二區II中的一些主動鰭105）。
參照圖1B，第一區I可包括PMOS區及NMOS區，所述PMOS區與所述NMOS區可在第二方向上彼此間隔開。換句話說，PMOS區及NMOS區中的每一者可包括具有一個或多個主動鰭105的主動區，且PMOS區與NMOS區可通過隔離圖案120的位於第一區I的在第二方向上的中心部分處的部分彼此分開。
隔離圖案120可通過以下步驟形成：移除第一蝕刻罩幕；在基底100上形成隔離層以填充第二凹槽及第一凹槽110；以及移除隔離層的一部分直到可暴露出主動鰭105的上部部分為止。隔離圖案120可填充第二凹槽並覆蓋主動鰭105的下側壁。
參照圖11至圖14，可在基底100上形成第一虛設閘極結構172及第二虛設閘極結構174。第一虛設閘極結構172及第二虛設閘極結構174可通過以下步驟形成：在基底100的主動鰭105上以及隔離圖案120上依序形成虛設閘極絕緣層、虛設閘極電極層及虛設閘極罩幕層；使用第二蝕刻罩幕（圖中未示出）對虛設閘極罩幕層進行蝕刻以形成第一虛設閘極罩幕162及第二虛設閘極罩幕164；以及使用第一虛設閘極罩幕162及第二虛設閘極罩幕164作為蝕刻罩幕來依序蝕刻虛設閘極電極層及虛設閘極絕緣層。因此，第一虛設閘極結構172及第二虛設閘極結構174中的每一者可在主動鰭105及隔離圖案120上延伸。
第一虛設閘極結構172可包括依序堆疊在基底100的主動鰭105上以及隔離圖案120的在第二方向上與主動鰭105相鄰的部分上的第一虛設閘極絕緣圖案142、第一虛設閘極電極152及第一虛設閘極罩幕162，且第二虛設閘極結構174可包括依序堆疊在基底100的主動鰭150上以及隔離圖案120的在第二方向上與主動鰭105相鄰的部分上的第二虛設閘極絕緣圖案144、第二虛設閘極電極154及第二虛設閘極罩幕164。
虛設閘極絕緣層可包含氧化物（例如，氧化矽），虛設閘極電極層可包含例如多晶矽，且虛設閘極罩幕層可包含氮化物（例如，氮化矽）。虛設閘極絕緣層可通過化學氣相沉積（chemical vapor deposition，CVD）製程、原子層沉積（atomic layer deposition，ALD）製程等形成。作為另外一種選擇，虛設閘極絕緣層可通過對基底100的上部部分執行熱氧化製程形成，且在這種情形中，虛設閘極絕緣層可不形成在隔離圖案120上，而是僅形成在主動鰭105上。虛設閘極電極層及虛設閘極罩幕層也可通過CVD製程、ALD製程等形成。
可通過使用第三蝕刻罩幕（圖中未示出）執行蝕刻製程將第一虛設閘極結構172及第二虛設閘極結構174部分地移除。
在一些實施例中，可通過蝕刻製程將第一區I及第二區II中的每一者中的第一虛設閘極結構172的在第二方向上的中心部分移除。因此，第一虛設閘極結構172可從相鄰的單元區之間的邊界區域延伸，例如從第一單元區CR1與第二單元區CR2之間的邊界區域延伸到一個第二區II。在一些實施例中，可在各個單元區之間的邊界區域處形成可在第二方向上彼此間隔開的兩個第一虛設閘極結構172，所述兩個第一虛設閘極結構172分別在第二方向上延伸。
多個第二虛設閘極結構174可在第一方向上彼此間隔開。可通過蝕刻製程將第二區II中第二虛設閘極結構174中的一些第二虛設閘極結構174的在第二方向上的中心部分移除，且可通過蝕刻製程將第一區I及第二區II中的每一者中的第二虛設閘極結構174中的其他第二虛設閘極結構174的在第二方向上的中心部分移除。因此，第二虛設閘極結構174中的一些第二虛設閘極結構174可在第一區I以及與第一區I相鄰的兩個第二區II上延伸，且第二虛設閘極結構174中的另一些第二虛設閘極結構174可在第一區I的一部分以及與第一區I的所述一部分相鄰的一個第二區II上延伸。
參照圖15至圖18，可分別在第一虛設閘極結構172的側壁及第二虛設閘極結構174的側壁上形成第一閘極間隔件182及第二閘極間隔件184，且可在主動鰭105中的每一者的側壁上形成鰭間隔件190。
在一些實施例中，第一閘極間隔件182及第二閘極間隔件184以及鰭間隔件190可通過以下步驟形成：在第一虛設閘極結構172及第二虛設閘極結構174、主動鰭105及隔離圖案120上形成間隔件層；以及對間隔件層進行各向异性蝕刻。
可對主動鰭105的與第一虛設閘極結構172及第二虛設閘極結構174相鄰的上部部分進行蝕刻以形成第三凹槽200。
具體來說，可使用第一虛設閘極結構172及第二虛設閘極結構174以及位於第一虛設閘極結構172的側壁及第二虛設閘極結構174的側壁上的第一閘極間隔件182及第二閘極間隔件184作為蝕刻罩幕來對主動鰭105的上部部分進行蝕刻以形成第三凹槽200。在所述蝕刻製程中還可對鰭間隔件190進行蝕刻。在圖式中，對主動鰭105中的每一者中的上部主動圖案105a進行了部分蝕刻以形成第三凹槽200；然而，本發明概念可並非僅限於此。舉例來說，第三凹槽200可通過不僅移除上部主動圖案105a而且還移除下部主動圖案105b的一部分來形成。
參照圖19至圖21，可在主動鰭105中的每一者上形成雜質層210以填充第三凹槽200。在一些實施例中，雜質層210可通過使用主動鰭105中的每一者的被第三凹槽200暴露出的頂表面作為晶種執行選擇性外延生長（selective epitaxial growth，SEG）製程形成。
在一些實施例中，可使用矽源氣體（例如，二氯矽烷（SiH2 Cl2 ）氣體）及鍺源氣體（例如，鍺烷（GeH4 ）氣體）來執行SEG製程以形成單晶矽鍺層。還可使用p型雜質源氣體（例如，二硼烷（B2 H6 ）氣體）來形成經p型雜質摻雜的單晶矽鍺層。因此，雜質層210可用作PMOS電晶體的源極/汲極區。
作為另外一種選擇，可使用矽源氣體（例如，二矽烷（Si2 H6 ）氣體）及碳源氣體（例如，甲基矽甲烷（SiH3 CH3 ）氣體）來執行SEG製程以形成單晶碳化矽層。作為另外一種選擇，可只使用矽源氣體（例如，二矽烷（Si2 H6 ）氣體）來執行SEG製程以形成單晶矽層。也可使用n型雜質源氣體（例如，磷化氫（PH3 ）氣體）來形成經n型雜質摻雜的單晶碳化矽層或者經n型雜質摻雜的單晶矽層。因此，雜質層210可用作NMOS電晶體的源極/汲極區。
雜質層210可在垂直方向及水平方向兩個方向上生長，且可不僅填充第三凹槽200而且還接觸第一閘極間隔件182的一部分及第二閘極間隔件184的一部分。雜質層200的上部部分可具有沿第二方向截取的橫截面，所述橫截面的形狀可為五邊形或六邊形。當主動鰭105在第二方向上彼此間隔開短的距離時，雜質層210中的在第二方向上相鄰的一些雜質層210可彼此合併以形成單個層。在圖式中，示出在第二方向上從相鄰的三個主動鰭105生長的一個經合併雜質層210。
參照圖22至圖24，可在主動鰭105及隔離圖案120上形成第一絕緣夾層220以覆蓋第一虛設閘極結構172及第二虛設閘極結構174、第一閘極間隔件182及第二閘極間隔件184、鰭間隔件190及雜質層210，且可將第一絕緣夾層220平坦化直到可分別暴露出第一虛設閘極結構172的第一虛設閘極電極152的頂表面及第二虛設閘極結構174的第二虛設閘極電極154的頂表面為止。還可將第一虛設閘極罩幕162及第二虛設閘極罩幕164移除，且還可將第一閘極間隔件182的上部部分及第二閘極間隔件184的上部部分移除。經合併雜質層210與隔離圖案120之間的空間可不被第一絕緣夾層220完全填充，且因此可形成氣隙225。
可通過化學機械拋光（CMP）製程和/或回蝕製程來執行平坦化製程。
可將暴露出的第一虛設閘極電極152及暴露出的第二虛設閘極電極154以及位於第一虛設閘極電極152及第二虛設閘極電極154下方的第一虛設閘極絕緣圖案142及第二虛設閘極絕緣圖案144移除以形成第一開口232以及第二開口234，第一開口232暴露出主動鰭105的頂表面、隔離圖案120的頂表面及第一閘極間隔件182的內側壁，第二開口234暴露出主動鰭105的頂表面、隔離圖案120的頂表面及第二閘極間隔件184的內側壁。
參照圖25至圖27，可形成第一閘極結構282及第二閘極結構284以分別填充第一開口232及第二開口234。具體來說，在可對主動鰭105的被第一開口232及第二開口234暴露出的頂表面執行熱氧化製程以分別形成第一界面圖案242及第二界面圖案244之後，可在第一界面圖案242及第二界面圖案244、隔離圖案120、第一閘極間隔件182及第二閘極間隔件184以及第一絕緣夾層220上依序形成閘極絕緣層及功函數控制層，且可在功函數控制層上形成閘極電極層以充分填充第一開口232及第二開口234的其餘部分。
閘極絕緣層、功函數控制層及閘極電極層可通過CVD製程或ALD製程形成。在某一實施例中，還可對閘極電極層執行熱處理製程，例如快速熱退火（rapid thermal annealing，RTA）製程、尖峰快速熱退火（spike rapid thermal annealing，spike RTA）製程、閃光快速熱退火（flash rapid thermal annealing，flash RTA）製程或雷射退火製程（laser annealing process）。
第一界面圖案242及第二界面圖案244可通過CVD製程或ALD製程代替熱氧化製程形成，且在這種情形中，第一界面圖案242及第二界面圖案244可不僅形成在主動鰭105的頂表面上而且還形成在隔離圖案120的頂表面以及第一閘極間隔件182的內側壁及第二閘極間隔件184的內側壁上。
可將閘極電極層、功函數控制層及閘極絕緣層平坦化直到可暴露出第一絕緣夾層220的頂表面為止，以形成依序堆疊在第一界面圖案242的頂表面、隔離圖案120的頂表面及第一閘極間隔件182的內側壁上的第一閘極絕緣圖案252及第一功函數控制圖案262且形成填充第一功函數控制圖案262上的第一開口232的其餘部分的第一閘極電極272。因此，第一閘極電極272的底部及側壁可被第一功函數控制圖案262覆蓋。另外，可形成依序堆疊在第二界面圖案244的頂表面、隔離圖案120的頂表面及第二閘極間隔件184的內側壁上的第二閘極絕緣圖案254及第二功函數控制圖案264，且可形成填充第二功函數控制圖案264上的第二開口234的其餘部分的第二閘極電極274。因此，第二閘極電極274的底部及側壁可被第二功函數控制圖案264覆蓋。
依序堆疊的第一界面圖案242、第一閘極絕緣圖案252、第一功函數控制圖案262及第一閘極電極272可形成第一閘極結構282，且第一閘極結構282及雜質層210可形成NMOS電晶體或PMOS電晶體。另外，依序堆疊的第二界面圖案244、第二閘極絕緣圖案254、第二功函數控制圖案264及第二閘極電極274可形成第二閘極結構284，且第二閘極結構284及雜質層210可形成NMOS電晶體或PMOS電晶體。
與圖1B一起參照圖28、圖29A以及圖30至圖32，可在第一絕緣夾層220、第一閘極結構282及第二閘極結構284以及第一閘極間隔件182及第二閘極間隔件184上依序形成頂蓋層290及第二絕緣夾層300，且可形成延伸穿過第二絕緣夾層300及頂蓋層290以接觸第一閘極結構282的上表面及第二閘極結構284的上表面的第一接觸塞372及第二接觸塞374以及延伸穿過第一絕緣夾層220及第二絕緣夾層300以及頂蓋層290以接觸雜質層210的上表面的第三接觸塞342及第四接觸塞344。
第三接觸塞342及第四接觸塞344可通過形成延伸穿過第一絕緣夾層220及第二絕緣夾層300以及頂蓋層290的第三開口及第四開口（圖中未示出）以暴露出雜質層210的上表面以及分別填充第三開口及第四開口來形成。在一些實施例中，第三開口可不僅暴露出第一區I中的雜質層210的上表面而且還暴露出在第二方向上與第一區I相鄰的第二區II中的隔離圖案120的上表面。第四開口可僅暴露出第一區I中的雜質層210的上表面。
在形成第三接觸塞342及第四接觸塞344之前，還可通過以下步驟在雜質層210的上表面上形成第一金屬矽化物圖案312及第二金屬矽化物圖案314：在雜質層210的被第三開口及第四開口暴露出的上表面上形成金屬層；對金屬層進行熱處理；以及移除金屬層的未發生反應的部分。
第一接觸塞372及第二接觸塞374可通過形成延伸穿過第二絕緣夾層300以及頂蓋層290的第五開口及第六開口（圖中未示出）以分別暴露出第一閘極結構282的上表面及第二閘極結構284的上表面以及分別填充第五開口及第六開口來形成。在一些實施例中，第五開口可暴露出第二區II中的第一閘極結構282的上表面，且第六開口可暴露出第一區I中的第二閘極結構284的上表面。由於第一接觸塞372不是形成在第一區I中而是形成在第二區II中，因此可更容易地設計第一區I中的單元的布局。
參照圖29B，第五開口可不僅暴露出第一閘極結構282在第二區II中的部分的上表面而且還暴露出第一閘極結構282在第二方向上的一端的側壁。因此，第一接觸塞372可接觸第一閘極結構282在第二區II中的所述一端的側壁。
在一些實施例中，第一接觸塞至第四接觸塞372、374、342及344中的每一者可通過以下步驟形成：在第三開口至第六開口的底部及側壁上以及第二絕緣夾層300的上表面上形成阻障層；在阻障層上形成導電層以填充第三開口至第六開口；以及將導電層及阻障層平坦化直至到達第二絕緣夾層300的上表面。因此，第一接觸塞至第四接觸塞372、374、342及344中的每一者可包括導電圖案以及覆蓋導電圖案的底部及側壁的阻障圖案。
具體來說，第一接觸塞372可包括依序堆疊的第一阻障圖案352與第一導電圖案362，第二接觸塞374可包括依序堆疊的第二阻障圖案（圖中未示出）與第二導電圖案（圖中未示出），第三接觸塞342可包括依序堆疊的第三阻障圖案322與第三導電圖案332，且第四接觸塞344可包括依序堆疊的第四阻障圖案324與第四導電圖案334。
在圖式中，第三接觸塞342及第四接觸塞344中的每一者接觸雜質層210在第一方向上的中心上表面，然而本發明概念可並非僅限於此。在一些實施例中，第三接觸塞342及第四接觸塞344中的每一者可分別與第一閘極結構282的側壁上的第一閘極間隔件182及第二閘極結構284的側壁上的第二閘極間隔件184自對準，或者可分別與第二閘極結構284的兩個側壁上的第二閘極間隔件184自對準。
與圖1B一起參照圖33至圖37，可在第二絕緣夾層300以及第一接觸塞至第四接觸塞372、374、342及344上依序形成蝕刻停止層380及第三絕緣夾層390，且可穿過第三絕緣夾層390及蝕刻停止層620形成第一通孔至第四通孔422、424、426及428以分別接觸第一接觸塞至第四接觸塞372、374、342及344。
第一通孔422及第三通孔426可形成在第二區II中，且第二通孔424及第四通孔428可形成在第一區I中。
在一些實施例中，第一通孔至第四通孔422、424、426及428可通過以下步驟形成：穿過蝕刻停止層380及第三絕緣夾層390形成第七開口至第十開口（圖中未示出）以分別暴露出第一接觸塞至第四接觸塞372、374、342及344的上表面；在第七開口至第十開口的底部及側壁以及第三絕緣夾層390的上表面上形成阻障層；在阻障層上形成導電層以填充第七開口至第十開口；以及將導電層及阻障層平坦化直到可暴露出第三絕緣夾層390的上表面為止。因此，第一通孔至第四通孔422、424、426及428中的每一者可包括導電圖案以及覆蓋導電圖案的底部及側壁的阻障圖案。
具體來說，第一通孔422可包括依序堆疊的第五阻障圖案402與第五導電圖案412，第二通孔424可包括依序堆疊的第六阻障圖案（圖中未示出）與第六導電圖案（圖中未示出），第三通孔426可包括依序堆疊的第七阻障圖案406與第七導電圖案416，且第四通孔428可包括依序堆疊的第八阻障圖案408與第八導電圖案418。
再次參照圖1至圖6，可在第三絕緣夾層390以及第一通孔至第四通孔422、424、426及428上形成第四絕緣夾層430，且可形成電源軌462以及配線464，電源軌462延伸穿過第四絕緣夾層430以接觸第一通孔422的上表面及第三通孔426的上表面，配線464延伸穿過第四絕緣夾層430以接觸第二通孔424的上表面或第四通孔428的上表面。
電源軌462及配線464可通過以下步驟形成：形成延伸穿過第四絕緣夾層430的第十一開口（圖中未示出）以共同暴露出第一通孔422的上表面及第三通孔426的上表面以及形成延伸穿過第四絕緣夾層430的第十二開口（圖中未示出）以暴露出第二通孔424的上表面或第四通孔428的上表面；在第十一開口及第十二開口的底部及側壁以及第四絕緣夾層430的上表面上形成阻障層；在阻障層上形成導電層以填充第十一開口及第十二開口；以及將導電層及阻障層平坦化直到可暴露出第四絕緣夾層430的上表面為止。因此，電源軌462及配線464中的每一者可包括導電圖案以及覆蓋導電圖案的底部及側壁的阻障圖案。
具體來說，電源軌462可包括依序堆疊的第九阻障圖案442與第九導電圖案452，且配線464可包括依序堆疊的第十阻障圖案444與第十導電圖案454。
在一些實施例中，電源軌462可在第二區II中在第一方向上延伸，且配線464可在第一區I中在第一方向上延伸。
還可在第四絕緣夾層430、電源軌462及配線464上形成第五絕緣夾層（圖中未示出）及上部配線（圖中未示出）以完成半導體裝置的製作。
圖38及圖39是示出根據一些實施例的半導體裝置的平面圖。除第三接觸塞及第四接觸塞以及第三通孔及第四通孔外，這些半導體裝置可實質上相同於或相似於參照圖1至圖6所示出的半導體裝置。因此，相同的參考編號指代相同的元件，且為簡潔起見，在下文中可省略對相同元件的詳細說明。
參照圖38，可相鄰於第一閘極結構282在第一單元區CR1及第二單元區CR2中形成第三接觸塞342及第四接觸塞344，且因此可在第三接觸塞342及第四接觸塞344上分別形成第三通孔426及第四通孔428。換句話說，可在第一閘極結構282的相對兩側處形成分別用作源極區及汲極區的雜質層210。
在圖1至圖6所示半導體裝置中，可相鄰於第一閘極結構282在第一單元區CR1及第二單元區CR2中的每一者中形成第三接觸塞342，且可在第一閘極結構282的相對兩側處形成各自用作源極區的雜質層210。
參照圖39，可相鄰於第一閘極結構282在第一單元區CR1及第二單元區CR2中的每一者中形成第四接觸塞344，且因此可在第四接觸塞344上形成第四通孔428。換句話說，可在第一閘極結構282的相對兩側處形成各自用作汲極區的雜質層210。
圖40是示出根據一些實施例的半導體裝置的平面圖。除主動鰭外，此半導體裝置可實質上相同於或相似於參照圖1至圖6所示出的半導體裝置。因此，相同的參考編號指代相同的元件，且為簡潔起見，在下文中可省略對相同元件的詳細說明。
參照圖40，位於第一區I的第二單元區CR2中的PMOS區及NMOS區中的每一者可包括兩個主動鰭105。
換句話說，第二單元區CR2的PMOS區及NMOS區中的每一者可包括與第一單元區CR1的PMOS區及NMOS區中的每一者的主動鰭105的數目不同數目的主動鰭105。
以上半導體裝置可應用於各種類型的包括電源軌的存儲器裝置。舉例來說，所述半導體裝置可應用於例如中央處理器（central processing unit，CPU）、主處理單元（main processing unit，MPU）或應用處理器（application processor，AP）等邏輯裝置的電源軌。另外，所述半導體裝置可應用於例如動態隨機存取存儲器（dynamic random access memory，DRAM）裝置或靜態隨機存取存儲器（static random access memory，SRAM）裝置等易失性存儲器裝置的電源軌或者例如閃存存儲器裝置、相變隨機存取存儲器（phase-change random access memory，PRAM）裝置、磁性隨機存取存儲器（magnetic random access memory，MRAM）裝置、電阻式隨機存取存儲器（resistive random access memory，RRAM）裝置等非易失性存儲器裝置的配線結構。
上述是對一些實施例的說明，而不應被視為對實施例的限制。儘管已闡述了幾個示例性實施例，但是所屬領域中的技術人員將容易理解，在不實質上背離本發明概念的新穎教示及優點的條件下，在示例性實施例中可進行許多修改。因此，所有這些修改均旨在包含在由權利要求書所界定的本發明概念的範圍內。在權利要求書中，手段附加功能條款旨在涵蓋執行所述功能的本文所述結構，且不僅涵蓋結構等效形式且還涵蓋等效結構。因此，應理解，以上是對示例性實施例的例示，而不應被視為僅限於所公開的具體示例性實施例，且對所公開的示例性實施例的修改形式以及其他示例性實施例也旨在包含在隨附權利要求書的範圍內。
100‧‧‧基底
105‧‧‧主動鰭
105a、105b‧‧‧主動圖案
110、200‧‧‧凹槽
120‧‧‧隔離圖案
142、144‧‧‧虛設閘極絕緣圖案
152、154‧‧‧虛設閘極電極
162、164‧‧‧虛設閘極罩幕
172、174‧‧‧虛設閘極結構
182、184‧‧‧閘極間隔件
190‧‧‧鰭間隔件
210‧‧‧雜質層
220、300、390、430‧‧‧絕緣夾層
225‧‧‧氣隙
232‧‧‧第一開口
234‧‧‧第二開口
242、244‧‧‧界面圖案
252、254‧‧‧閘極絕緣圖案
262、264‧‧‧功函數控制圖案
272、274‧‧‧閘極電極
282、284‧‧‧閘極結構
290‧‧‧頂蓋層
312、314‧‧‧金屬矽化物圖案
322、324、352、402、406、408、442、444‧‧‧阻障圖案
332、334、362、412、416、418、452、454‧‧‧導電圖案
342、344、372、374‧‧‧接觸塞
380‧‧‧蝕刻停止層
422、424、426、428‧‧‧通孔
462‧‧‧電源軌
464‧‧‧配線
A-A'、B-B'、C-C'、D-D'‧‧‧線
CR1‧‧‧第一單元區
CR2‧‧‧第二單元區
I‧‧‧第一區
II‧‧‧第二區
X‧‧‧區
圖1至圖6是示出根據本發明概念一些實施例的半導體裝置的平面圖及剖視圖。 圖7至圖37是示出根據本發明概念一些實施例的半導體裝置製作中的一些處理步驟的平面圖及剖視圖。 圖38及圖39是示出根據本發明概念一些實施例的半導體裝置的平面圖。 圖40是示出根據本發明概念一些實施例的半導體裝置的平面圖。

Claims (25)

  1. 一種半導體裝置，包括： 基底，包括第一單元區、第二單元區以及電源軌區，所述第一單元區及所述第二單元區在第一方向上設置，且所述電源軌區連接到所述第一單元區及所述第二單元區的在第二方向上相對的兩端中的每一端，所述第二方向與所述第一方向實質上垂直； 第一閘極結構，在所述基底上在所述第二方向上從所述第一單元區與所述第二單元區之間的邊界區域延伸到所述電源軌區； 第一接觸塞，在所述基底的所述電源軌區上，所述第一接觸塞接觸所述第一閘極結構的上表面；以及 電源軌，在所述基底的所述電源軌區上在所述第一方向上延伸，所述電源軌電連接到所述第一接觸塞且通過所述第一接觸塞對所述第一閘極結構供應關斷訊號，以將所述第一單元區與所述第二單元區彼此電絕緣。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括： 主動鰭，在所述基底上在所述第一方向上從所述第一單元區的至少一部分連續地延伸到所述第二單元區的至少一部分， 其中所述第一閘極結構設置在所述主動鰭上。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述主動鰭包括： 第一部分，在所述第一閘極結構以及所述第一單元區上與所述第一閘極結構相鄰的區域之下；以及 第二部分，在所述第一閘極結構及所述第二單元區上與所述第一閘極結構相鄰的區域之下，且 其中所述主動鰭的所述第一部分與所述第二部分彼此電絕緣。
  4. 如申請專利範圍第3項所述的半導體裝置，更包括： 第一雜質層，在所述主動鰭的所述第一部分上；以及 第二雜質層，在所述主動鰭的所述第二部分上。
  5. 如申請專利範圍第4項所述的半導體裝置，更包括： 第二接觸塞，在所述第一單元區及所述電源軌區上，所述第二接觸塞接觸所述第一雜質層的上表面且電連接到所述電源軌； 第三接觸塞，在所述第二單元區上，所述第三接觸塞接觸所述第二雜質層的上表面；以及 配線，在所述第二單元區上，所述配線電連接到所述第三接觸塞。
  6. 如申請專利範圍第5項所述的半導體裝置，更包括： 第二閘極結構，在所述第一單元區上在所述第一方向上與所述第一閘極結構間隔開，所述第二閘極結構在所述第一方向上相鄰於所述第一雜質層；以及 第三閘極結構，在所述第二單元區上在所述第一方向上與所述第一閘極結構間隔開，所述第三閘極結構在所述第一方向上相鄰於所述第二雜質層， 其中所述第一雜質層用作包括所述第二閘極結構的第一電晶體的源極區，且所述第二雜質層用作包括所述第三閘極結構的第二電晶體的汲極區。
  7. 如申請專利範圍第5項所述的半導體裝置，更包括： 第一通孔，在所述電源軌區上，所述第一通孔接觸所述第二接觸塞的上表面及所述電源軌。
  8. 如申請專利範圍第4項所述的半導體裝置，更包括： 第二接觸塞，在所述第一單元區及所述電源軌區上，所述第二接觸塞接觸所述第一雜質層的上表面且電連接到所述電源軌；以及 第三接觸塞，在所述第二單元區及所述電源軌區上，所述第三接觸塞接觸所述第二雜質層的上表面且電連接到所述電源軌。
  9. 如申請專利範圍第8項所述的半導體裝置，更包括： 第二閘極結構，在所述第一單元區上在所述第一方向上與所述第一閘極結構間隔開，所述第二閘極結構在所述第一方向上相鄰於所述第一雜質層；以及 第三閘極結構，在所述第二單元區上在所述第一方向上與所述第一閘極結構間隔開，所述第三閘極結構在所述第一方向上相鄰於所述第二雜質層， 其中所述第一雜質層用作包括所述第二閘極結構的第一電晶體的源極區，且所述第二雜質層用作包括所述第三閘極結構的第二電晶體的源極區。
  10. 如申請專利範圍第4項所述的半導體裝置，更包括： 第二接觸塞，在所述第一單元區上，所述第二接觸塞接觸所述第一雜質層的上表面； 第一配線，在所述第一單元區上，所述第一配線電連接到所述第二接觸塞； 第三接觸塞，在所述第二單元區上，所述第三接觸塞接觸所述第二雜質層的上表面；以及 第二配線，在所述第二單元區上，所述第二配線電連接到所述第三接觸塞。
  11. 如申請專利範圍第10項所述的半導體裝置，更包括： 第二閘極結構，在所述第一單元區上在所述第一方向上與所述第一閘極結構間隔開，所述第二閘極結構在所述第一方向上相鄰於所述第一雜質層；以及 第三閘極結構，在所述第二單元區上在所述第一方向上與所述第一閘極結構間隔開，所述第三閘極結構在所述第一方向上相鄰於所述第二雜質層， 其中所述第一雜質層用作包括所述第二閘極結構的第一電晶體的汲極區，且所述第二雜質層用作包括所述第三閘極結構的第二電晶體的汲極區。
  12. 如申請專利範圍第4項所述的半導體裝置，其中所述第一雜質層及所述第二雜質層中的每一者包含經p型雜質摻雜的矽鍺。
  13. 如申請專利範圍第12項所述的半導體裝置，其中所述電源軌向所述第一閘極結構供應正電壓。
  14. 如申請專利範圍第4項所述的半導體裝置，其中所述第一雜質層及所述第二雜質層中的每一者包含經n型雜質摻雜的矽或經n型雜質摻雜的碳化矽。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述電源軌向所述第一閘極結構供應地電壓或負電壓。
  16. 如申請專利範圍第1項所述的半導體裝置： 其中所述電源軌區包括在所述第二方向上彼此間隔開的第一電源軌區與第二電源軌區，在所述第一電源軌區及所述第二電源軌區上分別設置有第一電源軌及第二電源軌， 其中所述第一閘極結構包括在所述第二方向上彼此間隔開的兩個第一閘極結構，所述兩個第一閘極結構從所述第一單元區與所述第二單元區之間的所述邊界區域分別延伸到所述第一電源軌區及所述第二電源軌區，且 其中所述第一電源軌供應正電壓且所述第二電源軌供應地電壓或負電壓。
  17. 如申請專利範圍第16項所述的半導體裝置，其中所述兩個第一閘極結構分別在p型金屬氧化物半導體區及n型金屬氧化物半導體區上。
  18. 如申請專利範圍第1項所述的半導體裝置，更包括： 第二通孔，在所述電源軌區上，所述第二通孔接觸所述第一接觸塞的上表面及所述電源軌。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述第二通孔接觸所述第一接觸塞的側壁的一部分。
  20. 一種半導體裝置，包括： 基底，包括第一單元區、第二單元區以及電源軌區，所述第一單元區與所述第二單元區在第一方向上設置，且所述電源軌區連接到所述第一單元區及所述第二單元區的在第二方向上相對的兩端中的每一端，所述第二方向與所述第一方向實質上垂直； 主動鰭，在所述基底上在所述第一方向上從所述第一單元區的至少一部分連續地延伸到所述第二單元區的至少一部分，所述主動鰭包括： 第一部分，在所述第一單元區上；以及 第二部分，在所述第二單元區上； 第一閘極結構，在所述基底上在所述第二方向上從所述第一單元區與所述第二單元區之間的邊界區域延伸到所述電源軌區； 第一接觸塞，在所述基底的所述電源軌區上，所述第一接觸塞接觸所述第一閘極結構的上表面；以及 電源軌，在所述基底的所述電源軌區上在所述第一方向上延伸，所述電源軌電連接到所述第一接觸塞， 其中所述電源軌通過所述第一接觸塞向所述第一閘極結構供應關斷訊號，以將所述主動鰭的所述第一部分與所述第二部分彼此電絕緣。
  21. 如申請專利範圍第20項所述的半導體裝置，更包括： 第一雜質層，在所述主動鰭的所述第一部分上； 第二雜質層，在所述主動鰭的所述第二部分上；以及 第二接觸塞，在所述第一單元區及所述電源軌區上，所述第二接觸塞接觸所述第一雜質層的上表面且電連接到所述電源軌。
  22. 如申請專利範圍第21項所述的半導體裝置，更包括： 第三接觸塞，在所述第二單元區上，所述第三接觸塞接觸所述第二雜質層的上表面；以及 配線，在所述第二單元區上，所述配線電連接到所述第三接觸塞。
  23. 如申請專利範圍第22項所述的半導體裝置，更包括： 第二閘極結構，在所述第一單元區上在所述第一方向上與所述第一閘極結構間隔開，所述第二閘極結構在所述第一方向上相鄰於所述第一雜質層；以及 第三閘極結構，在所述第二單元區上在所述第一方向上與所述第一閘極結構間隔開，所述第三閘極結構在所述第一方向上相鄰於所述第二雜質層， 其中所述第一雜質層用作包括所述第二閘極結構的第一電晶體的源極區，且所述第二雜質層用作包括所述第三閘極結構的第二電晶體的汲極區。
  24. 一種半導體裝置，包括： 基底，包括第一電源軌區、第二電源軌區、第一單元區及第二單元區，所述第一電源軌區及所述第二電源軌區中的每一者在第一方向上延伸，所述第一電源軌區與所述第二電源軌區在第二方向上彼此間隔開，所述第二方向與所述第一方向實質上垂直，且所述第一單元區與所述第二單元區設置在所述第一電源軌區與所述第二電源軌區之間並在所述第一方向上彼此接觸； 彼此間隔開的第一閘極結構與第二閘極結構，所述第一閘極結構與所述第二閘極結構中的每一者在所述基底上在所述第二方向上從所述第一單元區與所述第二單元區之間的邊界區域分別延伸到所述第一電源軌區及所述第二電源軌區； 第一接觸塞及第二接觸塞，分別在所述基底的所述第一電源軌區及所述第二電源軌區上，所述第一接觸塞及所述第二接觸塞分別接觸所述第一閘極結構的上表面及所述第二閘極結構的上表面； 第一電源軌，在所述基底的所述第一電源軌區上在所述第一方向上延伸，所述第一電源軌電連接到所述第一接觸塞且通過所述第一接觸塞向所述第一閘極結構供應正電壓；以及 第二電源軌，在所述基底的所述第二電源軌區上在所述第一方向上延伸，所述第二電源軌電連接到所述第二接觸塞且通過所述第二接觸塞向所述第二閘極結構供應地電壓或負電壓， 其中所述第一單元區與所述第二單元區彼此電絕緣。
  25. 如申請專利範圍第24項所述的半導體裝置，其中所述第一單元區及所述第二單元區分別包括p型金屬氧化物半導體區及n型金屬氧化物半導體區，所述p型金屬氧化物半導體區及所述n型金屬氧化物半導體區分別相鄰於所述第一電源軌區及所述第二電源軌區且在所述第二方向上彼此間隔開，且 其中所述第一閘極結構及所述第二閘極結構分別設置在所述p型金屬氧化物半導體區及所述n型金屬氧化物半導體區上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12039245B2 (en) 2022-08-08 2024-07-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cell having split portions

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3514833B1 (en) * 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
US10748889B2 (en) * 2018-06-15 2020-08-18 Samsung Electronics Co., Ltd. Power grid and standard cell co-design structure and methods thereof
US11862637B2 (en) 2019-06-19 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Tie off device
KR20220159589A (ko) 2021-05-26 2022-12-05 삼성전자주식회사 표준 셀을 포함하는 집적회로 칩
US20230128985A1 (en) * 2021-10-22 2023-04-27 International Business Machines Corporation Early backside first power delivery network
US20230317610A1 (en) * 2022-03-30 2023-10-05 International Business Machines Corporation Cell optimization through source resistance improvement

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7214991B2 (en) * 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
JP2012079931A (ja) * 2010-10-01 2012-04-19 Elpida Memory Inc 半導体装置およびその製造方法
JP2013149686A (ja) * 2012-01-17 2013-08-01 Elpida Memory Inc 半導体装置
US9064725B2 (en) * 2012-12-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with embedded MOS varactor and method of making same
US8921940B2 (en) * 2013-03-15 2014-12-30 Samsung Electronics Co., Ltd. Semiconductor device and a method for fabricating the same
KR102175854B1 (ko) * 2013-11-14 2020-11-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
US20150311122A1 (en) 2014-04-28 2015-10-29 Globalfoundries Inc. Forming gate tie between abutting cells and resulting device
US9984191B2 (en) * 2014-08-29 2018-05-29 Taiwan Semiconductor Manufacturing Company Cell layout and structure
CN105470132B (zh) * 2014-09-03 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US10361195B2 (en) 2014-09-04 2019-07-23 Samsung Electronics Co., Ltd. Semiconductor device with an isolation gate and method of forming
US9547741B2 (en) 2014-10-20 2017-01-17 Globalfoundries Inc. Methods, apparatus, and system for using filler cells in design of integrated circuit devices
US9806070B2 (en) * 2015-01-16 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device layout, memory device layout, and method of manufacturing semiconductor device
US9337099B1 (en) 2015-01-30 2016-05-10 Globalfoundries Inc. Special constructs for continuous non-uniform active region FinFET standard cells
KR102311929B1 (ko) 2015-04-01 2021-10-15 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US20160336183A1 (en) * 2015-05-14 2016-11-17 Globalfoundries Inc. Methods, apparatus and system for fabricating finfet devices using continuous active area design
KR20160136715A (ko) * 2015-05-20 2016-11-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102015113605B4 (de) 2015-08-18 2018-09-27 Infineon Technologies Austria Ag Halbleitervorrichtung, die einen vertikalen PN-Übergang zwischen einem Bodybereich und einem Driftbereich enthält
WO2017052626A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Power gate with metal on both sides
KR102315275B1 (ko) * 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
JP6591291B2 (ja) * 2016-01-07 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12039245B2 (en) 2022-08-08 2024-07-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including standard cell having split portions

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