CN110880474A - 包括绝缘层的半导体器件 - Google Patents

包括绝缘层的半导体器件 Download PDF

Info

Publication number
CN110880474A
CN110880474A CN201910366717.0A CN201910366717A CN110880474A CN 110880474 A CN110880474 A CN 110880474A CN 201910366717 A CN201910366717 A CN 201910366717A CN 110880474 A CN110880474 A CN 110880474A
Authority
CN
China
Prior art keywords
insulating layer
layer
semiconductor device
particles
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910366717.0A
Other languages
English (en)
Inventor
李东觉
金玟佑
金奉炫
朴禧影
安瑞珍
李元容
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110880474A publication Critical patent/CN110880474A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件包括：在衬底中限定有源区的沟槽；在沟槽内有源区的底表面和侧表面上的第一绝缘层；第一绝缘层的表面上的屏蔽层，该屏蔽层包括多个间隔开的颗粒；屏蔽层上的第二绝缘层，其中捕获有第一电荷，该多个间隔开的颗粒被配置为集中极性与第二绝缘层中捕获的第一电荷相反的第二电荷；以及在沟槽中第二绝缘层上的间隙填充绝缘层。

Description

包括绝缘层的半导体器件
相关申请的交叉引用
本申请要求于2018年9月5日在韩国知识产权局提交的韩国专利申请No.10-2018-0106106的优先权权益，其公开内容通过引用全部并入本文。
技术领域
根据示例实施例的器件和方法涉及具有器件隔离层的半导体器件及其制造方法。
背景技术
随着半导体器件的集成密度增加，半导体器件的部件的设计规则已经减小。例如，在需要大量晶体管的半导体器件中，作为设计规则标准的栅长可能减小。因此，高度缩小的半导体器件的电压和电流特性可能退化。
发明内容
本发明构思的示例实施例旨在提供一种半导体器件，该半导体器件具有被配置为减少或防止在随着半导体器件的集成密度增加而缩小的半导体器件中热电子诱导穿通(HEIP)现象发生的结构。
此外，本发明构思的示例实施例旨在提供一种制造半导体器件的方法，通过该方法，可以在随着半导体器件的集成密度增加而缩小的半导体器件中有效地制造被配置为减少或防止HEIP现象发生的结构。
根据示例实施例，提供了一种半导体器件，包括：在衬底中限定有源区的沟槽；在沟槽内沟槽的底表面和侧表面上的第一绝缘层；第一绝缘层的表面上的屏蔽层，该屏蔽层包括多个间隔开的颗粒；屏蔽层上的第二绝缘层；以及在沟槽中第二绝缘层上的间隙填充绝缘层。
根据示例实施例，提供了一种半导体器件，包括：在衬底中限定有源区的沟槽；在沟槽内沟槽的底表面和侧表面上的第一绝缘层；第一绝缘层的表面上的屏蔽层，该屏蔽层露出第一绝缘层的表面的一部分；屏蔽层上的第二绝缘层；以及在沟槽中第二绝缘层上的间隙填充绝缘层。第一绝缘层包括在其表面的至少一部分中形成的突起。
根据示例实施例，提供了一种半导体器件，包括：衬底中的有源区；限定有源区的器件隔离层；设置在有源区和器件隔离层上沿第一方向延伸的栅结构；栅结构上沿与第一方向交叉的第二方向延伸的位线结构；以及有源区的端部上与位线结构相邻的存储节点接触部。器件隔离层包括与有源区接触的第一绝缘层、第一绝缘层上包括多个颗粒的屏蔽层以及屏蔽层上的第二绝缘层。
附图说明
图1A是根据本发明构思的一些实施例的半导体器件的一些部件的横截面图。
图1B是示出在图1A中的部分A所示的区域中充有空穴和电子的现象的示意性横截面图。
图1C是示出根据本发明构思的一些实施例的半导体器件的横截面图，作为与图1A进行比较的示例。
图1D是根据本发明构思的另外的实施例的半导体器件的一些部件的横截面图。
图1E和1F是根据本发明构思的另外的实施例的半导体器件的一些部件的横截面图。
图1G至1I是根据本发明构思的一些实施例的图1E的部分B的放大视图。
图1J和1K是根据本发明构思的另外的实施例的半导体器件的一些部件的横截面图。
图2A是根据本发明构思的另外的实施例的半导体器件的一些部件的平面图。
图2B示出了沿图2A的线I-I′、II-II′和III-III′截取的横截面图。
图3是沿图2A的线IV-IV’截取的横截面图。
图4是根据本发明构思的另外的实施例的半导体器件的一些部件的平面图。
图5示出了沿图4的线I-I’、II-II’和III-III’截取的横截面图。
图6是根据本发明构思的另外的实施例的半导体器件的一些部件的平面图。
图7示出了沿图6的线I-I’、II-II’和III-III’截取的横截面图。
图8是示出根据本发明构思的一些实施例的半导体器件的一些部件的平面图。
图9示出了沿图8的线I-I’、II-II’和III-III’截取的横截面图。
图10是根据本发明构思的另外的实施例的半导体器件的一些部件的平面图。
图11示出了沿图10的线I-I’、II-II’和III-III’截取的横截面图。
图12是根据本发明构思的另外的实施例的半导体器件的一些部件的平面图。
图13示出了沿图12的线I-I’、II-II’和III-III’截取的横截面图。
图14、16和18是根据本发明构思的另外的实施例的半导体器件的一些部件的平面图。
图15、17和19分别示出了沿图14、16和18的线I-I′、II-II′和III-III′截取的横截面图。
图20示出了根据本发明构思的一些实施例的半导体器件的第一区的布局。
图21示出了沿图20的线V-V’、VI-VI’和VII-VII’截取的横截面图。
图22是根据本发明构思的另外的实施例的半导体器件的一些部件的平面图。
图23是沿图22的线VIII-VIII’截取的横截面图。
图24至29是示出了根据本发明构思的一些实施例的制造半导体器件的方法的图。
图30是根据本发明构思的另外的实施例的半导体器件的横截面图。
具体实施方式
现将参考其中示出本发明构思的示例实施例的附图来更全面地描述本发明构思。贯穿本申请，相同的附图标记可以指代相同的元件。本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任意和所有组合。应注意，针对一个实施例描述的各方面可以并入不同的实施例中，尽管并未就此进行具体描述。也即，所有实施例和/或任意实施例的特征能够以任意方式和/或组合来予以组合。
图1A是根据本发明构思的一些实施例的半导体器件的一些部件的横截面图。图1B是示出在图1A中的部分A所示的区域中充有空穴和电子的现象的示意性横截面图。图1C是示出根据本发明构思的一些实施例的半导体器件的横截面图，作为与图1A进行比较的示例。图1D是根据本发明构思的另外的实施例的半导体器件的一些部件的横截面图。
参考图1A，半导体器件可以包括衬底101和器件隔离层20。限定有源区102的沟槽107可以形成在衬底101中，并且器件隔离层20可以设置在沟槽107内。器件隔离层20可以具有例如浅沟槽隔离(STI)结构，其宽度通常较小且隔离特性通常较好。
在一些实施例中，器件隔离层20可以包括设置在沟槽107的表面上的第一绝缘层22、设置在第一绝缘层22上的屏蔽层24、设置在屏蔽层24上的第二绝缘层26以及设置在第二绝缘层26上的间隙填充绝缘层28。间隙填充绝缘层28可以形成在沟槽107中，以便至少部分地填充沟槽107。第一绝缘层22和间隙填充绝缘层28可以由氧化物形成，第二绝缘层26可以由氮化物形成。屏蔽层24可以包括例如掺杂有杂质的多晶硅、钨和/或氮化钛。屏蔽层24可以包括掺杂有氧、氮和/或碳的多晶硅。然而，本发明构思的实施例不限于此。
半导体器件(其中根据一些实施例图1A所示的结构可以被扩展)可以是晶体管半导体器件，其可以进一步包括在由器件隔离层20限定的有源区102上形成的栅结构(例如，图20和图21中的130，图22和图23中的140，以及图30中的560)。例如，当栅结构构成P型金属氧化物半导体(pMOS)场效应晶体管(pMOSFET)的一部分时，电子可以被捕获在器件隔离层20的一部分中，并且可以在器件隔离层20的该部分的相反侧上充上空穴h+。
参考图1A和图1B，随着半导体器件急剧缩小，沟道之间的电场可能迅速增加，并且可能产生许多热电子。例如，在pMOS晶体管中，作为载流子的空穴可能与施加了高电场的漏区的晶格碰撞，从而可能产生电子-空穴对而产生许多热电子。
热电子可能穿透器件隔离层并被捕获在氮化物层中。也即，因为由氮化物形成的第二绝缘层26设置在作为氧化物层的第一绝缘层22和间隙填充绝缘层28之间，所以在第二绝缘层26中可以出现电势差，使得电子可以被捕获在第二绝缘层26中。
由于电势差而被捕获的电子不仅可能被捕获在氮化物层(即，第二绝缘层26)中，而且还可能被捕获在导电屏蔽层24(例如，掺杂有杂质的多晶硅)和第二绝缘层26之间的界面处。例如，捕获电子的位置可以对应于第二绝缘层26的内部晶格缺陷和/或屏蔽层24和第二绝缘层26之间的界面处存在的缺陷。
被捕获的电子由于电吸引而可以吸引具有相反类型电荷的空穴h+，并且空穴h+可以主要集中并充入到屏蔽层24中。也即，由于存在屏蔽层24，可以减小被捕获电子将空穴h+吸引到半导体衬底101的有源区102中的能力。因此，即使电子被捕获在器件隔离层20中，空穴h+也可以并未集中在与器件隔离层20相邻的半导体衬底101的有源区102中。
因为空穴h+没有集中在与器件隔离层20相邻的半导体衬底101的有源区102中，所以在有源区102中形成的有效沟道的长度可以不改变，因此可以减小或防止半导体器件异常操作的可能性。
在一些实施例中，屏蔽层24可以包括彼此间隔开的颗粒。尽管颗粒被示出为以规则间隔彼此间隔开，但是颗粒的分布不限于此，并且颗粒可以以不规则的间隔彼此间隔开。根据本发明构思的各种实施例，多个颗粒可以具有不同的大小和形状。
可以在绝缘层和半导体衬底101的有源区102之间的整个区域上形成导电结构(例如，图21中的存储节点接触部BC、直接接触部DC和栅电极132)。因此，当屏蔽层24的顶端暴露在半导体衬底101的顶表面上时，即，当屏蔽层24的顶端与半导体衬底101的顶表面处于相同的高度时，导电结构可能与屏蔽层24接触，从而使器件的一种或多种操作能力退化。
为了降低上述现象的可能性或防止上述现象，根据本发明构思的一些实施例，屏蔽层24可以由彼此间隔开的多个颗粒形成，以获得多个颗粒之间的分离。因此，可以减少或防止屏蔽层24和导电结构之间的接触。此外，即使屏蔽层24的颗粒与导电结构接触，也不会影响器件的操作。因此，包括多个颗粒的屏蔽层24可以降低热电子诱导穿通(HEIP)现象的可能性或防止热电子诱导穿通(HEIP)现象，并且还可以减少或防止由于导电结构导致的器件缺陷。
参考图1C，与图1A不同，半导体器件可以不包括屏蔽层24。随着半导体器件急剧缩小，沟道之间的电场可能大大增加，并且可能产生许多热电子。热电子可能穿透器件隔离层20并被捕获在由氮化物形成的第二绝缘层26中。也即，因为由氮化物形成的第二绝缘层26设置在由氧化物形成的第一绝缘层22和间隙填充绝缘层28之间，所以在第二绝缘层26中可以产生电势差，使得电子e-可以被捕获在第二绝缘层26中。由于电势差而被捕获的电子e-不仅可能被捕获在第二绝缘层26中，而且还可能被捕获在第一绝缘层22和第二绝缘层26之间的界面处。
被捕获的电子e-由于电吸引而可以吸引具有相反类型电荷的空穴h+。空穴h+可以集中并充入到与器件隔离层20相邻的半导体衬底101的有源区102。当空穴h+集中到与器件隔离层20相邻的有源区102中时，有效沟道的长度可以小于原始长度。因此，即使在没有向栅极施加电压时，电流也可能流动，阈值电压可能降低，并且漏电流可能增加。这可能导致一种或多种器件缺陷。这种现象可称为热电子诱导穿通(HEIP)。在空穴h+是主要载流子并且Vpp以高电压被施加的pMOS区域中，HEIP现象可能是成问题的。然而，如上所述，因为如图1A所示存在屏蔽层24，空穴h+既不会集中也不会充入到半导体衬底101的有源区102中，并且可以减轻或防止HEIP现象。
参考图1D，器件隔离层30可以包括第一绝缘层32、屏蔽层34、第二绝缘层36和间隙填充绝缘层38。
在本发明构思的一些实施例中，屏蔽层34可以包括衬层34a和多个颗粒34b。衬层34a可以沿着第一绝缘层32的侧表面和底表面延伸。衬层34a可以至少部分地覆盖第一绝缘层32的下侧表面，并且可以不覆盖或露出第一绝缘层32的上侧表面。衬层34a的顶端可以形成在比半导体衬底101的顶表面低的高度处，以便位于其凹入区中，并且可以与半导体衬底101的顶表面间隔开预定深度。当该预定深度过小时，由于导电结构和衬层34a之间的接触而可能出现器件缺陷。因此，可以基于半导体器件的特性适当地控制该预定深度。
多个颗粒34b可以设置在第一绝缘层32上并与衬层34a间隔开。该多个颗粒34b可以彼此分开设置。如上所述，该多个颗粒34b可以间隔开，使得可以减轻或防止HEIP现象，并且还可以防止由于与导电结构接触而导致的器件缺陷或者减小其影响。
图1E和1F是根据本发明构思的一些实施例的半导体器件的一些部件的横截面图。图1G至1I是根据一些实施例的图1E的部分B的放大视图。在图1A至1I中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至1D的实施例所进行的基本相同的描述。
参考图1E和1G，器件隔离层40可以包括第一绝缘层42、屏蔽层44、第二绝缘层46和间隙填充绝缘层48。在一些实施例中，第一绝缘层42可以包括衬里单元42a和突起42b，衬里单元42a共形地形成在沟槽107内，突起42b从衬里单元42a突出到沟槽107中。其上形成有突起42b的第一绝缘层42的表面可以具有粗糙或不规则的形状。突起42b可以设置在沟槽107的上部中。例如，突起42b可以设置在距第一绝缘层42的顶端(或沟槽107的顶端)的深度d1为约
Figure BDA0002047154900000071
或更小的位置处。突起42b可以与屏蔽层44分开设置。突起42b可以通过由于在形成器件隔离层40之后执行的后续热处理工艺等而氧化屏蔽层44的一部分来形成。
参考图1E和1H，突起42b的一部分可以与屏蔽层44接触。因为在形成器件隔离层40之后执行的后续工艺作用在器件隔离层40上，所以当屏蔽层44设置在沟槽107的更上部上时，由于后续工艺而可能容易发生氧化过程。因此，屏蔽层44的多个颗粒中的一些可能没有被完全氧化，而是屏蔽层44的颗粒的仅上部可以被氧化，并且屏蔽层44的未氧化部分可以与其氧化部分接触。屏蔽层44的氧化部分可以形成第一绝缘层42的突起42b。
参考图1E和1I，屏蔽层44的颗粒中的一些可以设置在突起42b上。屏蔽层44的与第一绝缘层42接触的部分可以被氧化，并且屏蔽层44的氧化部分可以形成第一绝缘层42的突起42b。尽管未示出，但是根据不同实施例的图1H和图1I中所示的屏蔽层44和第一绝缘层42可以集成到第一绝缘层中。
参考图1F，屏蔽层44可以包括衬层44a和多个颗粒44b。图1F的部分C可以对应于图1G至1I中的任何一个。
图1J和1K是根据本发明构思的一些实施例的半导体器件的一些部件的横截面图。在图1A至1K中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至1I的实施例所进行的基本相同的描述。
参考图1J，屏蔽层44可以形成为衬里类型并且共形地覆盖第一绝缘层42的一部分。衬里型屏蔽层44可以与第一绝缘层42上设置的突起42b间隔开，并且至少部分地覆盖第一绝缘层42的下侧壁和底表面。
参考图1K，衬里型屏蔽层44的顶端可以与突起42b的下端接触。第一绝缘层42的突起42b可以通过不仅氧化屏蔽层44的颗粒而且氧化衬层的顶端来形成。
图2A是根据本发明构思的一些实施例的半导体器件的一些部件的平面图。图2B示出了沿图2A的线I-I′、II-II′和III-III′截取的横截面图。图3是沿图2A的线IV-IV’截取的横截面图。
参考图2A和2B，根据本发明构思的一些实施例的半导体器件可以包括衬底101，衬底101具有第一区Cell和第二区Core/Peri，第一区Cell和第二区Core/Peri具有不同密度的相应有源区。
衬底101可以是半导体衬底101，例如硅晶片。衬底101可以包括但不限于单晶硅、多晶硅或非晶硅。衬底101可以包括选自锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)中的至少一种材料。衬底101可以包括导电区。
第一区Cell可以是包括相对高密度的有源区的高密度区，第二区Core/Peri可以是包括相对低密度的有源区的低密度区。
第一区Cell可以是半导体存储器件的单元阵列区。例如，可以在第一区Cell中形成易失性存储单元阵列如动态随机存取存储器(DRAM)。备选地，可以在第一区Cell中形成非易失性存储单元阵列如闪存。
与第一区Cell中形成的单元阵列电连接的外围电路可以形成在第二区Core/Peri中。第二区Core/Peri可以包括未形成单元阵列的区域(例如，核心区)。在下文中，“外围电路区”可以指其中形成上述外围电路的区域或核心区。
半导体器件在第一区Cell中可以包括单元有源区104和单元器件隔离层110。单元器件隔离层110可以限定单元有源区104。
每个单元有源区104可以包括顶表面，该顶表面具有沿第一方向的短轴S和沿第二方向的长轴L。每个单元有源区104可以包括具有与短轴S相同或相似宽度的短侧壁S1以及与长轴L平行的长侧壁L1。
可以形成多个单元有源区104。该多个单元有源区104可以在第一方向上彼此间隔开第一宽度P1。此外，该多个单元有源区104可以在第二方向上彼此间隔开第二宽度P2，并且第二宽度P2可以大于第一宽度P1。
该多个单元有源区104可以在第一方向和第二方向上重复地规则设置。该多个单元有源区104可以以Z字形配置设置，并且可以在第一方向上彼此仅部分地重叠。该多个单元有源区104可以在第二方向上布置成行。
在一些实施例中，单元器件隔离层110可以包括第一绝缘层112、单元屏蔽层114和第二绝缘层116。
第一绝缘层112可以在彼此间隔开的该多个单元有源区104之间至少部分地围绕该多个单元有源区104中的每一个。例如，第一绝缘层112可以与单元有源区104的长侧壁L1接触并在第二方向上延伸，并且还与单元有源区104的短侧壁S1接触并在第一方向上延伸。
在本发明构思的一些实施例中，第一绝缘层112的厚度可以小于第一宽度P1的一半。因此，在第一绝缘层112之间可以形成剩余空间，并且该剩余空间在第一方向和第二方向上连续地延伸。在一些实施例中，第一绝缘层112可以由氧化物形成。
单元屏蔽层114可以包括多个颗粒并且设置在第一绝缘层112上。该多个颗粒可以彼此间隔开，并且第一绝缘层112的表面可以在间隔开的颗粒之间露出。尽管将颗粒示出为彼此间隔开恒定距离，但是本发明构思的实施例不限于此，并且颗粒可以彼此间隔开不规则或变化的距离。该多个颗粒可具有不同的大小和形状。单元屏蔽层114可以包括例如一种或多种材料，包括但不限于掺杂有杂质的多晶硅、钨或氮化钛。
第二绝缘层116可以设置在单元屏蔽层114上。在一些实施例中，第二绝缘层116可以在第一方向和第二方向上连续地延伸。第二绝缘层116可以至少部分地覆盖单元屏蔽层114的颗粒并且与第一绝缘层112在颗粒之间露出的表面接触。第二绝缘层116可以至少部分地覆盖第一绝缘层112的内壁和单元屏蔽层114二者。第二绝缘层116可以设置在第一绝缘层112之间形成的剩余空间中，以部分地填充或基本上完全填充第一绝缘层112之间形成的剩余空间。第二绝缘层116的侧表面和底表面可以至少部分地被第一绝缘层112围绕。在一些实施例中，第二绝缘层116可以由氮化物形成。
根据本发明构思的一些实施例的半导体器件在第二区Core/Peri中可以包括外围有源区106和外围器件隔离层120。可以形成多个外围有源区106。外围器件隔离层120可以限定外围有源区106并具有第三宽度P3，第三宽度P3大于单元器件隔离层110的第一宽度P1。
在本发明构思的一些实施例中，外围器件隔离层120可以包括第一绝缘衬里122、外围屏蔽层124、第二绝缘衬里126和间隙填充绝缘层128。
第一绝缘衬里122可以在彼此间隔开的多个外围有源区106之间与外围有源区106的侧壁接触。例如，第一绝缘衬里122的厚度可以类似于或等于第一绝缘层112的厚度。在本发明构思的一些实施例中，第一绝缘衬里122可以由与第一绝缘层112相同的材料形成。在一些实施例中，第一绝缘衬里122可以包括氧化物。
外围屏蔽层124可以设置在第一绝缘衬里122上并且包括多个颗粒。该多个颗粒可以彼此间隔开，并且第一绝缘衬里122的表面可以在间隔开的颗粒之间露出。尽管将颗粒示出为彼此间隔开恒定距离，但是本发明构思的实施例不限于此，并且颗粒可以彼此间隔开不规则或变化的距离。该多个颗粒可具有不同的大小和形状。在一些实施例中，外围屏蔽层124可以包括与单元屏蔽层114类似的材料或相同的材料。外围屏蔽层124可以包括例如一种或多种材料，包括但不限于掺杂有杂质的多晶硅、钨和氮化钛。
第二绝缘衬里126可以设置在外围屏蔽层124上。第二绝缘层126可以至少部分地覆盖外围屏蔽层124的颗粒并且与第一绝缘衬里122在颗粒之间露出的表面接触。第二绝缘衬里126可以至少部分地覆盖第一绝缘衬里122的内壁和外围屏蔽层124二者。在第二绝缘衬里126之间可以形成剩余空间。第二绝缘衬里126的侧表面和底表面可以至少部分地被第一绝缘衬里122围绕。在本发明构思的一些实施例中，第二绝缘衬里126可以由与第二绝缘层116类似的材料或相同的材料形成。在一些实施例中，第二绝缘衬里126可以由氮化物形成。
间隙填充绝缘层128可以设置在第二绝缘衬里126上。间隙填充绝缘层128可以设置在第二绝缘衬里126之间形成的剩余空间中，以部分地填充或基本上完全填充第二绝缘衬里126之间形成的剩余空间。在一些实施例中，间隙填充绝缘层128可以包括氧化物。
参考图3，外围屏蔽层124可以包括多个颗粒，该多个颗粒的表面至少部分地被第二绝缘衬里126围绕。该多个颗粒可以在同一平面上彼此间隔开。在本发明构思的一些实施例中，该多个颗粒可以具有不同的大小和形状。例如，在一些实施例中，颗粒可以具有约
Figure BDA0002047154900000121
至约
Figure BDA0002047154900000122
的厚度，并且在其他实施例中，颗粒可以具有约
Figure BDA0002047154900000124
至约
Figure BDA0002047154900000123
的厚度，但是本发明构思的实施例不限于此。例如，根据本发明构思的各种实施例，多个颗粒124a可以具有诸如球形或半球形之类的形状。多个颗粒124a、124b、124c、124d和124e可以具有通过组合球形或半球形的颗粒而形成的形状。
图4是示出根据本发明构思的一些实施例的半导体器件的一些部件的平面图。图5示出了沿图4的线I-I’、II-II’和III-III’截取的横截面图。在图1A至5中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至3的实施例所进行的基本相同的描述。
参考图4和图5，根据本发明构思的一些实施例的单元器件隔离层110可以包括第一绝缘层112、单元屏蔽层114和第二绝缘层116，并且还包括第三绝缘层118。
第二绝缘层116的厚度和第一绝缘层112的厚度之和可以大于第一宽度P1的一半但小于第二宽度P2的一半。
第三绝缘层118可以设置在第二方向上彼此间隔开第二宽度P2的多个单元有源区104之间。第三绝缘层118可以形成在第二绝缘层116上。第三绝缘层118的侧表面和底表面可以至少部分地被第二绝缘层116围绕。在一些实施例中，第三绝缘层118可以由与间隙填充绝缘层128类似或相同的材料形成。在一些实施例中，第三绝缘层118可以由氧化物形成。
外围器件隔离层120可以包括第一绝缘衬里122、外围屏蔽层124、第二绝缘衬里126和间隙填充绝缘层128。在本发明构思的一些实施例中，第一绝缘衬里122的厚度和第二绝缘衬里126的厚度之和可以大于第一宽度P1的一半但小于第二宽度P2的一半。
图6是示出根据本发明构思的一些实施例的半导体器件的一些部件的平面图。图7示出了沿图6的线I-I’、II-II’和III-III’截取的横截面图。在图1A至7中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至5的实施例所进行的基本相同的描述。
参考图6和图7，根据本发明构思的一些实施例的半导体器件可以包括单元区中的单元器件隔离层110和外围区中的外围器件隔离层120。单元器件隔离层110可以限定单元有源区104，并且外围器件隔离层120可以限定外围有源区106。
在一些实施例中，单元器件隔离层110可以包括第一绝缘层112。第一绝缘层112可以在多个单元有源区104之间与该多个单元有源区104的侧壁接触。在本发明构思的一些实施例中，第一绝缘层112可以与单元有源区104的长侧壁L1接触并且在第二方向上连续延伸。第一绝缘层112可以与单元有源区104的短侧壁S1接触并且在第一方向上连续延伸。第一绝缘层112可以设置在该多个单元有源区104之间的空间中，以便部分地填充或基本上完全填充该多个单元有源区104之间的空间。
图6和7示出了单元器件隔离层110仅包括第一绝缘层112的示例。然而，本发明构思的实施例不限于此，并且根据本发明构思的各种实施例，单元器件隔离层110可以包括第一绝缘层112和其他元件。例如，单元器件隔离层110可以包括在第一绝缘层112内部和/或周围形成的空隙区。
外围器件隔离层120可以包括第一绝缘衬里122、外围屏蔽层124、第二绝缘衬里126和间隙填充绝缘层128。在本发明构思的一些实施例中，第一绝缘衬里122的厚度可以等于或大于第二宽度P2的一半，第二宽度P2对应于在半导体器件的平面图中观察时在第二方向上单元有源区104之间的分离距离。
图8是示出根据本发明构思的一些实施例的半导体器件的一些部件的平面图。图9示出了沿图8的线I-I’、II-II’和III-III’截取的横截面图。在图1A至8中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至7的实施例所进行的基本相同的描述。
参考图8和图9，单元器件隔离层110可以包括第一绝缘层112和第二绝缘层116。
第一绝缘层112可以形成在彼此间隔开的多个单元有源区104之间，并且与该多个单元有源区104的侧壁接触。第一绝缘层112可以在第一方向和第二方向上连续地延伸而没有中断。第一绝缘层112的厚度可以大于第一宽度P1(对应于在半导体器件的平面图中观察时在第一方向上相邻单元有源区104之间的分离距离)的一半但小于第二宽度P2(对应于在半导体器件的平面图中观察时在第二方向上相邻单元有源区104之间的分离距离)的一半。在第二方向上彼此间隔开的单元有源区104之间第一绝缘层112可以形成凹部。
第二绝缘层116可以设置在第二方向上沿直线彼此间隔开的多个单元有源区104之间。第二绝缘层116可以设置在第一绝缘层112上。第二绝缘层116的侧表面和底表面可以至少部分地被第一绝缘层112围绕。第二绝缘层116可以设置在以第一绝缘层112为侧壁的凹部中，以便部分地填充或基本上完全填充以第一绝缘层112为侧壁的凹部。
外围器件隔离层120可以包括第一绝缘衬里122、外围屏蔽层124、第二绝缘衬里126和间隙填充绝缘层128。第一绝缘衬里122的厚度可以大于第一宽度P1的一半而小于第二宽度P2的一半。第一绝缘衬里122的厚度和第二绝缘衬里126的厚度之和可以大于第二宽度P2的一半而小于第三宽度P3的一半。
图10是示出根据本发明构思的一些实施例的半导体器件的一些部件的平面图。图11示出了沿图10的线I-I’、II-II’和III-III’截取的横截面图。在图1A至10中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至9的实施例所进行的基本相同的描述。
参考图10和图11，单元器件隔离层110可以包括第一绝缘层112、单元屏蔽层114和第二绝缘层116。外围器件隔离层120可以包括第一绝缘衬里122、外围屏蔽层124、第二绝缘衬里126和间隙填充绝缘层128。
第一绝缘层112可以形成在彼此间隔开的多个单元有源区104之间，并且与该多个单元有源区104的侧壁接触。第一绝缘层112可以在第一方向和第二方向上连续地延伸而没有中断。第一绝缘层112的厚度可以大于第一宽度P1(对应于在半导体器件的平面图中观察时在第一方向上相邻单元有源区104之间的分离距离)的一半但小于第二宽度P2(对应于在半导体器件的平面图中观察时在第二方向上相邻单元有源区104之间的分离距离)的一半。在第二方向上彼此间隔开的多个单元有源区104之间第一绝缘层112可以限定凹部。
单元屏蔽层114可以包括多个颗粒。该多个颗粒可以设置在第一绝缘层112上并且设置在以第一绝缘层112为侧壁的凹部中。在本发明构思的一些实施例中，尽管该多个颗粒并未设置在彼此间隔开第一宽度P1的单元有源区104之间，但是该多个颗粒可以设置在彼此间隔开第二宽度P2的单元有源区104之间。
第二绝缘层116可以设置在第二方向上沿直线彼此间隔开的多个单元有源区104之间。第二绝缘层116可以设置在第一绝缘层112上。第二绝缘层116可以至少部分地覆盖单元屏蔽层114的颗粒并且与第一绝缘层112在颗粒之间露出的表面接触。第二绝缘层116可以至少部分地覆盖第一绝缘层112的内壁和单元屏蔽层114二者。第二绝缘层116可以设置在以第一绝缘层112为侧壁的凹部中，以便部分地填充或基本上完全填充以第一绝缘层112为侧壁的凹部。第二绝缘层116的侧表面和底表面可以至少部分地被第一绝缘层112围绕。
图12是示出根据本发明构思的一些实施例的半导体器件的一些部件的平面图。图13示出了沿图12的线I-I’、II-II’和III-III’截取的横截面图。在图1A至13中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至11的实施例所进行的基本相同的描述。
参考图12和图13，单元器件隔离层110可以包括第一绝缘层112、单元屏蔽层114和第二绝缘层116。外围器件隔离层120可以包括第一绝缘衬里122、外围屏蔽层124、第二绝缘衬里126和间隙填充绝缘层128。
第一绝缘层112可以在第二方向上伸长。当在半导体器件的平面图中从上方观察时，第一绝缘层112可以平行于单元有源区104的长侧壁L1延伸，并且多个第一绝缘层112可以在第一方向上彼此间隔升。
第一绝缘层112可以至少部分地围绕单元有源区104。第一绝缘层112可以与在第二方向上彼此相邻设置的单元有源区104的短侧壁S1接触，并且可以设置在这些单元有源区104之间的空间中，以便部分地填充或者基本上完全填充彼此间隔开第二宽度P2(对应于在半导体器件的平面图中观察时在第二方向上相邻单元有源区104之间的分离距离)的单元有源区104之间的空间。第一绝缘层112可以与单元有源区104的长侧壁L1接触并且在第二方向上连续延伸而没有中断。第一绝缘层112的与短侧壁S1接触的部分的厚度可以大于或等于第二宽度P2的一半。第一绝缘层112的与长侧壁L1接触的部分的厚度可以小于第一宽度P1(对应于在半导体器件的平面图中观察时在第一方向上相邻单元有源区104之间的分离距离)的一半。在第一方向上彼此间隔开的单元有源区104之间，第一绝缘层112可以限定可在第二方向上伸长的沟槽。
单元屏蔽层114可以设置在第一方向上彼此间隔开的单元有源区104之间，并且可以不设置在第二方向上彼此间隔开的单元有源区104之间。单元屏蔽层114可以包括多个颗粒。该多个颗粒可以设置在第一绝缘层112的侧壁和/或底表面上。当在半导体器件的平面图中从上方观察时，设置在沿第二方向伸长的第一绝缘层112的一个侧壁上的多个颗粒可以在第二方向上彼此间隔开。当在半导体器件的平面图中从上方观察时，该多个颗粒可以在第二方向上以直线设置。
第一绝缘衬里122的厚度可以大于第二宽度P2的一半。第一绝缘衬里122可以与第一绝缘层112的与单元有源区104的短侧壁S1接触的部分同时或一致地形成。第一绝缘衬里122可以在与第一绝缘层112的与单元有源区104的长侧壁L1接触的部分不同的工艺操作期间形成。
图14、16和18是根据本发明构思的一些实施例的半导体器件的一些部件的平面图。图15、17和19分别示出了沿图14、16和18的线I-I′、II-II′和III-III′截取的横截面图。在图1A至18中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至13的实施例所进行的基本相同的描述。
参考图14和图15，单元器件隔离层210可以包括第一绝缘层212、单元屏蔽层214和第二绝缘层216。外围器件隔离层220可以包括第一绝缘衬里222、外围屏蔽层224和第二绝缘衬里226。
单元屏蔽层214可以设置在第一绝缘层212上。单元屏蔽层214可以是沿着第一绝缘层212的侧表面和底表面形成的衬层。该衬层可以从第一绝缘层212的底表面延伸到第一绝缘层212的侧表面。单元屏蔽层214可以包括例如一种或多种材料，包括但不限于掺杂有杂质的多晶硅、钨或氮化钛。
第二绝缘层216可以设置在单元屏蔽层214上，并且第二绝缘层216的侧表面和底表面可以至少部分地被单元屏蔽层214围绕。在本发明构思的一些实施例中，第二绝缘层216可以在第一方向和第二方向上连续地延伸。第二绝缘层216可以设置在单元有源区104之间形成第一绝缘层212和单元屏蔽层214之后留下的剩余空间中，以便部分地填充或基本上完全填充单元有源区104之间形成第一绝缘层212和单元屏蔽层214之后留下的剩余空间。例如，第二绝缘层216可以由氮化物形成。
外围屏蔽层224可以设置在第一绝缘衬里222上。外围屏蔽层224可以是或对应于沿着第一绝缘衬里222的侧表面和底表面(相对于作为底部参考点、之上形成有其他结构的半导体衬底101)形成的衬层。该衬层可以从第一绝缘衬里222的底表面延伸到第一绝缘衬里222的侧表面。外围屏蔽层224可以包括例如一种或多种材料，包括但不限于掺杂有杂质的多晶硅、钨或氮化钛。
第二绝缘衬里226可以设置在外围屏蔽层224上。间隙填充绝缘层228可以设置在第二绝缘衬里226上，并且可以设置在外围有源区106之间形成第一绝缘衬里222、外围屏蔽层224和第二绝缘衬里226之后留下的剩余空间中，以便部分地填充或基本上完全填充外围有源区106之间形成第一绝缘衬里222、外围屏蔽层224和第二绝缘衬里226之后留下的剩余空间。
参考图16和17，单元屏蔽层214可以包括衬层214a和多个颗粒214b。衬层214a可以沿着第一绝缘层212的侧表面和底表面(如上所述相对于半导体衬底101)延伸。衬层214a可以至少部分地覆盖第一绝缘层212的下侧表面，并且可以不覆盖或可以露出第一绝缘层212的上侧表面。衬层214a的顶端可以形成在比半导体衬底的顶表面低的高度处，并且与半导体衬底的顶表面间隔开预定深度。当该预定深度过小时，由于导电结构与衬层214a的接触而可能容易出现器件缺陷。因此，可以基于半导体器件的特性适当地控制该预定深度以减少缺陷。
该多个颗粒214b可以设置在第一绝缘层212上并与衬层214a间隔开。该多个颗粒214b可以与第一绝缘层212的未形成有衬层214a的上侧表面接触。该多个颗粒214b可以彼此分开设置。
衬层214a和该多个颗粒214b可以由导电材料形成。例如，衬层214a和该多个颗粒214b可以包括一种或多种材料，包括但不限于掺杂有杂质的多晶硅、钨或氮化钛。衬层214a和该多个颗粒214b可以由相同的元素或材料形成。
外围屏蔽层224可以具有与单元屏蔽层214类似或相同的配置。例如，外围屏蔽层224可以包括衬层224a和多个颗粒224b，衬层224a可以至少部分地覆盖第一绝缘衬里222的侧壁和底表面(如上所述相对于半导体衬底101)，该多个颗粒224b设置在第一绝缘衬里222上并与衬层224a间隔开。
参考图18和图19，在单元区Cell中，多个颗粒214c可以彼此间隔开并且设置在第一绝缘层212的侧表面和底表面(如上所述相对于半导体衬底101)上。该多个颗粒214c可以仅设置在第一绝缘层212的下侧表面上，而可以并未设置在第一绝缘层212的上侧表面上。
衬层214d可以设置在第一绝缘层212上并与该多个颗粒214c间隔开。衬层214d可以设置在第一绝缘层212的上侧表面上，而可以并未设置在第一绝缘层212的设置有该多个颗粒214c的下侧表面上，或者可以露出第一绝缘层212的设置有该多个颗粒214c的下侧表面。在外围区域Core/Peri中，多个颗粒224c可以彼此间隔开并且设置在第一绝缘衬里222的侧表面和底表面(如上所述相对于半导体衬底101)上。衬层224d可以与该多个颗粒224c间隔开并且设置在第一绝缘衬里222的上侧表面上。
图20示出了根据本发明构思的一些实施例的半导体器件的第一区的布局。图21示出了沿图20的线V-V’、VI-VI’和VII-VII’截取的横截面图。在图1A至21中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至19的实施例所进行的基本相同的描述。
参考图20和21，在半导体器件的第一区CELL中可以由单元器件隔离层110限定单元有源区104。单元有源区104可以沿第一方向以Z字形配置布置并且沿第二方向布置成行。如上所述，单元器件隔离层110可以包括第一绝缘层112、单元屏蔽层114和第二绝缘层116。
字线WL可以跨越单元有源区104设置并且在X轴方向上延伸。字线WL可以在Y轴方向上彼此平行地设置。位线BL可以沿Y轴方向在字线WL上延伸并且在X轴方向上彼此平行地设置。位线BL可以通过直接接触部DC连接到单元有源区104。直接接触部DC被称为第一接触插塞DC。
存储节点接触部BC可以形成在位线BL中的相邻位线BL对之间。存储节点接触部BC可以在X轴方向和Y轴方向上布置成行。存储节点接触部BC可以被称为第二接触插塞BC。
用于形成晶体管TR的凹入区R可以形成在半导体器件的衬底101上。凹入区R可以形成为具有大致恒定宽度并在X轴方向上延伸的线形图案。凹入区R可以跨越单元有源区104和单元器件隔离层110形成，以在X轴方向上彼此平行。凹入区R可以形成在单元有源区104的两个边缘部分中。
晶体管TR可以形成在单元有源区104中。每个晶体管TR可以包括栅结构130，栅结构130包括栅绝缘膜131、栅电极132、栅覆盖膜133，每个晶体管TR还可以包括第一杂质区104a和第二杂质区104b。
栅绝缘膜131可以形成在凹入区R的内侧表面上。栅绝缘膜131可以形成在单元有源区104和栅电极132之间。例如，栅绝缘膜131可以包括一种或多种材料，包括但不限于热氧化膜、氧化硅膜、氮氧化硅膜和高k材料。
栅电极132可以设置在栅绝缘膜131上。单元器件隔离层110和单元有源区104可以面对栅电极132，栅绝缘膜131处于它们之间。第一绝缘层112的顶表面可以与栅绝缘膜131的底表面(如上所述相对于半导体衬底101)接触。第二绝缘层116的顶表面可以与栅绝缘膜131的底表面(如上所述相对于半导体衬底101)接触。屏蔽层114可以包括彼此间隔开的多个颗粒，并且可以不与栅绝缘膜131接触。
栅电极132可以设置为部分地填充或基本上完全填充凹入区R的下部。栅电极132可以由导电材料形成。在一些实施例中，栅电极132可以形成字线。
栅覆盖膜133可以形成在栅电极132上以至少部分地覆盖栅电极132。栅覆盖膜133可以设置为部分地填充或基本上完全填充凹入区R的上部。栅覆盖膜133的顶表面可以设置在与单元有源区104的顶表面(如上所述相对于半导体衬底101)相同的高度处。栅覆盖膜133可以包括绝缘材料。
第一杂质区104a可以设置在设于一对栅电极132之间的单元有源区104中。第二杂质区104b可以形成在位于一对栅电极132之间的单元有源区104中。第一杂质区104a和第二杂质区104b可以掺杂有n型杂质。第一杂质区104a和第二杂质区104b可以用作源区和/或漏区。
可以在单元有源区104和单元器件隔离层110上形成缓冲绝缘膜图案150。例如，缓冲绝缘膜图案150可以由一种或多种材料形成，包括但不限于氧化硅、氮化硅或其组合。缓冲绝缘膜图案150可以包括单层或多层结构。
位线结构160可以包括位线161和162以及位线覆盖图案165。位线161和162可以在Y轴方向上跨越字线WL延伸并且在X轴方向上彼此平行地设置。位线161和162可以通过第一接触插塞DC连接到单元有源区104。
位线161和162可以包括导电图案161和含金属层162。位线161和162可以包括形成在导电图案161上的含金属层162。位线161和162可以具有包括导电图案161和含金属层162的多层堆叠结构。
例如，导电图案161可以包括掺杂有杂质的多晶硅层。含金属层162可以包括一种或多种金属，例如但不限于钨、钛、钽等，或一种或多种导电金属氮化物，例如但不限于钨、钛、钽等的氮化物。根据本发明构思的各种实施例，导电图案161和含金属层162不限于上述材料。
位线覆盖图案165可以形成在位线161和162上。位线覆盖图案165可以包括上述绝缘材料。
第一接触插塞DC可以设置为部分地填充或基本上完全填充露出单元有源区104一部分的第一接触孔DCH，并且电连接到单元有源区104。第一接触孔DCH可以穿过单元有源区104的第一杂质区104a、与第一杂质区104a相邻的单元器件隔离层110以及栅覆盖膜133的一部分，使得第一接触孔DCH的下端部可以设置在比单元有源区104的顶表面(如上所述相对于半导体衬底101)低的高度处。第一接触插塞DC可以形成直接接触部DC，其被配置为将位线161和162与单元有源区104连接。
第一接触插塞DC的下端可以通过栅覆盖膜133与栅电极132绝缘。在一些实施例中，第一接触插塞DC可以由导电材料形成。
绝缘隔墙170可以设置在第一接触孔DCH的内侧表面和第一接触插塞DC之间。绝缘隔墙170可以包括绝缘材料，该绝缘材料设置为部分地填充或基本上完全填充第一接触孔DCH的内部，并且可以至少部分地围绕第一接触插塞DC的侧表面。绝缘隔墙170可以使第一接触插塞DC与邻近第一接触插塞DC的第二接触插塞BC绝缘。例如，绝缘隔墙170可以包括顺序堆叠在位线结构的两个侧表面上的多个堆叠结构171和172。
第二接触插塞BC可以设置为部分地填充或基本上完全填充形成在两条相邻位线161和162之间的第二接触孔BCH。第二接触插塞BC可以延伸到两条相邻位线161和162的上部。第二接触插塞BC可以形成存储节点接触部BC。
在一些实施例中，第二接触插塞BC可以设置为部分地填充或基本上完全填充第二接触孔BCH，使得第二接触插塞BC的一部分可以与器件隔离层110接触。例如，第二接触插塞BC可以与第一绝缘层112和第二绝缘层116接触。相反，因为屏蔽层114的颗粒彼此分开设置，所以第二接触插塞BC可以设置在颗粒之间的空间中，并且可以不与屏蔽层114接触。然而，本发明构思的实施例不限于此，并且屏蔽层114的一些颗粒可以与第二接触插塞BC接触。
阻挡膜175可以共形地至少部分地覆盖绝缘隔墙170、第二接触插塞BC和位线覆盖图案165。
着落焊盘LP可以设置在阻挡膜175上。着落焊盘LP可以由含金属材料形成。着落焊盘LP和第二接触插塞BC可以用于将位线161和162上形成的电容器的下电极BE与单元有源区104连接。着落焊盘LP可以设置为至少部分地与第二接触插塞BC重叠。
着落焊盘隔离图案180可以使着落焊盘LP在X轴方向和Y轴方向上彼此隔离。下电极BE可以设置在着落焊盘LP上。
第一绝缘层112可以具有如上所述在其表面的至少一部分中形成的突起，尽管在此并未特别示出。例如，突起可以形成在第一绝缘层112的顶端处。第一绝缘层112的表面中形成有突起的所述至少一部分(例如，靠近顶端，即，与栅结构、位线结构或存储节点接触部相邻)可以具有粗糙或不规则的形状。
图22是示出根据本发明构思的一些实施例的半导体器件的一些部件的平面图。图23是沿图22的线VIII-VIII’截取的横截面图。在图1A至23中，相同的附图标记表示相同的元件。在下文中，为简洁起见，将省略与上面参考图1A至21的实施例所进行的基本相同的描述。
参考图22和图23，半导体器件可以包括有源区106(在图22中也标示为“ACT”)、器件隔离层120和栅结构140。有源区106可以由器件隔离层120限定。有源区106可以包括源区(例如，图22中的SD1)、漏区(例如，图22中的SD2)和沟道区。器件隔离层120可以包括第一绝缘衬里122、屏蔽层124、第二绝缘衬里126和间隙填充绝缘层128。
栅结构140可以形成在有源区106上。栅结构140可以包括栅绝缘层141、栅电极142(在图22中也标示为“GE”)和栅覆盖层143。此外，栅结构140可以包括设置在栅绝缘层141和栅电极142的两个侧表面上的隔墙144。栅结构140的下端可以与器件隔离层120接触。栅结构140可以与第一绝缘衬里122和第二绝缘衬里126接触，并且可以与屏蔽层124中包括的一些颗粒接触。
图24至29是示出了根据本发明构思的一些实施例的制造半导体器件的方法的图。在图24至29中，线I-I′、II-II′和III-III′分别对应于图2A中的线I-I′、II-II′和III-III′。
参考图24，可以在衬底101的第一区Cell中形成限定单元有源区104的单元沟槽105，并且可以在第二区Core/Peri中形成限定外围有源区106的外围沟槽107。由于负载效应和/或反应离子蚀刻(RIE)滞后，单元沟槽105可以形成为深度小于第二区Core/Peri的外围沟槽107的深度。
单元沟槽105可以包括具有相对小的宽度P1的第一单元沟槽105a和具有相对大的宽度P2的第二单元沟槽105b。例如，单元沟槽105可以包括深度与第二单元沟槽105b的深度不同的第一单元沟槽105a。例如，由于RIE滞后，第二单元沟槽105b的深度可以大于第一单元沟槽105a的深度。
外围沟槽107可以具有大于第一宽度P1的第三宽度P3。尽管第三宽度P3被示出为大于第二宽度P2，但是本发明构思的实施例不限于此，并且在其他实施例中第三宽度P3可以小于第二宽度P2或者等于第二宽度P2。
参考图25，可以在第一区Cell和第二区Core/Peri中在单元沟槽105和外围沟槽107的表面上形成第一绝缘层312。在一些实施例中，第一绝缘层312的厚度可以小于第一宽度P1的一半。然而，本发明构思的实施例不限于此，并且根据本发明构思的其他实施例，第一绝缘层312可以形成为不同的厚度。第一绝缘层312可以共形地至少部分地覆盖单元沟槽105和外围沟槽107的内壁。例如，第一绝缘层312可用于在随后的氧化工艺期间减少由于氧化而导致的单元有源区104的消耗量，获得所需面积的单元有源区104，并改善单元晶体管的开关特性。
例如，第一绝缘层312可以包括氧化硅膜。第一绝缘层312可以使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、自由基氧化工艺、自然氧化工艺等来形成。
参考图26，可以在第一区Cell和第二区Core/Peri中在第一绝缘层312上形成屏蔽层314。在本发明构思的一些实施例中，屏蔽层314可以由多个颗粒形成。
例如，该多个颗粒可以使用CVD工艺或外延生长工艺来形成。在一些实施方案中，六氯乙硅烷(HCD，Si2Cl6)、二氯硅烷(DCS，SiH2Cl2)、硅烷或乙硅烷可以用作用于形成该多个颗粒的工艺的源气体。该多个颗粒可以使用在第一绝缘层312上形成颗粒的工艺来形成，并且可以通过省略在第一绝缘层312上形成籽晶层的操作来形成。也即，彼此间隔开的该多个颗粒可以通过直接在第一绝缘层312上执行精细颗粒形成工艺而不使用在第一绝缘层312上用作籽晶的前体(例如，精细金属膜)来形成。例如，可以使用ALD工艺或CVD工艺形成包括多个颗粒的屏蔽层314。
参考图27，可以形成第二绝缘层316以至少部分地覆盖第一绝缘层312和屏蔽层314。在本发明构思的一些实施例中，第二绝缘层316的厚度和第一绝缘层312的厚度之和可以小于第三宽度P3的一半，使得在外围沟槽107中可以留下剩余空间。
例如，第二绝缘层316可以包括氮化硅膜。可以使用ALD工艺形成第二绝缘层316。在其他实施例中，可以使用CVD工艺等形成第二绝缘层316。
参考图28，可以在第二绝缘层316上形成第三绝缘层318。第三绝缘层318可以形成为足够的厚度，以部分地填充或基本上完全填充外围沟槽107的剩余空间。然而，本发明构思的实施例不限于此。
作为示例，间隙填充绝缘层可以由氧化物膜形成。间隙填充绝缘层可以由一种或多种材料形成，包括但不限于：东燃硅氮烷(Tonen SilaZen，TOSN)、高密度等离子体(HDP)氧化物、可流动氧化物(FOX)、旋涂玻璃(SOG)、未掺杂硅玻璃(USG)、原硅酸四乙酯(TEOS)和低温氧化物(LTO)。
参考图29，可以执行平坦化工艺直到露出单元有源区104和外围有源区106的顶表面。由于平坦化工艺，单元器件隔离层110的顶表面可以与外围器件隔离层120的顶表面处于相同的高度，从而基本上共面。
图30是根据本发明构思的一些实施例的半导体器件的横截面图。
参考图30，半导体器件可以包括形成在半导体衬底上的有源区501、器件隔离层510、栅结构560、第一层间绝缘层ILD、堆叠结构SS、第二层间绝缘层IMD和竖直结构530。
器件隔离层510可以限定有源区501。在本发明构思的一些实施例中，器件隔离层510可以包括第一绝缘层、屏蔽层和第二绝缘层，如上面参考图1A、1D和1E至1K所述。
栅结构560可以设置在有源区501上，并且第一层间绝缘层ILD和堆叠结构SS可以设置在栅结构560上。堆叠结构SS可以包括交替重复堆叠的多个绝缘层IL和多个半导体层ML。例如，绝缘层IL可以包括一种或多种材料，包括但不限于氧化硅膜、氮化硅膜、氮氧化硅膜、含碳的氧化硅膜、含碳的氮化硅膜和含碳的氮氧化硅膜。半导体层ML可以包括半导体材料。半导体材料可以是非晶半导体材料或多晶半导体材料。
根据本发明构思的各种实施例，堆叠结构SS可以包括比图30中所示更大数量的绝缘层IL和更大数量的半导体层ML。在半导体器件的横截面图中，堆叠结构SS的相对较低的端部可以比堆叠结构SS的相对较高的端部(如上所述相对于半导体衬底)在横向上伸出得更多。
可以形成穿通孔以竖直地穿过堆叠结构SS。竖直结构530可以设置为部分地填充或基本上完全填充穿通孔。竖直结构530可以包括导线531、绝缘线532和竖直图案533，其在半导体器件的横截面图中在基本竖直的方向上延伸。导线531可以包括导电材料，该导电材料可以是掺杂半导体材料、导电金属氮化物、金属和金属-半导体化合物中的任何一种或多种。导线531可以构成字线WL。
根据本发明构思的示例实施例，在半导体器件中，器件隔离层可以包括具有导电性的屏蔽层。可以通过屏蔽层减轻或防止HEIP现象。可以在氮化物图案中形成针对电子e-和空穴h+的势阱，因此可以抑制电荷的累积。结果，可以保持晶体管的特性或抑制晶体管的特性变化。此外，屏蔽层可以包括彼此间隔开的多个颗粒，使得跨越器件隔离层设置的导电结构能够与屏蔽层接触，从而减少或防止器件操作的退化。
虽然已经参考附图描述了本发明构思的实施例，但是本领域技术人员应该理解，在不脱离本发明构思的范围且不改变基本特征的情况下，可以进行各种修改。因此，上述实施例应视为仅是描述性的而不是为了限制的目的。

Claims (21)

1.一种半导体器件，包括：
在衬底中限定有源区的沟槽；
在所述沟槽内所述沟槽的底表面和侧表面上的第一绝缘层；
所述第一绝缘层的表面上的屏蔽层，所述屏蔽层包括多个间隔开的颗粒；
所述屏蔽层上的第二绝缘层；以及
在所述沟槽中所述第二绝缘层上的间隙填充绝缘层。
2.根据权利要求1所述的半导体器件，其中，所述第二绝缘层在所述多个颗粒之间与所述第一绝缘层接触。
3.根据权利要求1所述的半导体器件，其中，所述屏蔽层包括钨、氮化钛或掺杂有杂质的多晶硅或其组合。
4.根据权利要求1所述的半导体器件，其中，所述屏蔽层还包括所述第一绝缘层的底表面和侧表面上的衬层，
其中所述多个颗粒与所述衬层间隔开，并且位于所述第一绝缘层的上侧表面上。
5.根据权利要求1所述的半导体器件，其中，所述屏蔽层还包括所述第一绝缘层的上侧表面上的衬层，
其中，所述多个颗粒与所述衬层间隔开，并且位于所述第一绝缘层的底表面和侧表面上。
6.根据权利要求1所述的半导体器件，还包括：
所述有源区上沿第一方向延伸的栅结构；
所述栅结构上沿与所述第一方向交叉的第二方向延伸的位线结构；以及
所述有源区的端部上与所述位线结构相邻的存储节点接触部。
7.根据权利要求1所述的半导体器件，还包括所述有源区上的栅结构，
其中所述栅结构构成P型金属氧化物半导体场效应晶体管。
8.一种半导体器件，包括：
在衬底中限定有源区的沟槽；
在所述沟槽内所述沟槽的底表面和侧表面上的第一绝缘层；
所述第一绝缘层的表面上的屏蔽层，所述屏蔽层露出所述第一绝缘层的所述表面的一部分；
所述屏蔽层上的第二绝缘层；以及
在所述沟槽中所述第二绝缘层上的间隙填充绝缘层，
其中所述第一绝缘层在其表面的至少一部分中包括突起。
9.根据权利要求8所述的半导体器件，其中，所述突起位于距所述沟槽背对所述衬底的顶端
Figure FDA0002047154890000021
或更小的深度的位置处。
10.根据权利要求8所述的半导体器件，其中，所述屏蔽层包括彼此间隔开的多个颗粒。
11.根据权利要求10所述的半导体器件，其中，所述多个颗粒中的一些与所述突起接触。
12.根据权利要求10所述的半导体器件，其中，所述屏蔽层还包括共形地形成在所述第一绝缘层上的衬层，
其中所述衬层与所述多个颗粒间隔开。
13.根据权利要求8所述的半导体器件，其中，所述屏蔽层包括共形地形成在所述第一绝缘层上并与所述突起间隔开的衬层。
14.根据权利要求8所述的半导体器件，其中，所述屏蔽层包括共形地形成在所述第一绝缘层上的衬层，并且所述屏蔽层背对所述衬底的顶端与所述突起接触。
15.一种半导体器件，包括：
衬底中的有源区；
限定所述有源区的器件隔离层；
所述有源区和所述器件隔离层上沿第一方向延伸的栅结构；
所述栅结构上沿与所述第一方向交叉的第二方向延伸的位线结构；以及
所述有源区的端部上与所述位线结构相邻的存储节点接触部，
其中，所述器件隔离层包括与所述有源区接触的第一绝缘层、所述第一绝缘层上的屏蔽层以及所述屏蔽层上的第二绝缘层，其中所述屏蔽层包括多个颗粒。
16.根据权利要求15所述的半导体器件，其中，所述多个颗粒与所述存储节点接触部和所述栅结构间隔开。
17.根据权利要求15所述的半导体器件，其中，所述多个颗粒中的一些与所述存储节点接触部接触。
18.根据权利要求15所述的半导体器件，其中，所述多个颗粒中的一些与所述栅结构接触。
19.根据权利要求15所述的半导体器件，其中，所述屏蔽层还包括所述第一绝缘层的底表面和侧壁上的衬层，所述衬层与所述第一绝缘层上的所述多个颗粒分离。
20.根据权利要求15所述的半导体器件，其中，所述第一绝缘层包括氧化物，所述第二绝缘层包括氮化物，并且所述屏蔽层包括掺杂有氧、碳或氮的多晶硅。
21.根据权利要求15所述的半导体器件，其中，所述第一绝缘层的表面在与所述栅结构、所述位线结构或所述存储节点接触部相邻的位置处具有不规则形状。
CN201910366717.0A 2018-09-05 2019-04-30 包括绝缘层的半导体器件 Pending CN110880474A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180106106A KR20200027816A (ko) 2018-09-05 2018-09-05 소자분리층을 갖는 반도체 소자 및 그 제조 방법
KR10-2018-0106106 2018-09-05

Publications (1)

Publication Number Publication Date
CN110880474A true CN110880474A (zh) 2020-03-13

Family

ID=69639465

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910366717.0A Pending CN110880474A (zh) 2018-09-05 2019-04-30 包括绝缘层的半导体器件

Country Status (3)

Country Link
US (2) US11605714B2 (zh)
KR (1) KR20200027816A (zh)
CN (1) CN110880474A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161295A (zh) * 2021-04-07 2021-07-23 长鑫存储技术有限公司 半导体器件及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210035449A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN114864477B (zh) * 2021-01-20 2024-09-20 长鑫存储技术有限公司 半导体结构及其制造方法
KR20230094338A (ko) * 2021-12-21 2023-06-28 삼성전자주식회사 반도체 소자의 제조 방법
CN117542834A (zh) * 2022-08-01 2024-02-09 长鑫存储技术有限公司 存储器结构、半导体结构及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136618A1 (en) * 2003-12-19 2005-06-23 Lee Tae H. Method for forming isolation layer of semiconductor device
CN1691330A (zh) * 2004-04-20 2005-11-02 三星电子株式会社 具有基于沟槽的栅电极的场效应晶体管及其形成方法
KR20070001740A (ko) * 2005-06-29 2007-01-04 주식회사 하이닉스반도체 반도체소자의 트랜치 소자분리막 형성방법
US20070105336A1 (en) * 2005-11-10 2007-05-10 Shinji Takeoka Semiconductor device and method for fabricating the same
US20110108962A1 (en) * 2009-11-12 2011-05-12 Seunguk Han Semiconductor device having a device isolation structure
US20120056263A1 (en) * 2010-09-08 2012-03-08 Samsung Electronics Co., Ltd. Semiconductor trench isolation including polysilicon and nitride layers
US20120132984A1 (en) * 2010-09-09 2012-05-31 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same as well as semiconductor memory and method of manufacturing the same
CN108133935A (zh) * 2016-12-01 2018-06-08 三星电子株式会社 沟槽中包括多衬垫层的半导体装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859466A (en) * 1995-06-07 1999-01-12 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure and method for making thereof
KR0166835B1 (ko) 1995-12-19 1999-02-01 문정환 반도체 소자 격리형성 방법
KR19980053673A (ko) 1996-12-27 1998-09-25 김영환 반도체 소자의 소자 분리막 형성방법
KR19990026216A (ko) 1997-09-23 1999-04-15 윤종용 반도체 트랜지스터의 제조방법
US6140691A (en) * 1997-12-19 2000-10-31 Advanced Micro Devices, Inc. Trench isolation structure having a low K dielectric material isolated from a silicon-based substrate
KR100285701B1 (ko) * 1998-06-29 2001-04-02 윤종용 트렌치격리의제조방법및그구조
KR100277435B1 (ko) 1998-09-02 2001-01-15 윤종용 반도체 장치의 트렌치 격리 형성 방법
KR100361520B1 (ko) 1999-07-08 2002-11-18 주식회사 하이닉스반도체 반도체장치의 소자격리방법
KR100335121B1 (ko) * 1999-08-25 2002-05-04 박종섭 반도체 메모리 소자 및 그의 제조 방법
US6413886B1 (en) * 2000-08-10 2002-07-02 Infineon Technologies Ag Method for fabricating a microtechnical structure
KR100379612B1 (ko) * 2000-11-30 2003-04-08 삼성전자주식회사 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법
US6653718B2 (en) * 2001-01-11 2003-11-25 Honeywell International, Inc. Dielectric films for narrow gap-fill applications
US6444495B1 (en) * 2001-01-11 2002-09-03 Honeywell International, Inc. Dielectric films for narrow gap-fill applications
US7262477B2 (en) * 2002-04-30 2007-08-28 Kabushiki Kaisha Toshiba Semiconductor device
KR100626908B1 (ko) 2002-12-30 2006-09-20 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR20050002389A (ko) 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체소자의 제조방법
DE102004031453B4 (de) * 2004-06-29 2009-01-29 Qimonda Ag Verfahren zur Erzeugung eines Dielektrikums und Halbleiterstruktur
KR100546161B1 (ko) 2004-07-13 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
JP4791723B2 (ja) * 2004-10-18 2011-10-12 株式会社東芝 半導体装置及びその製造方法
JP4116007B2 (ja) 2005-03-04 2008-07-09 株式会社東芝 半導体装置及びその製造方法
KR100682181B1 (ko) 2005-06-30 2007-02-12 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
US7364975B2 (en) * 2006-07-20 2008-04-29 Infineon Technologies Ag Semiconductor device fabrication methods
KR100891424B1 (ko) 2006-12-27 2009-04-02 주식회사 하이닉스반도체 플래시 메모리 소자 및 이의 형성 방법
KR20080084256A (ko) 2007-03-15 2008-09-19 주식회사 하이닉스반도체 반도체 소자의 ｓｔｉ 형성공정
KR100900232B1 (ko) * 2007-05-22 2009-05-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7541297B2 (en) * 2007-10-22 2009-06-02 Applied Materials, Inc. Method and system for improving dielectric film quality for void free gap fill
JP5691074B2 (ja) * 2008-08-20 2015-04-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101003496B1 (ko) * 2008-09-29 2010-12-30 주식회사 하이닉스반도체 소자분리 구조 및 리세스 게이트를 포함하는 반도체 소자 및 제조 방법
JP5606347B2 (ja) * 2011-01-27 2014-10-15 株式会社東芝 半導体装置およびその製造方法
KR20120090544A (ko) 2011-02-08 2012-08-17 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US20130292791A1 (en) * 2012-05-01 2013-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for forming the same
CN104143522B (zh) * 2013-05-09 2017-05-24 中芯国际集成电路制造(上海)有限公司 一种浅沟槽的形成方法
JP6437405B2 (ja) * 2015-09-10 2018-12-12 東芝メモリ株式会社 回転塗布方法および電子部品の製造方法
CN108666311B (zh) * 2017-03-28 2021-05-18 联华电子股份有限公司 半导体元件及其制作方法
US10211045B1 (en) * 2018-01-24 2019-02-19 Globalfoundries Inc. Microwave annealing of flowable oxides with trap layers

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050136618A1 (en) * 2003-12-19 2005-06-23 Lee Tae H. Method for forming isolation layer of semiconductor device
CN1691330A (zh) * 2004-04-20 2005-11-02 三星电子株式会社 具有基于沟槽的栅电极的场效应晶体管及其形成方法
KR20070001740A (ko) * 2005-06-29 2007-01-04 주식회사 하이닉스반도체 반도체소자의 트랜치 소자분리막 형성방법
US20070105336A1 (en) * 2005-11-10 2007-05-10 Shinji Takeoka Semiconductor device and method for fabricating the same
US20110108962A1 (en) * 2009-11-12 2011-05-12 Seunguk Han Semiconductor device having a device isolation structure
US20120056263A1 (en) * 2010-09-08 2012-03-08 Samsung Electronics Co., Ltd. Semiconductor trench isolation including polysilicon and nitride layers
US20120132984A1 (en) * 2010-09-09 2012-05-31 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same as well as semiconductor memory and method of manufacturing the same
CN108133935A (zh) * 2016-12-01 2018-06-08 三星电子株式会社 沟槽中包括多衬垫层的半导体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113161295A (zh) * 2021-04-07 2021-07-23 长鑫存储技术有限公司 半导体器件及其制备方法
CN113161295B (zh) * 2021-04-07 2022-04-12 长鑫存储技术有限公司 半导体器件及其制备方法

Also Published As

Publication number Publication date
US11605714B2 (en) 2023-03-14
KR20200027816A (ko) 2020-03-13
US20230197789A1 (en) 2023-06-22
US20200075730A1 (en) 2020-03-05

Similar Documents

Publication Publication Date Title
US10892262B2 (en) Semiconductor device having junctionless vertical gate transistor and method of manufacturing the same
US11605714B2 (en) Semiconductor device including insulating layers and method of manufacturing the same
US8648415B2 (en) Semiconductor device with impurity region with increased contact area
US8829583B2 (en) Semiconductor device and method of forming the same
US12068326B2 (en) Semiconductor device and method of manufacturing the same
US8766355B2 (en) Semiconductor trench isolation including polysilicon and nitride layers
CN109686737B (zh) 具有电源轨的半导体装置
US10396205B2 (en) Integrated circuit device
US7633099B2 (en) Field-effect transistor comprising hollow cavity
KR100372075B1 (ko) 반도체 장치
GB2339631A (en) A trench isolation for a narrow channel effect free transistor
KR20120124788A (ko) 반도체 소자
JPWO2006046442A1 (ja) 半導体装置及びその製造方法
US8278694B2 (en) Semiconductor device with vertical transistor
US7696576B2 (en) Semiconductor device that includes transistors formed on different silicon surfaces
US8492832B2 (en) Semiconductor device
US20140042518A1 (en) Semiconductor device and method of manufacturing the same
US20060189110A1 (en) Body capacitor for SOI memory description
TWI822847B (zh) 半導體裝置
CN112825334A (zh) 具有金属氧化物半导体结构的半导体装置
TWI818247B (zh) 積體電路裝置
TW202423258A (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination