CN106252351B - 半导体器件 - Google Patents

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Abstract

提供了一种半导体器件。所述半导体器件包括：栅极组件，设置在器件隔离层上；栅极分隔件，设置在栅极组件的侧表面上；接触组件，设置在栅极分隔件上；气隙，设置在器件隔离层和接触组件之间；第一分隔件覆盖层，设置在栅极分隔件和气隙之间。第一分隔件覆盖层相对于栅极分隔件具有蚀刻选择性。

Description

半导体器件
技术领域
发明构思的示例性实施例涉及能够阻挡栅极组件和外延区之间的漏电流的半导体器件及其形成方法。
背景技术
诸如鳍型场效应晶体管(FinFET)的半导体器件包括鳍主体和设置在鳍主体之间的器件隔离层。半导体器件还包括与鳍主体和器件隔离层垂直的栅极组件、设置在栅极组件的侧表面上的栅极分隔件和设置在栅极分隔件之间的鳍主体的上表面上的外延区。在半导体器件中，由于鳍主体和器件隔离层之间的阶梯差异，导致在栅极组件和外延区之间会出现漏电流。
发明内容
发明构思的示例性实施例提供了能够阻挡漏电流的半导体器件。
发明构思的示例性实施例提供了能够防止在栅极组件和外延区之间电连接的半导体器件及其形成方法。
根据发明构思的示例性实施例，一种半导体器件包括：栅极组件，设置在器件隔离层上；栅极分隔件，设置在栅极组件的侧表面上；接触组件，设置在栅极分隔件上；气隙，设置在器件隔离层和接触组件之间；第一分隔件覆盖层，设置在栅极分隔件和气隙之间。第一分隔件覆盖层相对于栅极分隔件具有蚀刻选择性。
第一分隔件覆盖层可包围气隙。
半导体器件还可包括第二分隔件覆盖层，第二分隔件覆盖层设置在栅极分隔件和第一分隔件覆盖层之间。
第二分隔件覆盖层可相对于第一分隔件覆盖层具有蚀刻选择性。
第二分隔件覆盖层的最上端可以比第一分隔件覆盖层的最上端低。
第二分隔件覆盖层可在器件隔离层和第一分隔件覆盖层之间延伸。
根据发明构思的示例性实施例，一种半导体器件包括：基底，包括第一鳍主体和与第一鳍主体分隔开的第二鳍主体；器件隔离层，设置在第一鳍主体和第二鳍主体之间；栅极组件，设置在基底上；栅极分隔件，设置在栅极组件的侧表面上；气隙，设置在第一鳍主体和第二鳍主体之间；分隔件覆盖层，包围气隙并且相对于栅极分隔件具有蚀刻选择性。
分隔件覆盖层可接触栅极分隔件。
半导体器件还可包括：第一外延区，设置在栅极分隔件上和第一鳍主体的上表面上；第二外延区，设置在栅极分隔件上和第二鳍主体的上表面上并且与第一外延区分隔开。分隔件覆盖层可延伸到第一外延区的下侧表面和第二外延区的下侧表面上，第一外延区的下侧表面和第二外延区的下侧表面可彼此面对。
分隔件覆盖层可直接接触第一外延区的下侧表面和第二外延区的下侧表面。
第一外延区和第二外延区之间的空间可被分隔件覆盖层填充。
分隔件覆盖层可包括氮化硅。
分隔件覆盖层的上表面可以是碗形状的。
栅极组件的下表面可比分隔件覆盖层的下表面低。
栅极分隔件的最下端可与分隔件覆盖层的下表面处于基本上相同的水平面。
根据发明构思的示例性实施例，一种半导体器件包括：多个栅极组件，设置在器件隔离层上；多个栅极分隔件，设置在栅极组件的侧表面上；多个气隙，设置在栅极分隔件之间；多个第一分隔件覆盖层，设置在栅极分隔件和气隙之间并且相对于栅极分隔件具有蚀刻选择性。第一分隔件覆盖层的最上端处于比气隙的最上端高的水平面。
第一分隔件覆盖层可沿着器件隔离层的上表面延伸。
栅极组件之间的第一分隔件覆盖层中的每个可以是U形的。
半导体器件还可包括设置在气隙和第一分隔件覆盖层之间的多个第二分隔件覆盖层。
第二分隔件覆盖层可相对于第一分隔件覆盖层具有蚀刻选择性。
根据发明构思的示例性实施例，一种制造半导体器件的方法包括：在基底上形成第一鳍主体；在基底上形成与第一鳍主体分隔开的第二鳍主体；在第一鳍主体和第二鳍主体之间形成器件隔离层；在第一鳍主体的上表面上形成第一外延区；在第二鳍主体的上表面上形成与第一外延区分隔开的第二外延区；在第一外延区的下侧表面和第二外延区的下侧表面之间形成气隙。第一外延区的下侧表面和第二外延区的下侧表面彼此面对。该方法还包括在第一外延区和第二外延区之间形成外部分隔件覆盖层和内部分隔件覆盖层。内部分隔件覆盖层相对于外部分隔件覆盖层具有蚀刻选择性，从气隙到外部分隔件覆盖层的距离小于从气隙到内部分隔件覆盖层的距离。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更清楚，在附图中：
图1是示出根据发明构思的示例性实施例的半导体器件的布局图；
图2A是根据发明构思的示例性实施例的沿着图1的线I-I'截取的剖视图；
图2B是根据发明构思的示例性实施例的沿着图1的线II-II'截取的剖视图；
图2C是根据发明构思的示例性实施例的沿着图1的线III-III'截取的剖视图；
图2D是根据发明构思的示例性实施例的图2C中示出的区域P的放大图；
图3A至图3C是示出根据发明构思的示例性实施例的半导体器件的剖视图；
图4A至图4C是示出根据发明构思的示例性实施例的半导体器件的剖视图；
图5A至图5C是示出根据发明构思的示例性实施例的半导体器件的剖视图；
图6A至图6C是示出根据发明构思的示例性实施例的半导体器件的剖视图；
图7A至图21A、图7B至图21B和图7C至图21C是顺序示出根据发明构思的示例性实施例的形成半导体器件的方法的剖视图；
图14D是根据发明构思的示例性实施例的图14C中示出的区域R的放大图；
图22A至图25A、图22B至图25B和图22C至图25C是顺序示出根据发明构思的示例性实施例的形成半导体器件的方法的剖视图；
图26A至图29A、图26B至图29B和图26C至图29C是顺序示出根据发明构思的示例性实施例的形成半导体器件的方法的剖视图；
图30是示出根据发明构思的示例性实施例的包括半导体器件的半导体模块的视图；
图31是示出根据发明构思的示例性实施例的包括半导体器件的移动系统的框图；
图32是示出根据发明构思的示例性实施例的包括半导体器件的电子系统的框图。
具体实施方式
下文中，将参照附图更充分地描述本发明构思的示例性实施例。在附图中，同样的附图标记可始终表示同样的元件。
在附图中，为了清晰起见，可夸大层和区域的长度和厚度以及层和区域的尺寸和相对尺寸。另外，将理解，当第一元件被称为“在”第二元件“上”时，第一元件可直接在第二元件上，或者可在第一元件和第二元件之间插入第三元件。
将理解，在本文中可使用术语“第一”、“第二”等将一个元件与另一个区分开，这些元件不受这些术语限制。因此，可将示例性实施例中的“第一”元件在另一个示例性实施例中被描述为“第二”元件。
本文中使用的术语是只是出于描述特定示例性实施例的目的，而不旨在限制本发明构思。如本文中使用的，单数形式“一”、“一个”、“该”等旨在也包括复数形式，除非上下文另外清楚指明。
本文中，当将两个或更多个元件或值描述为彼此基本上相同或者大致相等时，要理解，这些元件或值彼此相等，不能彼此区分开，或者能彼此区分开，但功能上彼此相同，如本领域的普通技术人员将理解的。另外，当将两个方向描述为彼此基本上平行或垂直时，要理解，这两个方向彼此精确平行或垂直，或者彼此大致平行或垂直，如本领域的普通技术人员将理解的。另外，当将过程描述为基本上同时执行时，要理解，这些过程可精确同时地或者大致同时地执行，如本领域的普通技术人员将理解的。
本文中，当将第一元件或层描述为包围第二元件或层时，要理解，第一元件或层可完全包围第二元件或层或者可部分包围第二元件或层，如上下文(包括附图)所指示的。
本文中，当将第一层或元件描述为相对于第二层或元件具有蚀刻选择性时，要理解，这两个元件的蚀刻速率彼此相关，使得这些层在蚀刻过程期间不以相同方式进行蚀刻。例如，在第二层或元件正被蚀刻时可不蚀刻相对于第二层或元件具有蚀刻选择性的第一层或元件，或者第一层或元件可按与第二层或元件不同的速度/速率进行蚀刻。
图1是示出根据发明构思的示例性实施例的半导体器件的布局图。图2A是根据发明构思的示例性实施例的沿着图1的线I-I'截取的剖视图。图2B是根据发明构思的示例性实施例的沿着图1的线II-II'截取的剖视图。图2C是根据发明构思的示例性实施例的沿着图1的线III-III'截取的剖视图。图2D是根据发明构思的示例性实施例的图2C中示出的区域P的放大图。另外，本文中的其它附图中示出的线I-I'、线II-II'和线III-III'对应于根据发明构思的示例性实施例的沿着图1的线I-I'、线II-II'和线III-III'截取的剖视图。
参照图1和图2A至图2D，根据示例性实施例的半导体器件可包括基底100、器件隔离层200、栅极组件300、栅极分隔件350、外延区400、分隔件覆盖层610、阻止件700、层间绝缘层800和接触组件900。
基底100可包括半导体晶圆。例如，基底100可包括单晶硅晶圆、绝缘体上硅(SOI)或包括硅锗层的硅晶圆。然而，基底100不限于此。
基底100可包括鳍主体110。鳍主体110可被形成为从基底100突出。鳍主体110可在背离基底100的方向上延伸以从基底100突出。鳍主体110可彼此基本上平行。在示例性实施例中，相邻的鳍主体110之间的距离可以是不同的。在示例性实施例中，相邻的鳍主体110之间的距离可以是恒定的。
器件隔离层200可设置在鳍主体110之间。器件隔离层200可在与鳍主体110相同的方向上延伸。器件隔离层200可覆盖鳍主体110的侧表面。
器件隔离层200可包括绝缘材料。例如，器件隔离层200可包括氧化硅(SiO)。然而，器件隔离层200不限于此。
栅极组件300可设置在基底100上。栅极组件300可在背离基底100的方向上延伸。例如，栅极组件300可基本上垂直地横跨鳍主体110和器件隔离层200。栅极组件300可基本上相互平行。在示例性实施例中，相邻的栅极组件300之间的距离可以是恒定的。在示例性实施例中，相邻的栅极组件之间的距离可以是不同的。
栅极组件300中的每个可包括例如界面绝缘层310、栅极绝缘层320、栅极屏障层330和栅电极340。
在示例性实施例中，界面绝缘层310可设置成靠近于鳍主体110。例如，在示例性实施例中，界面绝缘层310可设置在鳍主体110的表面上。在示例性实施例中，界面绝缘层310可直接接触鳍主体110。
界面绝缘层310可包括绝缘材料。例如，界面绝缘层310可以是通过氧化鳍主体110的表面而形成的天然氧化物层。然而，界面绝缘层310不限于此。
栅极绝缘层320可设置在界面绝缘层310上。栅极绝缘层320可延伸到器件隔离层200上。界面绝缘层310可设置在鳍主体110和栅极绝缘层320之间。
栅极绝缘层320可包括绝缘材料。栅极绝缘层320可具有高k介电常数。例如，栅极绝缘层320可包括诸如氧化铪(HfO)、氧化铝(AlO)、氧化钛(TiO)等金属氧化物。然而，栅极绝缘层320不限于此。
栅极屏障层330可设置在栅极绝缘层320上。栅极屏障层330可包括屏障材料。例如，栅极屏障层330可包括钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)。然而，栅极屏障层330不限于此。
栅电极340可设置在栅极屏障层330上。栅电极340可包括导电材料。例如，栅电极340可包括诸如钨(W)、铜(Cu)、钛(Ti)等金属或金属化合物。然而，栅电极340不限于此。
栅极组件300可包括器件隔离层200上的栅极尾部区域300t。栅极尾部区域300t可被形成为从栅极组件300的侧表面突出，如图2B中所示。栅极尾部区域300t可设置在栅极组件300的最下端上，如图2B中所示。
栅极分隔件350可设置在栅极组件300的侧表面上。栅极分隔件350可沿着栅极组件300(例如，在纵向方向上)延伸。例如，栅极分隔件350可基本上垂直地横跨鳍主体110和器件隔离层200。
栅极分隔件350可覆盖器件隔离层200上的栅极尾部区域300t，如图2B中所示。栅极尾部区域300t上的栅极分隔件350的厚度可相对薄。
在器件隔离层200上，栅极分隔件350的最下端可处于比栅极组件300的下表面高的水平面(例如，可具有较大的高度)。器件隔离层200上的栅极分隔件350的最下端可处于与器件隔离层200的上表面基本上相同的高度。器件隔离层200上的栅极组件300的下表面可处于比器件隔离层200的上表面低的高度(例如，可具有较小的高度)。
栅极分隔件350可包括绝缘材料。栅极分隔件350可包括碳。例如，栅极分隔件350可包括硅碳氮氧化物(SiCON)。然而，栅极分隔件350不限于此。
气隙AG可处于栅极分隔件350之间。气隙AG可处于相邻的鳍主体110之间。气隙AG可处于器件隔离层200上方。
外延区400可设置在栅极分隔件350之间。外延区400可设置在鳍主体110的上表面上。栅极分隔件350之间的鳍主体110的上表面可处于比栅极组件300下方的鳍主体110的上表面低的水平面处。在鳍主体110上，外延区400的下表面可处于比栅极组件300的下表面低的水平面。外延区400可用作例如源极/漏极区。
外延区400可包括外延生长材料。例如，外延区400可包括外延生长硅(Si)、硅锗(SiGe)、或碳化硅(SiC)。外延区400还可包括掺杂剂。例如，外延区400可包括磷(P)、砷(As)或硼(B)。然而，外延区400不限于此。
外延区400可相互分隔开。外延区400中的每个可包括下侧表面400LS、上侧表面400US和上表面400TS。上侧表面400US可设置在下侧表面400LS和上表面400TS之间。上侧表面400US的斜率可与下侧表面400LS的斜率相反。例如，外延区400的下侧表面400LS可指向器件隔离层200。
彼此面对的相邻的外延区400的下侧表面400LS可指向气隙AG。气隙AG可处于相邻的鳍主体110、器件隔离层200、栅极分隔件350以及相邻的外延区400的下侧表面400LS之间。
外延氧化物层410可设置在外延区400的表面上。外延氧化物层410可以是例如通过氧化外延区400的表面而形成的天然氧化物层。然而，外延氧化物层410不限于此。
分隔件覆盖层610可设置在栅极分隔件350和气隙AG之间。分隔件覆盖层610可包围气隙AG。例如，分隔件覆盖层610可设置在鳍主体110、器件隔离层200、栅极分隔件350以及外延区400与气隙AG之间。相邻的外延区400之间的空间可被分隔件覆盖层610填充。
分隔件覆盖层610可均包括内部分隔件覆盖层611(例如，第二分隔件覆盖层)和外部分隔件覆盖层612(例如，第一分隔件覆盖层)。
在示例性实施例中，内部分隔件覆盖层611可直接接触鳍主体110、器件隔离层200和栅极分隔件350。内部分隔件覆盖层611可延伸到彼此面对的相邻的外延区400的下侧表面400LS上。内部分隔件覆盖层611可直接接触外延区400的下侧表面400LS。
在示例性实施例中，内部分隔件覆盖层611可不填充相邻外延区400之间的空间。例如，相邻外延区400的下侧表面400LS上的内部分隔件覆盖层611可彼此分隔开。例如，在示例性实施例中，器件隔离层200上的栅极分隔件350之间的内部分隔件覆盖层611可以是U形的。
外部分隔件覆盖层612可设置在内部分隔件覆盖层611上。外部分隔件覆盖层612可靠近对应的气隙AG设置。外部分隔件覆盖层612可设置在对应的气隙AG和内部分隔件覆盖层611之间。内部分隔件覆盖层611可在外部分隔件覆盖层612和对应的器件隔离层200之间以及相邻栅极分隔件350之间延伸。相比于内部分隔件覆盖层611，外部分隔件覆盖层612更靠近对应的气隙AG设置。也就是说，从气隙AG到外部分隔件覆盖层612的距离小于从气隙AG到内部分隔件覆盖层611的距离。
气隙AG可被对应的分隔件覆盖层610的外部分隔件覆盖层612包围。外部分隔件覆盖层612的最上端可处于比内部分隔件覆盖层611的最上端高的水平面处。相邻外延区400之间的空间可被外部分隔件覆盖层612阻挡。外部分隔件覆盖层612可填充相邻外延区400之间的空间。外部分隔件覆盖层612的最上端可设置在外延区400的上侧表面400US下方。
内部分隔件覆盖层611和外部分隔件覆盖层612可包括绝缘材料。外部分隔件覆盖层612可相对于栅极分隔件350具有蚀刻选择性。例如，外部分隔件覆盖层612可包括氮化硅(SiN)。内部分隔件覆盖层611可相对于外部分隔件覆盖层612具有蚀刻选择性。例如，内部分隔件覆盖层611可包括氧化硅(SiO)。然而，外部分隔件覆盖层612和内部分隔件覆盖层611不限于此。
在本文中已经将根据发明构思的示例性实施例的半导体器件描述为具有相对于外部分隔件覆盖层612具有蚀刻选择性的内部分隔件覆盖层611。然而，发明构思的示例性实施例不限于此。例如，在示例性实施例中，内部分隔件覆盖层611可相对于栅极分隔件350具有蚀刻选择性。在发明构思的示例性实施例中，内部分隔件覆盖层611和外部分隔件覆盖层612都可包括例如氮化硅(SiN)。
根据发明构思的示例性实施例的半导体器件可具有设置在栅极分隔件350和气隙AG之间的分隔件覆盖层610。分隔件覆盖层610可包括相对于栅极分隔件350具有选择蚀刻性的外部分隔件覆盖层612。因此，在根据发明构思的示例性实施例的半导体器件中，可防止因栅极分隔件350的受损区域而造成栅极组件300和外延区400之间电连接。因此，在根据发明构思的实施例的半导体器件中，可阻挡(例如，减小或防止)栅极组件300和外延区400之间的漏电流。
阻止件700可设置在器件隔离层200上。阻止件700可设置在外延区400之间。阻止件700可设置在外延氧化物层410上。阻止件700可包括绝缘材料。例如，阻止件700可包括氮化硅(SiN)。然而，阻止件700不限于此。
层间绝缘层800可设置在阻止件700上。层间绝缘层800可包括绝缘材料。层间绝缘层800可相对于阻止件700具有蚀刻选择性。例如，层间绝缘层800可包括氧化硅(SiO)。然而，层间绝缘层800不限于此。
接触组件900可设置在外延区400的上表面400TS上。接触组件900可穿过阻止件700和层间绝缘层800。接触组件900可直接接触外延区400。
接触组件900可连接在相邻外延区400之间。用于连接在相邻外延区400之间的接触组件900可直接接触分隔件覆盖层610。
接触组件900可包括例如硅化物层910、接触屏障层920和接触塞930。
硅化物层910可直接形成在外延区400的表面上。硅化物层910可包括金属硅化物。例如，硅化物层910可包括硅化钨、硅化镍、硅化钛或硅化钴。然而，硅化物层910不限于此。
接触屏障层920可设置在硅化物层910上。接触屏障层920可包括屏障金属。例如，接触屏障层920可包括钛(Ti)、氮化钛(TiN)、钽(Ta)或氮化钽(TaN)。然而，接触屏障层920不限于此。
接触塞930可设置在接触屏障层920上。接触塞930可包括导电材料。例如，接触塞930可包括诸如钨(W)、铜(Cu)、钛(Ti)等金属或金属化合物。然而，接触塞930不限于此。
结果，在根据发明构思的示例性实施例的半导体器件中，外部分隔件覆盖层612可设置在器件隔离层200上的栅极分隔件350和气隙AG之间。外部分隔件覆盖层612可相对于栅极分隔件350具有蚀刻选择性。因此，在根据发明构思的示例性实施例的半导体器件中，可阻挡(例如，减小或防止)栅极组件300和外延区400之间的漏电流。因此，根据发明构思的示例性实施例，可防止半导体器件的故障并且可提高其可靠性。
已经将本文中描述的根据发明构思的示例性实施例的半导体器件描述为具有包括单层的栅极分隔件350。然而，如图3A至图3C中所示，在根据发明构思的示例性实施例的半导体器件中，栅极分隔件350可包括内部栅极分隔件351和外部栅极分隔件352。在示例性实施例中，外部栅极分隔件352可包括与内部栅极分隔件351相同的材料，但含有不同组分比。例如，在示例性实施例中，内部栅极分隔件351和外部栅极分隔件352可包括含不同组分比的硅碳氮氧化物(SiCON)。
可供选择地，在示例性实施例中，外部栅极分隔件352可包括与内部栅极分隔件351不同的材料。例如，外部栅极分隔件352可相对于内部栅极分隔件351具有蚀刻选择性。
在根据发明构思的示例性实施例的半导体器件中，气隙AG可被外部分隔件覆盖层612包围(例如，完全包围)，如例如在图2A至图2D和图3A至图3C中示出的。然而，如图4A至图4C中所示，在根据发明构思的示例性实施例的半导体器件中，相邻外延区400之间的空间可不被外部分隔件覆盖层612完全填充。例如，气隙AG的最上端可被接触组件900覆盖。例如，在示例性实施例中，器件隔离层200上的栅极分隔件350之间的外部分隔件覆盖层612可以是U形的。
图5A至图5C是示出根据发明构思的示例性实施例的半导体器件的剖视图。
参照图5A至图5C，根据发明构思的示例性实施例的半导体器件可包括基底100、器件隔离层200、栅极组件300、栅极分隔件350、外延区400、分隔件覆盖层620、阻止件700、层间绝缘层800和接触组件900。
基底100可包括鳍主体110。栅极组件300可包括界面绝缘层310、栅极绝缘层320、栅极屏障层330和栅电极340。接触组件900可包括硅化物层910、接触屏障层920和接触塞930。气隙AG可处于相邻鳍主体110、器件隔离层200、栅极分隔件350以及相邻外延区400之间。
分隔件覆盖层620可设置在栅极分隔件350和气隙AG之间。分隔件覆盖层620可直接接触栅极分隔件350。分隔件覆盖层620可在器件隔离层200和气隙AG之间延伸。分隔件覆盖层620可直接接触器件隔离层200。分隔件覆盖层620可在外延区400和气隙AG之间延伸。分隔件覆盖层620可直接接触相邻外延区400。气隙AG可被分隔件覆盖层620包围。相邻外延区400之间的空间可被分隔件覆盖层620填充。
分隔件覆盖层620的上表面可以是碗形状的。本文中，当将层的表面描述为碗形状的时，该表面可具有凹形形状。分隔件覆盖层620可包括绝缘材料。分隔件覆盖层620可相对于栅极分隔件350具有蚀刻选择性。例如，分隔件覆盖层620可包括氮化硅(SiN)。然而，分隔件覆盖层620不限于此。
根据发明构思的示例性实施例的半导体器件还可包括设置在分隔件覆盖层620和接触组件900之间的上部覆盖图案625。相邻外延区400之间的空间可用分隔件覆盖层620和上部覆盖图案625填充。上部覆盖图案625可包括绝缘材料。例如，上部覆盖图案625可包括与阻止件700相同的材料。上部覆盖图案625可包括氮化硅(SiN)。然而，上部覆盖图案625不限于此。
图6A至图6C是示出根据发明构思的示例性实施例的半导体器件的剖视图。
参照图6A至图6C，根据发明构思的示例性实施例的半导体器件可包括：基底100，包括鳍主体110；器件隔离层200，设置在鳍主体110之间；栅极组件300，与鳍主体110和器件隔离层200交叉；栅极分隔件350，设置在栅极组件300的侧表面上；外延区400，设置在栅极分隔件350、相邻鳍主体110、器件隔离层200之间的鳍主体110的上表面上；气隙AG，处于栅极分隔件350以及相邻外延区400之间；分隔件覆盖层631、632，包围气隙AG；阻止件700，设置在器件隔离层200和外延区400上；层间绝缘层800，设置在阻止件700上；接触组件900，与外延区400电连接。
栅极组件300中的每个可包括层间绝缘层310、栅极绝缘层320、栅极屏障层330和栅电极340。接触组件900中的每个可包括硅化物层910、接触屏障层920和接触塞930。分隔件覆盖层631和632可分别被称为内部分隔件覆盖层631和外部分隔件覆盖层632。
内部分隔件覆盖层631可设置在栅极分隔件350和外部分隔件覆盖层632之间。内部分隔件覆盖层631可直接接触栅极分隔件350。内部分隔件覆盖层631可在器件隔离层200和外部分隔件覆盖层632之间延伸。内部分隔件覆盖层631可直接接触器件隔离层200。例如，栅极分隔件350和器件隔离层200之间的内部分隔件覆盖层631可以是U形的。
内部分隔件覆盖层631可包括绝缘材料。内部分隔件覆盖层631可相对于栅极分隔件350具有蚀刻选择性。例如，内部分隔件覆盖层631可包括氮化硅(SiN)。然而，内部分隔件覆盖层631不限于此。
外部分隔件覆盖层632可靠近气隙AG设置。外部分隔件覆盖层632可设置在内部分隔件覆盖层631和气隙AG之间。例如，气隙AG可被外部分隔件覆盖层632包围。
外部分隔件覆盖层632的厚度可不同于内部分隔件覆盖层631的厚度。例如，外部分隔件覆盖层632可比内部分隔件覆盖层631厚。
外部分隔件覆盖层632的上表面可连接到对应的内部分隔件覆盖层631的上表面。内部分隔件覆盖层631的上表面和外部分隔件覆盖层632的上表面可以是连续的。相连的内部分隔件覆盖层631的上表面和外部分隔件覆盖层632的上表面可以是碗形状的。
外部分隔件覆盖层632可包括绝缘材料。外部分隔件覆盖层632可相对于内部分隔件覆盖层631具有蚀刻选择性。例如，外部分隔件覆盖层632可包括氧化硅(SiO)。然而，外部分隔件覆盖层632不限于此。
根据发明构思的示例性实施例的半导体器件还可包括设置在分隔件覆盖层630和接触组件900之间的上部覆盖图案635。相邻的外延区400之间的空间可被分隔件覆盖层630和上部覆盖图案635填充。例如，上部覆盖图案635可包括氮化硅(SiN)。然而，上部覆盖图案635不限于此。
图7A至图21A、图7B至图21B和图7C至图21C是顺序示出根据发明构思的示例性实施例的形成半导体器件的方法的剖视图。图14D是根据发明构思的示例性实施例的图14C中示出的区域R的放大图。
参照图2A至图2D、图7A至图21A、图7B至图21B、图7C至图21C和图14D，将描述根据发明构思的实施例的形成半导体器件的方法。参照图7A至图7C，根据发明构思的示例性实施例的形成半导体器件的方法可包括以下过程：制备包括鳍主体110的基底100；在鳍主体110之间形成器件隔离层200；在基底100上，形成与鳍主体110和器件隔离层200基本上垂直交叉的牺牲栅极组件10。
制备包括鳍主体110的基底100的过程可包括通过蚀刻基底100来形成鳍主体110的过程。鳍主体110可被形成为相互基本上平行。在示例性实施例中，相邻鳍主体110之间的距离可以是不同的。在示例性实施例中，相邻鳍主体110之间的距离可以是恒定的。
器件隔离层200可包括绝缘材料。例如，形成器件隔离层200的过程可包括用氧化硅(SiO)填充鳍主体110之间的过程。然而，器件隔离层200不限于此。
形成牺牲栅极组件10的过程可包括：在鳍主体110上形成牺牲栅极绝缘图案11的过程；在牺牲栅极绝缘图案11和器件隔离层200上形成牺牲栅电极12的过程；在牺牲栅电极12上形成牺牲栅极覆盖图案13的过程。鳍主体110上的牺牲栅极组件10可均包括牺牲栅极绝缘图案11、牺牲栅电极12和牺牲栅极覆盖图案13。器件隔离层200上的牺牲栅极组件10可均包括牺牲栅电极12和牺牲栅极覆盖图案13。
形成牺牲栅极绝缘图案11的过程、形成牺牲栅电极12的过程和形成牺牲栅极覆盖图案13的过程可基本上同时执行。例如，形成牺牲栅极组件10的过程可包括：在上面形成有器件隔离层200的基底100上形成牺牲栅极绝缘层的过程；在牺牲栅极绝缘层上形成牺牲栅电极层的过程；在牺牲栅电极层上形成牺牲栅极覆盖层的过程；将牺牲栅极绝缘层、牺牲栅电极层和牺牲栅极覆盖层图案化的过程。
器件隔离层200上的牺牲栅极组件10可包括牺牲尾部区域10t。可通过鳍主体110和器件隔离层200之间的阶梯差异来产生牺牲尾部区域10t。牺牲尾部区域10t可被形成为从牺牲栅极组件10的侧表面突出。
参照图8A至图8C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在牺牲栅极组件10的侧表面上形成栅极分隔件350的过程。
形成栅极分隔件350的过程可包括：在上面形成有牺牲栅极组件10的基底100上形成包括诸如硅碳氮氧化物(SiCON)的绝缘材料的分隔件绝缘层的过程；蚀刻分隔件绝缘层的过程。
器件隔离层200上的栅极分隔件350可覆盖牺牲栅极组件10的牺牲尾部区域10t，如图8B中所示。牺牲栅极组件10的牺牲尾部区域10t上的栅极分隔件350可被形成为相对薄。
参照图9A至图9C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在栅极分隔件350之间形成鳍型凹陷区域100r的过程。
形成鳍型凹陷区域100r的过程可包括将通过栅极分隔件350暴露的鳍主体110凹陷的过程。由于形成了鳍型凹陷区域100r，导致栅极分隔件350之间的鳍主体110的上表面可处于比牺牲栅极组件10的下表面上的鳍主体110的上表面低的水平面。
参照图10A至图10C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在栅极分隔件350之间形成外延区400的过程。
形成外延区400的过程可包括从栅极分隔件350之间的鳍主体110外延生长外延区400的外延生长过程。外延区400可填充鳍型凹陷区域100r。例如，外延区400可包括从被鳍型凹陷区域100r暴露的鳍主体110生长的外延生长材料。
外延区400可相互分隔开。在示例性实施例中，相邻外延区400之间的距离可以是不同的。相邻外延区400之间的距离可与对应的相邻鳍主体110之间的距离成比例。例如，相比于设置在相对彼此远离的相邻鳍主体110上的外延区400，设置在相对彼此靠近的相邻鳍主体110上的外延区400可被设置成彼此更靠近。
在示例性实施例中，外延区400的边缘可随着其上表面的水平面靠近栅极分隔件350而逐渐降低。例如，在示例性实施例中，栅极分隔件350之间的外延区400的上表面可形成为缓缓凸起的形状。鳍主体110的上表面和外延区400的上表面之间的距离可在从外延区400的边缘到栅极分隔件350的方向上逐渐减小。
参照图11A至图11C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在上面形成有外延区400的基底100上形成缓冲层511的过程。
形成缓冲层511的过程可包括在上面形成有外延区400的基底100上沉积诸如氧化硅(SiO)的绝缘材料的过程。然而，形成缓冲层511的过程不限于此。
在根据发明构思的示例性实施例的形成半导体器件的方法中，可用氧化硅(SiO)形成缓冲层511。在根据发明构思的示例性实施例的形成半导体器件的方法中，缓冲层511可被形成为相对于栅极分隔件350具有蚀刻选择性。例如，在根据发明构思的示例性实施例的形成半导体器件的方法中，缓冲层511可由氮化硅(SiN)形成。然而，缓冲层511不限于此。
可通过缓冲层511阻挡(例如，填充)相邻外延区400之间的空间。例如，缓冲层511可填充相邻外延区400之间的空间。可通过形成缓冲层511、器件隔离层200、栅极分隔件350和相邻外延区400的过程，在相邻鳍主体110之间形成气隙AG。气隙AG可被缓冲层511包围。
参照图12A至图12C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在上面形成有外延区400的基底100上形成缓冲图案512的过程。
形成缓冲图案512的过程可包括蚀刻缓冲层511的过程。缓冲图案512可覆盖栅极分隔件350之间的外延区400的边缘。形成缓冲图案512的过程可包括去除设置在器件隔离层200上的缓冲层511的过程。例如，形成缓冲图案512的过程可包括湿蚀刻缓冲层511的过程。然而，形成缓冲图案512的过程不限于此。
缓冲图案512可包围气隙AG。缓冲图案512可包括相邻外延区400之间的未蚀刻的缓冲层511。器件隔离层200上的缓冲图案512的上表面可以是碗形状的。
参照图13A至图13C，根据发明构思的示例性实施例的形成半导体器件的方法可包括掺杂外延区400的过程。
掺杂外延区400的过程可包括例如离子注入过程。例如，掺杂外延区400的过程可包括将例如磷(P)、砷(As)或硼(B)注入外延区400中的过程。然而，掺杂外延区400的过程不限于此。
在发明构思的示例性实施例中，掺杂外延区400的过程可在形成缓冲图案512的状态下执行。在掺杂外延区400的过程中，缓冲图案512可防止掺杂剂在鳍主体110的方向上掺杂。因此，在根据发明构思的示例性实施例的形成半导体器件的方法中，可防止鳍主体110在掺杂外延区400的过程中被掺杂。因此，在根据发明构思的示例性实施例的形成半导体器件的方法中，可防止短沟道效应。
参照图14A至图14D，根据发明构思的示例性实施例的形成半导体器件的方法可包括暴露设置在相邻外延区400之间的器件隔离层200的过程。
暴露设置在相邻外延区400之间的器件隔离层200的过程可包括在相邻外延区400之间形成开口的过程。例如，暴露设置在相邻外延区400之间的器件隔离层200的过程可包括去除填充相邻外延区400之间的空间的缓冲图案512的过程。可通过暴露设置在相邻外延区400之间的器件隔离层200的过程来去除气隙AG。
根据发明构思的示例性实施例的形成半导体器件的方法可包括通过暴露设置在相邻外延区400之间的器件隔离层200的过程来形成内部分隔件覆盖层611。内部分隔件覆盖层611可以是例如在如上所述去除了缓冲图案512的填充相邻外延区400之间的空间的一些部分之后保留下来的缓冲图案512的其它部分。器件隔离层200上的栅极分隔件350之间的内部分隔件覆盖层611可以是U形的。内部分隔件覆盖层611可只延伸到器件隔离层200上彼此面对的相邻外延区400的下侧表面400LS，如图14D中所示。
参照图15A至图15C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在上面形成有内部分隔件覆盖层611的基底100上形成阻止件700的过程。
阻止件700可相对于栅极分隔件350具有蚀刻选择性。例如，形成阻止件700的过程可包括在上面形成有内部分隔件覆盖层611的基底100上沉积诸如氮化硅(SiN)的绝缘材料的过程。然而，形成阻止件700的过程不限于此。
阻止件700可延伸到内部分隔件覆盖层611上。阻止件700可阻挡相邻外延区400之间的接触。相邻外延区400之间的空间可被阻止件700填充。通过形成阻止件700、器件隔离层200、栅极分隔件350和相邻外延区400的过程，在相邻鳍主体110之间可形成气隙AG。气隙AG可被阻止件700包围。
在根据发明构思的示例性实施例的形成半导体器件的方法中，可在外延区400和阻止件700之间形成外延氧化物层410。外延氧化物层410可以是例如通过将外延区400的表面氧化而形成的天然氧化物层。然而，外延氧化物层410不限于此。在示例性实施例中，由于内部分隔件覆盖层611，导致外延氧化物层410可不形成在彼此面对的相邻外延区400的下侧表面上。
参照图16A至图16C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在上面形成有阻止件700的基底100上形成层间绝缘层800的过程。
可借助例如平坦化过程来形成层间绝缘层800。平坦化过程可包括例如化学机械抛光(CMP)过程。然而，层间绝缘层800的形成不限于此。
参照图17A至图17C，根据发明构思的示例性实施例的形成半导体器件的方法可包括去除牺牲栅极覆盖图案13的过程。
去除牺牲栅极覆盖图案13的过程可包括暴露牺牲栅电极12的上表面的过程。暴露牺牲栅电极12的上表面的过程可包括对上面形成有层间绝缘层800的基底100执行回蚀或平坦化过程。然而，去除牺牲栅极覆盖图案13的过程不限于此。
参照图18A至图18C，根据发明构思的示例性实施例的形成半导体器件的方法可包括去除牺牲栅电极12的过程。
可通过去除牺牲栅电极12的过程来暴露栅极分隔件350之间的器件隔离层200。
参照图19A至图19C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在栅极分隔件350之间形成栅极沟槽GT的过程。
形成栅极沟槽GT的过程可包括去除牺牲栅极绝缘图案11的过程。可通过去除牺牲栅极绝缘图案11的过程将器件隔离层200凹陷。例如，可通过在栅极分隔件350之间暴露的器件隔离层200上形成栅极沟槽GT的过程来形成栅极凹陷区域900r。
参照图20A至图20C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在栅极沟槽GT中形成栅极组件300的过程。
形成栅极组件300的过程可包括形成界面绝缘层310、形成栅极绝缘层320、形成栅极屏障层330和形成栅电极340的过程。
栅极组件300可包括器件隔离层200上的栅极尾部区域300t。栅极尾部区域300t可被形成为从栅极组件300的侧表面突出。可通过牺牲尾部区域10t形成栅极尾部区域300t。例如，栅极尾部区域300t可以是填充牺牲尾部区域10t的栅极组件300。
在去除牺牲栅极组件10的过程中，栅极分隔件350的相对薄和/或带有缺陷的区域会被受损。在形成栅极组件300的过程中，形成栅极组件300的材料可填充栅极分隔件350的具有缺陷的区域。在根据发明构思的示例性实施例的形成半导体器件的方法中，可在栅极分隔件350和气隙AG之间设置阻止件700的状态下形成栅极组件300。因此，在根据发明构思的示例性实施例的形成半导体器件的方法中，可防止形成栅极组件300的材料填充穿过栅极分隔件350带有缺陷的区域的气隙AG。因此，在根据发明构思的示例性实施例的形成半导体器件的方法中，可阻挡(例如，减小或防止)栅极组件300和外延区400之间的漏电流。
栅极组件300可填充栅极凹陷区域900r。在示例性实施例中，器件隔离层200上的栅极组件300的下表面可处于比器件隔离层200的上表面低的水平面。器件隔离层200上的栅极组件300的下表面可处于比栅极分隔件350的最下端低的水平面。器件隔离层200上的栅极组件300的下表面可处于比内部分隔件覆盖层611的下表面低的水平面。
参照图21A至图21C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在上面形成有栅极组件300的基底100上形成接触孔CH的过程。
形成接触孔CH的过程可包括去除设置在外延区400的上部区域上的外延氧化物层410、阻止件700和层间绝缘层800的过程。
形成在相邻外延区400上的接触孔CH可彼此连接。例如，可通过一个接触孔CH暴露相邻外延区400的上表面。
在根据发明构思的示例性实施例的形成半导体器件的方法中，可通过形成接触孔CH的过程来形成外部分隔件覆盖层612。外部分隔件覆盖层612可以是相邻外延区400之间的由于形成接触孔CH的过程而导致形成的剩余阻止件700。外部分隔件覆盖层612可包围气隙AG。相邻外延区400之间的空间可被外部分隔件覆盖层612填充。内部分隔件覆盖层611和外部分隔件覆盖层612可形成分隔件覆盖层610。
参照图2A至图2D，根据发明构思的示例性实施例的形成半导体器件的方法可包括在接触孔CH中形成接触组件900的过程。
形成接触组件900的过程可包括形成硅化物层910、形成接触屏障层920和形成接触塞930的过程。
图22A至图25A、图22B至图25B和图22C至图25C是顺序示出根据发明构思的示例性实施例的形成半导体器件的方法的剖视图。
参照图5A至图5C、图22A至图25A、图22B至图25B和图22C至图25C，将描述根据发明构思的示例性实施例的形成半导体器件的方法。参照图22A至图22C，根据发明构思的示例性实施例的形成半导体器件的方法可包括：在基底100上的鳍主体110之间形成器件隔离层200的过程；形成与鳍主体110和器件隔离层200基本上垂直交叉的牺牲栅极组件10的过程；在牺牲栅极组件10的侧表面上形成栅极分隔件350的过程；在被栅极分隔件350暴露的鳍主体110的上表面上形成外延区400的过程；在上面形成外延区400的基底100上形成缓冲层520的过程。
形成缓冲层520的过程可包括在上面形成外延区400的基底100上沉积相对于栅极分隔件350具有蚀刻选择性的材料的过程。例如，缓冲层520可包括氮化硅(SiN)。然而，缓冲层520不限于此。
可用缓冲层520填充相邻外延区400之间的空间。由于形成缓冲层520，导致可在相邻鳍主体110、器件隔离层200、栅极分隔件350以及相邻外延区400之间形成气隙AG。
参照图23A至图23C，根据发明构思的示例性实施例的形成半导体器件的方法可包括形成包围气隙AG的分隔件覆盖层620的过程和掺杂外延区400的过程。
形成分隔件覆盖层620的过程可包括湿蚀刻缓冲层520的过程。分隔件覆盖层620可包括相邻外延区400之间的剩余缓冲层520。器件隔离层200上的分隔件覆盖层620的上表面可以是碗形状的。
分隔件覆盖层620可覆盖栅极分隔件350之间的外延区400的边缘。分隔件覆盖层620可防止在掺杂外延区400的过程期间鳍主体110被掺杂。
参照图24A至图24C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在上面形成分隔件覆盖层620的基底100上形成阻止件700的过程。
参照图25A至图25C，根据发明构思的示例性实施例的形成半导体器件的方法可包括形成层间绝缘层800的过程、去除牺牲栅极组件10的过程、形成栅极组件300的过程和形成接触孔CH的过程。
在根据发明构思的示例性实施例的形成半导体器件的方法中，可通过形成接触孔CH的过程来去除覆盖外延区400的边缘的分隔件覆盖层620。
在根据发明构思的示例性实施例的形成半导体器件的方法中，可通过形成接触孔CH的过程来形成上部覆盖图案625。上部覆盖图案625可设置在分隔件覆盖层620的上表面上。上部覆盖图案625可以是由于形成接触孔CH的过程而在相邻外延区400之间保留下来的阻止件700的一些部分。相邻外延区400之间的空间可被分隔件覆盖层620和上部覆盖图案625填充。
参照图5A至图5C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在接触孔CH中形成接触组件900的过程。
接触组件900可包括例如硅化物层910、接触屏障层920和接触塞930。
图26A至图29A、图26B至图29B和图26C至图29C是顺序示出根据发明构思的示例性实施例的形成半导体器件的方法的剖视图。
参照图6A至图6C、图26A至图29A、图26B至图29B和图26C至图29C，将描述根据发明构思的示例性实施例的形成半导体器件的方法。参照图26A至图26C，根据发明构思的示例性实施例的形成半导体器件的方法可包括制备包括鳍主体110的基底100的过程、形成器件隔离层200的过程、形成牺牲栅极组件10的过程、形成栅极分隔件350的过程、形成外延区400的过程和形成内部缓冲层531的过程。
形成内部缓冲层531的过程可包括在上面形成有外延区400的基底100上沉积相对于栅极分隔件350具有蚀刻选择性的绝缘材料的过程。例如，可通过氮化硅(SiN)形成内部缓冲层531。然而，形成内部缓冲层531的过程不限于此。
参照图27A至图27C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在内部缓冲层531上形成外部缓冲层532的过程。
形成外部缓冲层532的过程可包括沉积相对于内部缓冲层531具有蚀刻选择性的绝缘材料的过程。例如，可用氧化硅(SiO)形成外部缓冲层532。然而，形成外部缓冲层532的过程不限于此。
形成外部缓冲层532的过程可包括在相邻鳍主体110、器件隔离层200、栅极分隔件350以及相邻外延区400之间形成气隙AG的过程。
外部缓冲层532的厚度可不同于内部缓冲层531的厚度。例如，外部缓冲层532可被形成为比内部缓冲层531厚。
参照图28A至图28C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在上面形成外延区400的基底100上形成分隔件覆盖层630的过程和掺杂外延区400的过程。
形成分隔件覆盖层630的过程可包括蚀刻内部缓冲层531和外部缓冲层532的过程。分隔件覆盖层630可包括内部分隔件覆盖层631和外部分隔件覆盖层632。内部分隔件覆盖层631和外部分隔件覆盖层632可以是由于形成分隔件覆盖层630的过程而导致保留在相邻外延区400之间的内部缓冲层531和外部缓冲层532的一些部分。
外部分隔件覆盖层632的上表面可连接到内部分隔件覆盖层631的上表面。内部分隔件覆盖层631的上表面和外部分隔件覆盖层632的上表面可以是连续的。器件隔离层200上的分隔件覆盖层630的上表面可以是碗形状的。
分隔件覆盖层630可覆盖栅极分隔件350之间的外延区400的边缘。
在根据发明构思的示例性实施例的形成半导体器件的方法中，只将内部分隔件覆盖层631描述为形成在外延区400的边缘上。然而，发明构思的示例性实施例不限于此。例如，在根据发明构思的示例性实施例的形成半导体器件的方法中，外延区400的边缘可被内部分隔件覆盖层631和外部分隔件覆盖层632覆盖。
参照图29A至图29C，根据发明构思的示例性实施例的形成半导体器件的方法可包括在上面形成分隔件覆盖层630的基底100上形成阻止件700的过程。
参照图6A至图6C，根据发明构思的示例性实施例的形成半导体器件的方法可包括形成层间绝缘层800的过程、去除牺牲组件10的过程、形成栅极组件300的过程和形成接触组件900的过程。
图30是示出根据发明构思的示例性实施例的包括半导体器件的半导体模块的视图。
参照图30，半导体模块1000可包括模块基底1100、微处理器1200、多个存储器1300和输入/输出端子1400。微处理器1200、存储器1300和输入/输出端子1400可被安装在模块基底1100上。半导体模块1000可包括多个存储卡和/或卡封装。在示例性实施例中，可利用单个存储器1300替代多个存储器1300。
微处理器1200和存储器1300可包括根据发明构思的示例性实施例的本文中描述的半导体器件。因此，可提高半导体模块1000中的微处理器1200和存储器1300的可靠性。
图31是示出根据发明构思的示例性实施例的包括半导体器件的移动系统的框图。
参照图31，移动系统2000可包括主体单元2100、显示单元2200和外部设备2300。主体单元2100可包括微处理器单元2110、电源2120、功能单元2130和显示控制器单元2140。然而，主体单元2100和移动系统2000不限于此。
主体单元2100可以是诸如(例如)印刷电路板(PCB)的系统板或母板。微处理器单元2110、电源2120、功能单元2130和显示控制器单元2140可被安装或安置在主体单元2100上。
微处理器单元2110可从电源2120接收电压并且可控制功能单元2130和显示控制器单元2140。电源2120可从电源(例如，外部电源)接收恒定电压，将电压分压成各种所需的电压电平，并且将这些电压供应到微处理器单元2110、功能单元2130和显示控制器单元2140。
电源2120可包括电力管理IC(PMIC)。电力管理IC可向微处理器单元2110、功能单元2130和显示控制器单元2140有效地供应电压。
功能单元2130可执行移动系统2000的各种功能。例如，功能单元2130可包括许多组件，这些组件通过与外部设备2300通信(例如，进行拨号)来执行无线通信功能(诸如，例如，将图像输出到显示单元2200、将音频(例如，语音)输出到扬声器等)。例如，功能单元2130可充当图像处理器。然而，功能单元2130不限于此。
当移动系统2000连接到存储卡以扩大存储器容量时，功能单元2130可用作存储卡控制器。当移动系统2000包括通用串行总线(USB)来扩展功能时，功能单元2130可用作接口控制器。然而，功能单元2130不限于此。
显示单元2200可电连接到主体单元2100。例如，显示单元2200可电连接到主体单元2100的显示控制器单元2140。显示单元2200可显示经主体单元2100的显示控制器单元2140处理的图像。
主体单元2100的微处理器单元2110和功能单元2130可包括根据发明构思的示例性实施例的本文中描述的半导体器件。因此，可提高移动系统2000的可靠性。
图32是示出根据发明构思的示例性实施例的包括半导体器件的电子系统的框图。
参照图32，电子系统3000可包括存储器3100、微处理器3200、随机存取存储器(RAM)3300和用户接口3400。电子系统3000可以是例如发光二极管(LED)照明、冰箱、空调、工业切割器、焊接机器、汽车、轮船、飞机、卫星等。然而，电子系统3000不限于此。
存储器3100可存储用于启动微处理器3200的代码、经微处理器3200处理的数据、或外部输入数据。存储器3100可包括控制器。
微处理器3200可对电子系统3000进行编程和控制。RAM 3300可被用作微处理器3200的操作存储器。
用户接口3400可使用总线3500来执行数据通信。用户接口3400可用于将数据输入电子系统3000或者从电子系统3000输出数据。
存储器3100、微处理器3200和RAM 3300可包括根据发明构思的示例性实施例的本文中描述的半导体器件。因此，可提高根据发明构思的示例性实施例的电子系统3000的可靠性。
虽然已经参照本发明构思的示例性实施例具体地示出和描述了本发明构思，但本领域的普通技术人员应该理解，在不脱离由权利要求书限定的本发明构思的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (16)

1.一种半导体器件，包括：
栅极组件，设置在器件隔离层上；
栅极分隔件，设置在栅极组件的侧表面上；
接触组件，设置在栅极分隔件上；
气隙，设置在器件隔离层和接触组件之间；以及
第一分隔件覆盖层，设置在栅极分隔件和气隙之间并且包围气隙；以及
第二分隔件覆盖层，设置在栅极分隔件和第一分隔件覆盖层之间，
其中，第一分隔件覆盖层相对于栅极分隔件具有蚀刻选择性，
其中，栅极组件包括设置在栅极组件的最下端上的栅极尾部区域，
其中，栅极尾部区域从栅极组件的下侧表面朝向栅极分隔件和器件隔离层之间的空间突出，
其中，气隙通过第一分隔件覆盖层与栅极尾部区域分隔开，并且
其中，第二分隔件覆盖层的最上端处于比第一分隔件覆盖层的最上端低的水平面处。
2.根据权利要求1所述的半导体器件，其中，第一分隔件覆盖层直接接触栅极分隔件的至少一部分。
3.根据权利要求1所述的半导体器件，其中，第二分隔件覆盖层相对于第一分隔件覆盖层具有蚀刻选择性。
4.根据权利要求1所述的半导体器件，其中，第二分隔件覆盖层在器件隔离层和第一分隔件覆盖层之间延伸。
5.一种半导体器件，包括：
基底，包括第一鳍主体和与第一鳍主体分隔开的第二鳍主体；
器件隔离层，设置在第一鳍主体和第二鳍主体之间；
栅极组件，设置在基底上；
栅极分隔件，设置在栅极组件的侧表面上；
气隙，设置在第一鳍主体和第二鳍主体之间；以及
分隔件覆盖层，包围气隙并且相对于栅极分隔件具有蚀刻选择性，
其中，分隔件覆盖层位于栅极分隔件和气隙之间，
其中，栅极组件包括设置在栅极组件的最下端上的栅极尾部区域，
其中，栅极尾部区域从栅极组件的下侧表面朝向栅极分隔件和器件隔离层之间的空间突出，
其中，气隙通过分隔件覆盖层与栅极尾部区域分隔开，
其中，分隔件覆盖层包括：第一分隔件覆盖层，设置在栅极分隔件和气隙之间并且包围气隙；以及第二分隔件覆盖层，设置在栅极分隔件和第一分隔件覆盖层之间，并且
其中，第二分隔件覆盖层的最上端处于比第一分隔件覆盖层的最上端低的水平面处。
6.根据权利要求5所述的半导体器件，其中，分隔件覆盖层接触栅极分隔件。
7.根据权利要求5所述的半导体器件，还包括：
第一外延区，设置在栅极分隔件上和第一鳍主体的上表面上；以及
第二外延区，设置在栅极分隔件上和第二鳍主体的上表面上，其中，第二外延区与第一外延区分隔开，
其中，分隔件覆盖层延伸到第一外延区的下侧表面和第二外延区的下侧表面上，其中，第一外延区的下侧表面和第二外延区的下侧表面彼此面对。
8.根据权利要求7所述的半导体器件，其中，分隔件覆盖层直接接触第一外延区的下侧表面和第二外延区的下侧表面。
9.根据权利要求7所述的半导体器件，其中，第一外延区和第二外延区之间的空间被分隔件覆盖层填充。
10.根据权利要求5所述的半导体器件，其中，分隔件覆盖层包括氮化硅。
11.根据权利要求5所述的半导体器件，其中，分隔件覆盖层的上表面是碗形状的。
12.根据权利要求5所述的半导体器件，其中，栅极组件的下表面比分隔件覆盖层的下表面低。
13.根据权利要求12所述的半导体器件，其中，栅极分隔件的最下端与分隔件覆盖层的下表面处于相同的水平面。
14.一种半导体器件，包括：
多个栅极组件，设置在器件隔离层上；
多个栅极分隔件，设置在栅极组件的侧表面上；
多个气隙，设置在栅极分隔件之间；
多个第一分隔件覆盖层，设置在栅极分隔件和气隙之间并且包围气隙，其中，第一分隔件覆盖层相对于栅极分隔件具有蚀刻选择性，以及
多个第二分隔件覆盖层，设置在栅极分隔件和第一分隔件覆盖层之间，
其中，第一分隔件覆盖层的最上端比气隙的最上端高，
其中，栅极组件包括设置在栅极组件的最下端上的栅极尾部区域，
其中，栅极尾部区域从栅极组件的下侧表面朝向栅极分隔件和器件隔离层之间的空间突出，
其中，气隙通过第一分隔件覆盖层与栅极尾部区域分隔开，并且
其中，所述多个第二分隔件覆盖层的最上端处于比所述多个第一分隔件覆盖层的最上端低的水平面处。
15.根据权利要求14所述的半导体器件，其中，第一分隔件覆盖层沿着器件隔离层的上表面延伸。
16.根据权利要求14所述的半导体器件，其中，第二分隔件覆盖层相对于第一分隔件覆盖层具有蚀刻选择性。
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