KR101044383B1 - 정전기 방전 보호 반도체 소자 - Google Patents
정전기 방전 보호 반도체 소자 Download PDFInfo
- Publication number
- KR101044383B1 KR101044383B1 KR1020040007512A KR20040007512A KR101044383B1 KR 101044383 B1 KR101044383 B1 KR 101044383B1 KR 1020040007512 A KR1020040007512 A KR 1020040007512A KR 20040007512 A KR20040007512 A KR 20040007512A KR 101044383 B1 KR101044383 B1 KR 101044383B1
- Authority
- KR
- South Korea
- Prior art keywords
- diffusion layer
- concentration diffusion
- gate electrode
- region
- substrate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 230000001681 protective effect Effects 0.000 title 1
- 238000009792 diffusion process Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 10
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000005611 electricity Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 정전기 방전 보호 소자를 개시한다. 개시된 본 발명의 정전기 방전 보호 소자는, 반도체 기판과, 상기 기판 상에 이격 되어 형성되며, 폴리 게이트 전극 및 폴리 게이트 전극의 측벽에 형성된 스페이서를 포함한 다수개의 게이트 구조물과, 상기 게이트 구조물 사이 기판 영역에 형성된 고농도 확산층 및 상기 고농도 확산층을 둘러쌓며 적어도 폴리 게이트 전극 하부 기판 영역까지 확산되어 형성된 저농도 확산층으로 이루어진 DDD(Double Doped Drain) 구조의 소오스/드레인 영역 및 상기 폴리 게이트 전극의 상면 및 게이트 구조물 사이 기판 영역 상에 형성된 실리사이드막을 포함한다. 또 다른 본 발명의 정전기 방전 보호 소자는 반도체 기판과, 상기 기판 상에 이격 되어 형성되며, 폴리 게이트 전극 및 폴리 게이트 전극의 측벽에 형성된 스페이서를 포함한 다수개의 게이트 구조물과, 상기 게이트 구조물 사이 기판 영역에 형성된 고농도 확산층의 단일 구조의 소오스 영역과, 상기 고농도 확산층 및 상기 고농도 확산층을 둘러쌓며 적어도 폴리 게이트 전극 하부 기판 영역까지 확산되어 형성된 저농도 확산층으로 이루어진 DDD 구조의 드레인 영역 및 상기 폴리 게이트 전극의 상면 및 게이트 구조물 사이 기판 영역 상에 형성된 실리사이드막을 포함한다.
Description
도 1a 및 도 1b는 종래의 기술에 따른 ESD(Electrostatic Discharge) 보호 소자의 구조를 도시한 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 ESD 보호 소자의 구조를 도시한 단면도.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 ESD 보호 소자의 구조를 도시한 단면도.
21, 31: 반도체 기판 23, 33: 게이트 구조물
23a, 33a: 게이트 전극 23b, 33b: 스페이서
25, 35: 저농도 확산층 26, 36: 고농도 확산층
29, 39: 실리사이드막 37a: 드레인
37b: 소오스
본 발명은 반도체 소자와 관련된 것으로, 특히 정전 방전 현상으로 부터 집 적 회로의 내부 소자를 보호하기 위한 정전 방전(ElectroStatic Discharge: 이하 ESD) 보호 소자와 관련된 것이다.
정전기는, 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 일컫는다. 따라서, 정전기에 의한 전류가 전원 전압이 통상 5V 이하로 설계되어 있는 집적 회로 내부로 유입되면, 각 회로 소자들의 치명적인 손상을 입히거나 미세하게 데미지를 받아 소자 신뢰도(reliability)에 심각한 영향을 준다. 그러므로, 정전기에 의한 전류가 반도체 장치의 내부 회로를 파괴하지 않고 외부로 흐를 수 있는 경로를 마련할 필요가 있다. 따라서, 정전기의 유입에 따른 파괴로 부터 집적회로를 보호하기 위하여 집적회로 내부와 외부와의 연결 부위에 ESD 보호 회로를 삽입한다.
상기한 ESD 보호 회로를 구성하는 모스(MOS) 트랜지스터는 ESD 상황에서 균일하게 바이폴라 정션 트랜지스터(bipolar junction transistor: 이하 BJT) 턴온(turn on)하도록 높은 두번째 항복 전류가 요구되어진다.
통상적으로 높은 항복전압을 가지도록 고안된 DDD(double-diffused drain) 구조의 모스(MOS) 소자는 LDD(Low doped drain) 영역을 게이트 폴리의 일측에 접합시켜 게이트 길이가 최소화 되도록 하는 구조를 가진다.
이하, 첨부한 도면에 의거하여 종래의 기술에 따른 ESD 보호 소자에 대해서 설명하기로 한다.
도 1a 및 도 1b는 종래의 기술에 따른 ESD 보호 소자의 구조를 도시한 단면도이다. 도 1a는 종래의 ESD 보호 소자의 레이아웃을 도시한 단면도이며, 도 2b는 상기 도 1a를 A에서 A'까지 자른 단면도이다.
도시한 바와 같이, 반도체 기판(11)의 고전압 소자 영역 상에 폴리 게이트 전극(13a) 및 상기 폴리 게이트 전극(13a)의 측벽에 형성된 스페이서(13b)를 포함한 다수개의 게이트 구조물(13)이 소정의 간격을 두고 이격 배치 되어 있으며,
상기 게이트 전극(13a) 및 스페이서(13b)로 이루어진 게이트 구조물(13) 사이 영역에 고농도 불순물을 주입으로 형성된 고농도 확산층(16) 영역이 정의되어 있으며, 상기 고농도 확산층(16)을 감싸면서 게이트 구조물의 스페이서 하부의 기판 영역에 형성된 저농도 확산층(15)이 형성되며, 상기 저농도 및 고농도 확산층(16, 15)으로 이루어진 DDD(Double Diffused Drain) 구조의 소오스/드레인이 형성된다.
전술한 바와 같은 구조를 가지는 모스(MOS) 트랜지스터는 LDD 영역으로 인해 소오스/드레인 영역에 균일한 안정 저항(ballast)을 구현하지 못하여 ESD 상황에서 기생 트랜지스터(parasitic BJT)가 균일하게 턴온하지 않는 않는 낮은 항복 전압을 갖는다.
상기한 문제점을 개선하기 위하여 ESD 상황에서만 모스(MOS) 트랜지스터의 게이트에 바이어스(bias)가 가해지도록 하여 균일한 전류 분포를 형성하는 게이트- 커플링(gate-coupling) 방법 및 모스 트랜지스터의 드레인과 웰 사이에 전류 소스를 삽입하여 ESD 상황에서 소오스와 웰 사이를 순방향 접합이 되도록 하여 기생 (parasitic) BJT가 턴온되도록 하는 섭스트레이트 펌핑(Substrate-Pumping) 등의 회로적인 방법이 적용되고 있다. 그러나, 상기한 방법은 레이아웃(layout) 면적 증 가, 기술 구현의 복잡성 및 주변 기생 컴포넌트의 영향을 제어하는데 어려움이 있다.
통상의 ESD 보호 소자는 고전압(High Voltage) 영역 및 로직 회로를 구성하기 위한 저전압(Low Voltage) 영역의 두 영역으로 이루어져 있는데, 상기 고전압 영역은 살리사이드 블럭킹 마스크(Salicided Blocking Mask)를 사용하여 난 살리사이드(non-salicide) 영역으로 형성한다.
그러나, 점점 높은 드라이빙을 요구하게 되어 고전압 영역도 살리사이드 공정을 수행하고 있으며, 이는 실리사이드막의 낮은 저항으로 ESD 보호 회로의 정전 방지 특성을 확보하기 힘들다.
따라서, 본 발명은 전술한 바와 같은 종래의 기술에 따른 ESD 소자의 문제점을 해결하기 위하여 안출된 것으로써, 모스 트랜지스터의 기생 트랜지스터가 균일하게 턴온하여 두번째 항복 전류를 향상시킬 수 있는 ESD 보호 소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판; 상기 기판 상에 이격 되어 형성되며, 폴리 게이트 전극 및 폴리 게이트 전극의 측벽에 형성된 스페이서를 포함한 다수개의 게이트 구조물; 상기 게이트 구조물 사이 기판 영역에 형성된 고농도 확산층 및 상기 고농도 확산층을 둘러쌓며 적어도 폴리 게이트 전극 하부 기판 영역까지 확산되어 형성된 저농도 확산층으로 이루어진 DDD(Double Doped Drain) 구조의 소오스/드레인 영역; 상기 폴리 게이트 전극의 상면 및 게이트 구조물 사이 기판 영역 상에 형성된 실리사이드막을 포함하는 정전기 방전 보호 소자를 제공한다.
또한, 반도체 기판; 상기 기판 상에 이격 되어 형성되며, 폴리 게이트 전극 및 폴리 게이트 전극의 측벽에 형성된 스페이서를 포함한 다수개의 게이트 구조물; 상기 게이트 구조물 사이 기판 영역에 형성된 고농도 확산층의 단일 구조의 소오스 영역; 상기 고농도 확산층 및 상기 고농도 확산층을 둘러쌓며 적어도 폴리 게이트 전극 하부 기판 영역까지 확산되어 형성된 저농도 확산층으로 이루어진 DDD 구조의 드레인 영역; 및 상기 폴리 게이트 전극의 상면 및 게이트 구조물 사이 기판 영역 상에 형성된 실리사이드막을 포함하는 정전기 방전 소자를 제공한다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 일 실시예에 따른 ESD 정전 방지 소자에 대해서 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 ESD 보호 소자의 구조를 도시한 단면도이다. 도 2a는 ESD 보호 소자의 레이아웃을 도시하였으며, 도 2b는 상기 도 2a를 자른 단면도이다.
도시한 바와 같이, 기판(21) 상에 폴리 게이트 전극(23a) 및 폴리 게이트 전극의 측벽에 형성된 스페이서(23b)를 포함한 다수개의 게이트 구조물(23)이 소정의 간격을 두고 이격 배치 되어 있다.
또한, 상기 게이트 구조물 사이 기판 영역에 저농도 확산층(25)이 고농도 확 산층(26)을 둘러싸는 DDD(Double Doped Drain: 이하 DDD) 구조로 이루어진 소오스/드레인이 형성된다. 이때, 상기 저농도 확산층(25)은 폴리 게이트 전극(23a) 사이 영역 및 폴리 게이트 전극(23a) 하부까지 확장하여 형성된다.
그리고, 상기 폴리 게이트 전극(23a)의 상면 및 기판의 고농도 확산층(26) 상에는 공지의 살리사이드 공정을 통해 형성된 실리사이드막(29)이 형성되어 있다.
여기서, 상기 저농도 확산층(25)의 폴리 게이트 전극(23a) 하부로의 확장은 모스 트랜지스터의 동작에 영향을 주지 않고 펀치-쓰루(Punch-through)에 의한 항복 전압(Threshold Voltage)의 감소를 막기 위하여, 유효 채널 길이(Effective Channel Length) 즉, 드리프트 투 드리프트 스페이스(Drift to Drift Space)는 유지하면서 안정(Ballast) 저항 역할을 하는 드리프트 영역을 폴리 게이트 전극(23a) 아래로 확장시킴으로써 논-살리사이드(non salicide) 영역을 확보하는 것이다.
상기 논-살리사이드 영역은 상기 DDD 구조 상에 저저항의 실리사이드층이 형성되면 인가되는 전압이 고루 분산되지 않고 저농도 확산층에 전계(Electric Field)가 집중되어 반도체 소자가 파괴되는 현상을 방지하기 위한 것이며, 이는 드리프트 논 살리사이드 영역이 확보되어 ESD 상황에서 게이트 에지(Edge)에서의 전계(Electric Field)를 완화시키고 충분한 안정 저항을 제공함으로써 모스 트랜지스터의 기생 BJT가 전체 액티브 영역에 대하여 균일하게 턴온시키며, 이에 따라, 두번째 항복전류를 향상시킬 수 있다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 ESD 보호 소자의 구조를 도시한 단면도이다. 도 3a는 ESD 보호 소자의 레이아웃을 도시하였으며, 도 3b는 상기 도 3a를 자른 단면도이다.
도시한 바와 같이, 기판(31) 상에 폴리 게이트 전극(33a) 및 폴리게이트 전극의 측벽에 형성된 스페이서(33b)를 포함한 다수개의 게이트 구조물(33)이 소정의 간격을 두고 이격 배치 되어 있다.
또한, 상기 게이트 구조물(33) 사이의 기판(31) 영역에 저농도 확산층(35)이 고농도 확산층(36)을 둘러싸는 DDD 구조가 드레인(37a)으로 형성되며, 고농도 확산층(36) 단독으로 소오스(37b)로 형성된다. 이때, 상기 드레인(37a)의 DDD 구조의 저농도 확산층(35)은 폴리 게이트 전극(33a) 사이 영역 및 폴리 게이트 전극(33a) 하부까지 확장하여 형성된다.
그리고, 상기 폴리 게이트 전극(33a)의 상면 및 기판의 소오스/드레인(37a, 37b) 상에는 공지의 살리사이드 공정을 통해 형성된 실리사이드(39)가 형성되어 있다.
여기서, 전술한 본 발명의 또 다른 실시예에 따르면, 레이아웃 면적을 줄이고, 모스 트랜지스터의 기생 BJT의 에미터 효율(Efficiency)을 높이기 위하여 소오스 드리프트를 제거한 구조를 사용할 수 있다.
이상에서와 같이, 저농도 확산층을 폴리 게이트 전극 하부로 확장시켜 논살리사이드 영역을 확보하여, 살리사이드 공정에 따른 특성 저하 없이 ESD 상황에서 기생 트랜지스터를 동시에 턴온 시킬 수 있다.
따라서, 두번째 항복 전류가 높아 ESD 보호 소자의 특성을 향상시킬 수 있 다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
Claims (2)
- 삭제
- 반도체 기판;상기 반도체 기판 상에 이격 되어 형성되며, 폴리 게이트 전극 및 폴리 게이트 전극의 측벽에 형성된 스페이서를 포함한 다수개의 게이트 구조물;상기 게이트 구조물 일측 상기 반도체 기판에 형성된 제1고농도 확산층의 단일 구조의 소오스 영역;상기 게이트 구조물 타측 상기 반도체 기판에 형성된 제2고농도 확산층 및 상기 제2고농도 확산층을 둘러쌓며 적어도 폴리 게이트 전극 하부 기판 영역까지 확산되어 형성된 저농도 확산층으로 이루어진 DDD 구조의 드레인 영역;상기 폴리 게이트 전극의 상면 및 게이트 구조물 사이 기판 영역 상에 형성된 실리사이드막을 포함하는 것을 특징으로 하는 정전기 방전 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040007512A KR101044383B1 (ko) | 2004-02-05 | 2004-02-05 | 정전기 방전 보호 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040007512A KR101044383B1 (ko) | 2004-02-05 | 2004-02-05 | 정전기 방전 보호 반도체 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050079331A KR20050079331A (ko) | 2005-08-10 |
| KR101044383B1 true KR101044383B1 (ko) | 2011-06-27 |
Family
ID=37266287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040007512A KR101044383B1 (ko) | 2004-02-05 | 2004-02-05 | 정전기 방전 보호 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101044383B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101598074B1 (ko) * | 2008-12-31 | 2016-02-29 | 주식회사 동부하이텍 | 반도체 소자 및 그의 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000000590A (ko) * | 1998-06-01 | 2000-01-15 | 김영환 | 반도체소자의 제조방법 |
| US6187619B1 (en) | 1998-02-17 | 2001-02-13 | Shye-Lin Wu | Method to fabricate short-channel MOSFETs with an improvement in ESD resistance |
| KR20010035994A (ko) * | 1999-10-05 | 2001-05-07 | 김영환 | 반도체장치 및 그 제조방법 |
| KR20030053158A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
-
2004
- 2004-02-05 KR KR1020040007512A patent/KR101044383B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187619B1 (en) | 1998-02-17 | 2001-02-13 | Shye-Lin Wu | Method to fabricate short-channel MOSFETs with an improvement in ESD resistance |
| KR20000000590A (ko) * | 1998-06-01 | 2000-01-15 | 김영환 | 반도체소자의 제조방법 |
| KR20010035994A (ko) * | 1999-10-05 | 2001-05-07 | 김영환 | 반도체장치 및 그 제조방법 |
| KR20030053158A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050079331A (ko) | 2005-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8492834B2 (en) | Electrostatic discharge protection device and applications thereof | |
| US7081394B2 (en) | Device for electrostatic discharge protection and method of manufacturing the same | |
| KR101015531B1 (ko) | 정전기 보호 소자 및 그 제조 방법 | |
| US20070210385A1 (en) | Devices without current crowding effect at the finger's ends | |
| US8704307B2 (en) | Device for electrostatic discharge protection comprising triple-diffused drain structure | |
| JP5525736B2 (ja) | 半導体装置及びその製造方法 | |
| KR101758911B1 (ko) | 반도체 장치 | |
| US20110254096A1 (en) | Semiconductor device having non-silicide region in which no silicide is formed on diffusion layer | |
| KR101044383B1 (ko) | 정전기 방전 보호 반도체 소자 | |
| JP2007129089A (ja) | 半導体装置 | |
| KR20050079332A (ko) | 정전기 방전 보호 반도체 소자 | |
| KR950026027A (ko) | 고전압 모오스 트랜지스터의 구조 | |
| JP5498822B2 (ja) | 半導体装置 | |
| TWI595654B (zh) | 用於靜電放電保護電路之橫向雙擴散金氧半導體元件 | |
| JP2005317874A (ja) | Ｍｏｓトランジスタおよびこれを備えた半導体集積回路装置 | |
| JP2001168321A (ja) | 半導体保護装置とその保護方法 | |
| KR101024483B1 (ko) | 정전기 방전 보호 소자 | |
| KR100650625B1 (ko) | 정전기 방전 방지 소자 | |
| JP7281807B2 (ja) | 半導体装置およびその製造方法 | |
| KR100306810B1 (ko) | 정전기 보호용 트랜지스터 | |
| JP4694123B2 (ja) | 静電気放電保護素子 | |
| KR20060010008A (ko) | 정전방전보호를 위한 반도체소자 | |
| JP2011071325A (ja) | 半導体装置 | |
| KR100305013B1 (ko) | 정전기 보호소자를 구비하는 반도체소자 | |
| JP2011071328A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140519 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150518 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160518 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170529 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180517 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20190516 Year of fee payment: 9 |