<<固体撮像素子>>
以下、本発明の各実施形態に係る固体撮像素子について、図面を参照して説明する。なお、以下では説明の具体化のため、本発明の各実施形態に係る固体撮像素子が、電子を生成して蓄積するとともにNチャネル型のFETを備える画素回路を複数備えたCMOSイメージセンサである場合について例示する。
<第1実施形態>
本発明の第1実施形態に係る固体撮像素子について、図面を参照して説明する。図1は、本発明の第1実施形態に係る固体撮像素子の構成について示すブロック図である。また、図2は、図1に示す固体撮像素子が備える画素回路の回路図である。
図1に示すように、固体撮像素子1は、画素アレイ10と、垂直走査回路21と、画素電源レギュレータ22と、A/D変換回路(A/D変換部)23と、ランプ波生成回路24と、中間電圧生成回路(中間電圧生成部)25と、制御回路26と、水平走査回路27と、オフセット補正処理回路(オフセット補正処理部)28と、を備える。
画素アレイ10は、マトリクス状(行列状)に整列した複数の画素回路(画素回路部)PN,POBを備える。具体的に、画素アレイ10は、有効画素回路PN及びOB画素回路POBのそれぞれを複数備える。有効画素回路PNは、光が入射する(露光されている)有効画素の画素回路であり、OB画素回路POBは、遮光されているオプティカルブラックの画素回路である。なお、図1では、図示及び説明の便宜上、画素アレイ10が備える画素回路PN,POBを極めて大きくかつ少なく表示している。
有効画素回路PN及びOB画素回路POBは、いずれも図2に示す回路構成となっている。また、図31に示したように、同一の制御グループに属する有効画素回路PN及びOB画素回路POBは、少なくとも転送制御線TXが共通している。なお、同一の制御グループに属する有効画素回路PN及びOB画素回路POBにおいて、リセット制御線RSTやリセット電源線VRが共通してもよい。
図2に示すように、有効画素回路PN及びOB画素回路POBのそれぞれは、光電変換により電荷を生成するフォトダイオード(光電変換部)PDと、フォトダイオードPDから転送される電荷を保持する浮遊拡散領域(浮遊拡散部)FDと、フォトダイオードPDから浮遊拡散領域FDに電荷を転送する転送ゲート(転送部)11と、浮遊拡散領域FDが保持する電荷量に対応した信号(電圧)を出力する出力トランジスタ(出力部)12と、フォトダイオードPD及び浮遊拡散領域FD内の電荷を有効画素回路PN及びOB画素回路POBの外部に排出するリセットトランジスタ(リセット部)13と、を備える。
フォトダイオードPDは、アノードが接地される。転送ゲート11は、転送制御線TXに接続され、ドレインが浮遊拡散領域FDでありソースがフォトダイオードPDのカソードであるトランジスタのゲートを構成する。出力トランジスタ12は、ゲートが浮遊拡散領域FDに接続され、ドレインが共通電源線VDに接続され、ソースが出力信号線VSに接続される。リセットトランジスタ13は、ゲートがリセット制御線RSTに接続され、ドレインがリセット電源線VRに接続され、ソースが浮遊拡散領域FDに接続される。
垂直走査回路21は、画素アレイ10内の画素回路PN,POBの動作を制御する信号(電圧)を出力する。上述のように、画素回路PN,POBの動作を制御するための信号線(例えば、転送制御線TX、リセット制御線RST及びリセット電源線VR)は、画素アレイ10内の同一の制御グループに属する画素回路PN,POB(例えば、画素アレイ10内で図中の左右方向に並ぶ同一行の画素回路PN,POB)において共通しており、垂直走査回路21がその共通する信号線に信号(電圧)を与えると、同一の制御グループに属する画素回路PN,POBが同一のタイミングで同一の動作をするように制御される。
画素電源レギュレータ22は、画素アレイ10内の全ての画素回路PN,POBに対して、動作のための電力を供給する。例えば、共通電源線VDは、画素アレイ10内の全ての画素回路PN,POBにおいて共通しており、画素電源レギュレータ22は共通電源線VDに対して所定の大きさの電圧を供給する。また、画素電源レギュレータ22は、垂直走査回路21に対して、画素回路PN,POBの動作を制御する電圧を生成するための電力を供給する。
A/D変換回路23は、出力信号線VSの電圧を取得し、設定されたゲインによるA/D変換を行う。例えば、A/D変換回路23は、浮遊拡散領域FDをリセットした時点の出力信号線VSの電圧と、フォトダイオードPDから浮遊拡散領域FDに電荷を転送した時点の出力信号線VSの電圧と、の差分を求める相関二重サンプリングを行った上で、この電圧の差分に対してA/D変換を行う。
ランプ波生成回路24は、制御回路26が設定するゲインに応じた傾きのランプ波(鋸波)を生成して、A/D変換回路23に与える。A/D変換回路23は、例えば、ランプ波生成回路24から与えられるランプ波の立ち上がりからA/D変換対象の電圧(相関二重サンプリング後の差分)以上となるまでの時間をカウントすることによって、A/D変換を行う。この場合、ゲインが小さい(ランプ波の傾きが急峻である)ほど、カウント数が少なくなることでA/D変換後のデータの値が小さくなる。反対に、ゲインが大きい(ランプ波の傾きが緩やかである)ほど、カウント数が多くなることでA/D変換後のデータの値が大きくなる。
中間電圧生成回路25は、制御回路26が設定するゲインに応じた大きさの中間電圧を生成して、垂直走査回路21に与える。垂直走査回路21は、中間電圧生成回路25から与えられる中間電圧を用いて、画素回路PN,POBが備える少なくとも一部のトランジスタの動作を制御する(詳細については後述)。
制御回路26は、ゲインを設定して、当該ゲインの大きさを示す信号またはデータをランプ波生成回路24及び中間電圧生成回路25に対して与える。例えば、制御回路26は、被写体が暗いほど(即ち、画素アレイ10に入射する光が全体的に弱く、フォトダイオードPDで生成されて浮遊拡散領域FDで保持される電荷量が少なくなるほど)、ゲインが大きくなるように設定する。また例えば、制御回路26は、固体撮像素子1を搭載する電子情報機器のユーザが指示する通りのゲイン(例えば、ユーザが選択する「晴天」や「夜景」などの撮像モードに対応したゲインや、ユーザが直接的に数値で指定するゲインなど)を設定する。
水平走査回路27は、A/D変換回路23がA/D変換後のデータを出力するタイミングを制御する。具体的に、水平走査回路27は、当該データが1つずつまたは複数ずつ選択的にオフセット補正処理回路28に対して入力されるように、A/D変換回路23における当該データの出力タイミングを制御する。
オフセット補正処理回路28は、A/D変換回路23が出力するデータに対して、オフセット補正処理を行う。具体的に、オフセット補正処理回路28は、OB画素回路POBが出力する信号(電圧)をA/D変換回路23がA/D変換することで得られるデータを基準として、有効画素回路PNが出力する信号(電圧)をA/D変換回路23がA/D変換することで得られるデータに対してオフセット補正処理を行う。具体的に例えば、オフセット補正処理回路28は、OB画素回路POBが出力する信号(電圧)のA/D変換後のデータを、当該OB画素回路POBと同一の制御グループに属する有効画素回路PNが出力する信号(電圧)のA/D変換後のデータから減算する処理を行う。
ここで、A/D変換のゲインと擬似スミアとの関係について、図面を参照して説明する。図3は、A/D変換のゲインと擬似スミアとの関係について説明する図である。なお、図3は、A/D変換前の信号(電圧)と、その信号をゲイン1倍でA/D変換した場合に得られるデータと、ゲイン4倍でA/D変換した場合のデータと、を並べて示したものである。また、図3では、A/D変換後のデータが2ビットであるという極めて単純な場合について例示している。
図3に示すように、A/D変換前の電圧が、ゲインを1倍としたA/D変換を行った場合にデータが最小値[00]となる低レベルの場合であっても、ゲインを4倍に大きくしてA/D変換を行うと、データが最大値[11]となってしまう。このように、ゲインを大きくすると、A/D変換前の電圧が低レベルであったとしても、A/D変換後のデータが著しく大きくなり得る。
したがって、ゲインを大きくすると、有効画素回路PNに強い光が入射して、当該有効画素回路PNと同一の制御グループに属する他の画素回路PN,POBが出力する信号(電圧)が増大する場合(図31及び図33参照)に、当該画素回路PN,POBから得られるデータが著しく増大し得る。
そして、上述のように、強い光が入射した有効画素回路PNが他の画素回路PN,POBに与える影響が大きくなると、その影響を良好に相殺することが困難になることから、画像データ内に擬似スミアが表れ易くなるため、問題となる(図34及び図35参照)。
以下、この問題について、引き続き図3を参照して説明する。なお、以下では、図3に示すA/D変換前の電圧が、強い光が入射した有効画素回路PNの影響を受けたOB画素回路POBから得られる信号(電圧)の相関二重サンプリング後の差分(VrOB−VsOB、図32及び図33参照)であるものとする。また、それぞれのゲインにおけるA/D変換後のデータが、この相関二重サンプリング後の差分に対して、それぞれのゲインでA/D変換を行うことで得られるデータであるものとする。
図3に示すように、ゲイン1倍では、OB画素回路POBから得られる上記差分のA/D変換後のデータは、最小値[00]になる。そのため、このデータを基準とするオフセット補正処理を行ったとしても、有効画素回路PNから得られる上記差分のA/D変換後のデータは、全く補正されないか、僅かに補正されるに過ぎない。即ち、ゲインが小さい場合は、画像データ内に擬似スミアが表れ難い(図34参照)。
これに対して、ゲイン4倍では、OB画素回路から得られる上記差分のA/D変換後のデータは、最大値[11]になる。そのため、このデータを基準とするオフセット補正処理を行うと、有効画素回路PNから得られる上記差分のA/D変換後のデータは大きく補正される。即ち、ゲインが大きい場合は、画像データ内に擬似スミアが表れ易くなる。特に、図3に示すような極端な例では、有効画素回路PNから得られる上記差分のA/D変換後のデータから、OB画素回路POBから得られる上記差分のA/D変換後のデータである最大値[11]を減算するオフセット補正処理が行われることになる。そのため、有効画素回路PNから得られる上記差分のA/D変換後のデータの値にかかわらず、強制的に最小値[00]に補正されてしまうため、画像データ内に黒い擬似スミアが表れてしまう(図35参照)。
そこで、本発明の第1実施形態に係る固体撮像素子1では、以下説明する動作を行うように画素回路PN,POBを構成することによって、上記のようにして発生する擬似スミアを効果的に抑制する。
次に、画素回路PN,POBの具体的な動作について図面を参照して説明する。特に、ここでは、設定されたゲインが小さい場合と大きい場合の2つの相対的な例を挙げるが、本発明の第1実施形態に係る固体撮像素子1の動作は2種類に限られるものではない。
図4は、設定されたゲインが小さい場合における強い光が入射した画素回路の動作を示すタイミングチャートであり、図5は、図4に示す動作を行う有効画素回路のポテンシャル図である。また、図6は、設定されたゲインが大きい場合における強い光が入射した画素回路の動作を示すタイミングチャートであり、図7は、図6に示す動作を行う有効画素回路のポテンシャル図である。なお、図5及び図7は、有効画素回路PNのポテンシャル図を示したものであるが、有効画素回路PNとOB画素回路POBとは、光電変換によって生成される電荷Eの有無が異なるのみであるため、図5及び図7に示すポテンシャル図は、電荷Eの存在を除いてOB画素回路POBにも妥当する。また、図4及び図6では、出力信号線VSの変動を強調して表示するとともに、転送制御線TXやリセット制御線RSTに重畳するノイズ等を省略して示している。
図4〜図7では、期間T1から記載しているが、期間T1よりも前の所定のタイミングにおいて、フォトダイオードPDにおける電荷Eの蓄積が開始されているものとする(電子シャッタ)。例えばこのとき、最初に転送制御線TX及びリセット制御線RSTが共に高電圧H(第1電圧)になり、転送ゲート11がゲートを構成するトランジスタ及びリセットトランジスタ13が共にオン状態になることで、フォトダイオードPD内の電荷が浮遊拡散領域FD及びリセット電源線VRを介して画素回路PN,POBの外部に排出される。そして、転送制御線TXが低電圧L(第2電圧)になり、転送ゲート11がゲートを構成するトランジスタがオフ状態になるとともに、リセット制御線RSTが中間電圧、フォトダイオードPDにおいて電荷Eの蓄積が開始される。なお、OB画素回路POBには光が入射しないため、フォトダイオードPDでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
最初に、設定されたゲインが小さい場合について、図4及び図5を参照して説明する。図4及び図5に示すように、まず、期間T1において、リセット制御線RSTが高電圧Hになると、リセットトランジスタ13のゲート下のポテンシャルバリアが下がってリセットトランジスタ13がオン状態になり、高電圧Hであるリセット電源線VRを介して浮遊拡散領域FD内の電荷が画素回路PN,POBの外部に排出される。
次に、期間T2において、リセット制御線RSTが中間電圧M1になる。この中間電圧M1は、上述の中間電圧生成部25が生成する電圧であり、高電圧Hと低電圧Lとの間の大きさの電圧である。ここで、リセット制御線RSTが中間電圧M1になると、リセットトランジスタ13のゲート下におけるポテンシャルバリアが、オン状態とオフ状態との間の高さまで上がる。
そして、当該期間T2の終わり(セトリングタイムの経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrNと、OB画素回路POBの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrOBと、をそれぞれサンプリングする。
次に、期間T3において、転送制御線TXが高電圧Hになると、転送ゲート11下のポテンシャルバリアが下がって、転送ゲート11がゲートを構成するトランジスタがオン状態になり、フォトダイオードPD内の電荷Eが浮遊拡散領域FDに転送される。このとき、リセットトランジスタ13のゲート下におけるポテンシャルバリア(即ち、浮遊拡散領域FDが保持する電荷の上限量)を超える電荷Eは、高電圧Hであるリセット電源線VRを介して有効画素回路PNの外部に排出される。このように、ゲートに中間電圧M1が与えられると、リセットトランジスタ13は、ソース(浮遊拡散領域FD)の電荷の変動に応じてオン状態及びオフ状態の両方の状態をとり得ることになる(以下、中間電圧がゲートに与えられる他のトランジスタについても同じ)。なお、OB画素回路POBでは光電変換が行われないために電荷がほとんど転送されず、転送制御線TXが高電圧Hになる影響を受けて出力信号線VSの電圧が上昇する(図4参照)。
次に、期間T4において、転送制御線TXが低電圧Lになると、転送ゲート11下のポテンシャルバリアが上がって、転送ゲート11がゲートを構成するトランジスタがオフ状態になり、フォトダイオードPDから浮遊拡散領域FDへの電荷の転送が停止する。そして、当該期間T14の終わり(セトリングタイムの経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsNと、OB画素回路POBの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsOBと、をそれぞれサンプリングする。
そして、A/D変換回路23は、有効画素回路PNにおける相関二重サンプリング後の差分VrN−VsNについてA/D変換をすることで、画像データを構成する有効画素のデータを生成する。さらに、A/D変換回路23は、OB画素回路POBにおける相関二重サンプリング後の差分VrOB−VsOBについてA/D変換をすることで、画像データを構成するOB画素のデータを生成する。
また、設定されたゲインが大きい場合について、図6及び図7を参照して説明する。ここで、図6及び図7に示すゲインが大きい場合における画素回路PN,POBの動作は、図4及び図5に示すゲインが小さい場合における画素回路PN,POBの動作と比較して、中間生成電圧の大きさが異なるのみである。そこで、ここでは、この中間生成電圧の差異に基づく動作の差異について説明する。なお、図6及び図7では、図4及び図5に示す動作との差異を明確化するために、図4及び図5に示したゲインが小さい場合における中間電圧やポテンシャルバリアに「M1」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「M2」の符号を付して表示している。
図6及び図7に示すように、大きいゲインが設定された場合、期間T2〜T4において、リセット制御線RSTが中間電圧M2になる。中間電圧M2は、中間電圧M1よりも大きい電圧である。そのため、リセットトランジスタ13のゲート下におけるポテンシャルバリアが、中間電圧M1の場合よりもさらに小さくなる。即ち、浮遊拡散領域FDが保持する電荷の上限量が、中間電圧M1の場合よりもさらに小さくなる。
図4〜図7に示したように、固体撮像素子1では、中間電圧生成部25が、制御回路26が設定するA/D変換のゲインが大きくなるほど、大きい中間電圧を生成する。これにより、小さいゲインが設定される場合は、最終的に浮遊拡散領域FDで保持される電荷Eの上限量が大きくなるが、大きいゲインが設定される場合は、最終的に浮遊拡散領域FDで保持される電荷Eの上限量が小さくなる。
図3を参照して説明したように、小さいゲインが設定される場合、画像データ内に擬似スミアが表れ難い。そのため、図4に示すように、OB画素回路POBにおける相関二重サンプリング後の差分VrOB−VsOBが多少大きくなることを許容することができる。したがって、この場合は、ある程度小さい中間電圧M1を生成することで、最終的に浮遊拡散領域FDで保持される電荷Eの上限量をある程度大きくしても、十分に擬似スミアを抑制することができる。
これに対して、大きいゲインが設定される場合は、画像データ内に擬似スミアが表れ易い。そのため、図6に示すように、OB画素回路POBにおける相関二重サンプリング後の差分VrOB−VsOBが可能な限り小さくすると好ましい。したがって、この場合は、大きい中間電圧M2を生成することで、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を小さくして、擬似スミアを十分に抑制する。
以上のように、本発明の第1実施形態に係る固体撮像素子1では、浮遊拡散領域FDで保持される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路PN,POBにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
さらに、本発明の第1実施形態に係る固体撮像素子1では、A/D変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
<第2実施形態>
次に、本発明の第2実施形態に係る固体撮像素子について説明する。なお、本発明の第2実施形態に係る固体撮像素子は、上述した本発明の第1実施形態に係る固体撮像素子と比較して、画素回路PN,POBの動作の一部のみが異なっている。そこで、ここでは、本発明の第2実施形態に係る固体撮像素子について、上述した本発明の第1実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
図8は、本発明の第2実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図9は、図8の動作を行う有効画素回路のポテンシャル図である。なお、図8及び図9は、設定されたゲインが大きい場合における本発明の第1実施形態に係る固体撮像素子の動作について示した図6及び図7に対応するものであり、図6及び図7と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「M11」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「M12」の符号を付して表示している。また、図8では、出力信号線VSの変動を強調して表示するとともに、転送制御線TXやリセット制御線RSTに重畳するノイズ等を省略して示している。
図8及び図9では、期間T11から記載しているが、期間T11よりも前の所定のタイミングにおいて、フォトダイオードPDにおける電荷Eの蓄積が開始されているものとする(電子シャッタ)。例えばこのとき、最初に転送制御線TX及びリセット制御線RSTが共に高電圧Hになり、転送ゲート11がゲートを構成するトランジスタ及びリセットトランジスタ13が共にオン状態になることで、フォトダイオードPD内の電荷が浮遊拡散領域FD及びリセット電源線VRを介して画素回路PN,POBの外部に排出される。そして、転送制御線TXが中間電圧M12となり、リセット制御線RSTが低電圧Lになることで、フォトダイオードPDにおいて電荷Eの蓄積が開始される。なお、OB画素回路POBには光が入射しないため、フォトダイオードPDでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
このとき、転送制御線TXが中間電圧M12となっていることから、転送ゲート11下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。そのため、フォトダイオードPD内に電荷が蓄積されていくが、転送ゲート11下におけるポテンシャルバリア(即ち、フォトダイオードPDが蓄積する電荷の上限量)を超える電荷は、フォトダイオードPDには蓄積されずに浮遊拡散領域FDに流れ込む。なお、設定されるゲインが小さい場合は、転送制御線TXが中間電圧M12よりも小さい中間電圧M11となり、転送ゲート11下におけるポテンシャルバリアは中間電圧M12の場合よりも大きくなる。
そして、図8及び図9に示すように、期間T11において、リセット制御線RSTが高電圧Hになると、リセットトランジスタ13のゲート下のポテンシャルバリアが下がってリセットトランジスタ13がオン状態になり、高電圧Hであるリセット電源線VRを介して浮遊拡散領域FD内の電荷が画素回路PN,POBの外部に排出される。
次に、期間T12において、リセット制御線RSTが低電圧Lになる。そして、当該期間T12の終わり(セトリングタイムの経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrNと、OB画素回路POBの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrOBと、をそれぞれサンプリングする。
次に、期間T13において、転送制御線TXが高電圧Hになると、転送ゲート11下のポテンシャルバリアが下がって、転送ゲート11がゲートを構成するトランジスタがオン状態になり、フォトダイオードPD内の電荷Eが浮遊拡散領域FDに転送される。このとき、フォトダイオードPDから浮遊拡散領域FDに転送される電荷Eは、上述のように、転送制御線TXを中間電圧M12にすることによって、フォトダイオードPDにおいて上限量を制限して蓄積した電荷Eである。なお、OB画素回路POBでは光電変換が行われないために電荷がほとんど転送されず、転送制御線TXが高電圧Hになる影響を受けて出力信号線VSの電圧が上昇する(図8参照)。
次に、期間T14において、転送制御線TXが中間電圧M12になると、転送ゲート11下のポテンシャルバリアがオン状態とオフ状態との間まで上がって、フォトダイオードPDから浮遊拡散領域FDへの電荷の転送が停止する。そして、当該期間T14の終わり(セトリングタイムの経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsNと、OB画素回路POBの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsOBと、をそれぞれサンプリングする。
以上のように、本発明の第2実施形態に係る固体撮像素子1では、フォトダイオードPDで蓄積される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路PN,POBにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
さらに、本発明の第2実施形態に係る固体撮像素子1では、A/D変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
<第3実施形態>
次に、本発明の第3実施形態に係る固体撮像素子について説明する。なお、本発明の第3実施形態に係る固体撮像素子は、上述した本発明の第2実施形態に係る固体撮像素子の変形例に相当するものである。そこで、ここでは、本発明の第3実施形態に係る固体撮像素子について、上述した本発明の第2実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
図10は、本発明の第3実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートである。なお、図10は、本発明の第2実施形態に係る固体撮像素子の動作について示した図8に対応するものであり、図8と同様に、ゲインが小さい場合における中間電圧に「M11」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧に「M12」の符号を付して表示している。また、図10では、出力信号線VSの変動を強調して表示するとともに、転送制御線TXやリセット制御線RSTに重畳するノイズ等を省略して示している。
図10に示すように、本発明の第3実施形態に係る固体撮像素子1では、転送制御線TXが高電圧Hになる期間以外の期間において、低電圧Lまたは中間電圧M12になる。特に、期間T11〜T14以外の期間において、転送制御線TXが低電圧Lとなることで、転送ゲート11がゲートを構成するトランジスタがオフ状態になる。
このように、転送ゲート11がゲートを構成するトランジスタをオフ状態にすると、転送ゲート11下において、フォトダイオードPDに蓄積される電荷(電子)とは反対の極性の電荷(正孔)の濃度を高くすることが可能になる。そのため、フォトダイオードPDへ暗電流による電荷が流れ込むことを抑制することが可能になる。
なお、転送制御線TXが低電圧Lになる期間(転送ゲート11に低電圧Lが与えられる期間)と、転送制御線TXが中間電圧M11,M12になる期間(転送ゲート11に中間電圧M11,M12が与えられる期間)と、を合計した期間のうち、転送制御線TXが低電圧Lになる期間(転送ゲート11に低電圧Lが与えられる期間)が9割以上を占めるようにしてもよい。
このように構成すると、低電圧Lの代わりに中間電圧M11,M12を用いることで増加する暗電流を、10分の1以下に抑制することが可能になる。
<第4実施形態>
次に、本発明の第4実施形態に係る固体撮像素子について説明する。なお、本発明の第4実施形態に係る固体撮像素子は、上述した本発明の第1実施形態に係る固体撮像素子と比較して、画素回路PN,POBの構成及び動作の一部のみが異なっている。そこで、ここでは、本発明の第4実施形態に係る固体撮像素子について、上述した本発明の第1実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
図11は、本発明の第4実施形態に係る固体撮像素子が備える画素回路の回路図である。図11に示すように、有効画素回路PN及びOB画素回路POBのそれぞれは、フォトダイオードPDと、浮遊拡散領域FDと、転送ゲート11と、出力トランジスタ12と、リセットトランジスタ13と、出力トランジスタ12に直列に接続される選択トランジスタ14と、フォトダイオードPD内の電荷を有効画素回路PN及びOB画素回路POBの外部に排出する排出トランジスタ15と、を備える。
フォトダイオードPDは、アノードが接地される。転送ゲート11は、転送制御線TXに接続され、ドレインが浮遊拡散領域FDでありソースがフォトダイオードPDのカソードであるトランジスタのゲートを構成する。出力トランジスタ12は、ゲートが浮遊拡散領域FDに接続され、ドレインが共通電源線VDに接続され、ソースが選択トランジスタ14のドレインに接続される。リセットトランジスタ13は、ゲートがリセット制御線RSTに接続され、ドレインが共通電源線VDに接続され、ソースが浮遊拡散領域FDに接続される。選択トランジスタ14は、ゲートが選択制御線SELに接続され、ソースが出力信号線VSに接続される。排出トランジスタ15は、ゲートが排出制御線OFGに接続され、ドレインが共通電源線VDに接続され、ソースがフォトダイオードPDのカソードに接続される。
ここで、例えばリセット制御線RST及び選択制御線SELは、画素アレイ10内の同一の制御グループに属する画素回路PN,POBにおいて共通している。また、例えば転送制御線TX、排出制御線OFG及び共通電源線VDは、画素アレイ10内の全ての画素回路PN,POBにおいて共通している。
図12は、本発明の第4実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図13は、図12の動作を行う有効画素回路のポテンシャル図である。なお、図12及び図13は、設定されたゲインが大きい場合における本発明の第1実施形態に係る固体撮像素子の動作について示した図6及び図7に対応するものであり、図6及び図7と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「M21」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「M22」の符号を付して表示している。また、図12では、出力信号線VSの変動を強調して表示するとともに、転送制御線TXやリセット制御線RSTに重畳するノイズ等を省略して示している。
図12及び図13では、期間T21から記載しているが、期間T21よりも前の所定のタイミングにおいて、フォトダイオードPDにおける電荷Eの蓄積が開始されているものとする(電子シャッタ)。例えばこのとき、最初に排出制御線OFGが高電圧Hになり、排出トランジスタ15がオン状態になることで、フォトダイオードPD内の電荷が共通電源線VDを介して画素回路PN,POBの外部に排出される。そして、排出制御線OFGが中間電圧M22となることで、フォトダイオードPDにおいて電荷Eの蓄積が開始される。なお、OB画素回路POBには光が入射しないため、フォトダイオードPDでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
このとき、排出制御線OFGが中間電圧M22となっていることから、排出トランジスタ15のゲート下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。そのため、フォトダイオードPD内に電荷が蓄積されていくが、排出トランジスタ15のゲート下におけるポテンシャルバリア(即ち、フォトダイオードPDが蓄積する電荷の上限量)を超える電荷は、フォトダイオードPDには蓄積されずに共通電源線VDを介して画素回路PN,POBの外部に排出される。なお、設定されるゲインが小さい場合は、排出制御線OFGが中間電圧M22よりも小さい中間電圧M21となり、排出トランジスタ15のゲート下におけるポテンシャルバリアは中間電圧M22の場合よりも大きくなる。
上記の例のような、排出トランジスタ15を用いた電子シャッタは、浮遊拡散領域FDとは独立して行うことができるため、画素アレイ10内の全ての画素回路PN,POBについて同時に行うことができる(グローバルシャッタ)。この場合、画素アレイ10内の全ての画素回路PN,POBにおいて、フォトダイオードPDから浮遊拡散領域FDに対して同時に電荷Eが転送されることになり得るが、画素アレイ10内における画素回路PN,POBの選択トランジスタ14を、制御グループ毎に順番にオン状態にすることによって、画素アレイ10内の全ての画素回路PN,POBの信号(電圧)を取得することが可能になる。
そして、図12及び図13に示すように、期間T21において、リセット制御線RSTが高電圧Hになると、リセットトランジスタ13のゲート下のポテンシャルバリアが下がってリセットトランジスタ13がオン状態になり、共通電源線VDを介して浮遊拡散領域FD内の電荷が画素回路PN,POBの外部に排出される。
次に、期間T22において、リセット制御線RSTが低電圧Lになると、リセットトランジスタ13のゲート下のポテンシャルバリアが上がってリセットトランジスタ13がオフ状態になる。
次に、期間T23において、転送制御線TXが高電圧Hになると、転送ゲート11下のポテンシャルバリアが下がって、転送ゲート11がゲートを構成するトランジスタがオン状態になり、フォトダイオードPD内の電荷Eが浮遊拡散領域FDに転送される。このとき、フォトダイオードPDから浮遊拡散領域FDに転送される電荷Eは、上述のように、排出制御線OFGを中間電圧M22にすることによって、フォトダイオードPDにおいて上限量を制限して蓄積した電荷Eである。なお、OB画素回路POBでは光電変換が行われないため、電荷がほとんど転送されない。
次に、期間T24において、転送制御線TXが低電圧Lになると、転送ゲート11下のポテンシャルバリアが上がって、転送ゲート11がゲートを構成するトランジスタがオフ状態になり、フォトダイオードPDから浮遊拡散領域FDへの電荷の転送が停止する。
次に、期間T25において、排出制御線OFGが高電圧Hになると、排出トランジスタ15のゲート下のポテンシャルバリアが下がって排出トランジスタ14がオン状態になり、共通電源線VDを介してフォトダイオードPD内の電荷Eが画素回路PN,POBの外部に排出される。なお、上述の期間T21〜T25までの動作は、画素アレイ10内の全ての画素回路PN,POBにおいて同時に行われ得る。
次に、期間T26において、選択制御線SELが高電圧Hになると、選択トランジスタ14がオン状態になり、出力トランジスタ12が出力する信号(電圧)が出力信号線VSに与えられる。そして、当該期間T26の終わり(セトリングタイムの経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsNと、OB画素回路POBの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsOBと、をそれぞれサンプリングする。
次に、期間T27において、リセット制御線RSTが高電圧Hになると、リセットトランジスタ13のゲート下のポテンシャルバリアが下がってリセットトランジスタ13がオン状態になり、共通電源線VDを介して浮遊拡散領域FD内の電荷が画素回路PN,POBの外部に排出される。
次に、期間T28において、リセット制御線RSTが低電圧Lになると、リセットトランジスタ13のゲート下のポテンシャルバリアが上がってリセットトランジスタ13がオフ状態になる。そして、当該期間T28の終わり(セトリングタイムの経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrNと、OB画素回路POBの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrOBと、をそれぞれサンプリングする。
次に、期間T29において、選択制御線SELが低電圧Lになると、選択トランジスタ14がオフ状態になる。なお、上述の期間T26〜T29までの動作は、画素アレイ10内の画素回路PN,POBにおいて制御グループ毎に行われ得る。
次に、期間T30において、排出制御線OFGが中間電圧M22になると、排出トランジスタ15のゲート下のポテンシャルバリアがオン状態とオフ状態との間まで上がって、フォトダイオードPD内の電荷の排出が停止する。なお、この期間T30の動作は、画素アレイ10内の全ての画素回路PN,POBにおいて同時に行われ得る。また、この期間T30から、フォトダイオードPDにおける電荷の蓄積を開始してもよい。この場合、期間T30において排出制御線OFGが中間電圧M22になったタイミングが、電子シャッタ(特に、グローバルシャッタ)のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図12及び図13に例示したように期間T26〜T29の動作の後に期間T30を開始する必要はなく、期間T26〜T29の動作の開始前または期間T26〜T29の動作の途中で期間T30を開始する制御グループがあってもよい。
以上のように、本発明の第4実施形態に係る固体撮像素子1では、フォトダイオードPDで蓄積される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路PN,POBにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
さらに、本発明の第4実施形態に係る固体撮像素子1では、A/D変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
<第5実施形態>
次に、本発明の第5実施形態に係る固体撮像素子について説明する。なお、本発明の第5実施形態に係る固体撮像素子は、上述した本発明の第4実施形態に係る固体撮像素子の変形例に相当するものである。そこで、ここでは、本発明の第5実施形態に係る固体撮像素子について、上述した本発明の第4実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
図14は、本発明の第5実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートである。なお、図14は、本発明の第4実施形態に係る固体撮像素子の動作について示した図12に対応するものであり、図12と同様に、ゲインが小さい場合における中間電圧に「M21」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧に「M22」の符号を付して表示している。また、図14では、出力信号線VSの変動を強調して表示するとともに、転送制御線TXやリセット制御線RSTに重畳するノイズ等を省略して示している。
図14に示すように、本発明の第5実施形態に係る固体撮像素子1では、排出制御線OFGが高電圧Hになる期間以外の期間において、低電圧Lまたは中間電圧M22になる。特に、期間T21〜T29以外の期間において、排出制御線OFGが低電圧Lとなることで、排出トランジスタ15がオフ状態になる。
このように、排出トランジスタ15をオフ状態にすると、排出トランジスタ15のゲート下において、フォトダイオードPDに蓄積される電荷(電子)とは反対の極性の電荷(正孔)の濃度を高くすることが可能になる。そのため、フォトダイオードPDへ暗電流による電荷が流れ込むことを抑制することが可能になる。
なお、排出制御線OFGが低電圧Lとなる期間(排出トランジスタ15のゲートに低電圧Lが与えられる期間)と、排出制御線OFGが中間電圧M21,M22となる期間(排出トランジスタ15のゲートに中間電圧M21,M22が与えられる期間)と、を合計した期間のうち、排出制御線OFGが低電圧Lとなる期間(排出トランジスタ15のゲートに低電圧Lが与えられる期間)が9割以上を占めるようにしてもよい。
このように構成すると、低電圧Lの代わりに中間電圧M21,M22を用いることで増加する暗電流を、10分の1以下に抑制することが可能になる。
<第6実施形態>
次に、本発明の第6実施形態に係る固体撮像素子について説明する。なお、本発明の第6実施形態に係る固体撮像素子は、上述した本発明の第4実施形態に係る固体撮像素子と比較して、画素回路PN,POBの構成及び動作の一部のみ異なっている。そこで、ここでは、本発明の第6実施形態に係る固体撮像素子について、上述した本発明の第4実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
図15は、本発明の第6実施形態に係る固体撮像素子が備える画素回路の回路図である。図15に示すように、有効画素回路PN及びOB画素回路POBのそれぞれは、フォトダイオードPDと、浮遊拡散領域FDと、出力トランジスタ12と、リセットトランジスタ13と、選択トランジスタ14と、排出トランジスタ15と、フォトダイオードPDから転送される電荷を浮遊拡散領域FDに転送する前に一時的に保持するメモリ領域(電荷保持部)MEMと、フォトダイオードPDからメモリ領域MEMに電荷を転送する第1転送ゲート(第1転送部)16と、メモリ領域MEMが保持する電荷を浮遊拡散領域FDに転送する第2転送ゲート(第2転送部)17と、を備える。
第1転送ゲート16及び第2転送ゲート17は、フォトダイオードPDが蓄積する電荷を浮遊拡散領域FDに転送させるものであるため、上述した第1〜第5実施形態に係る固体撮像素子における転送ゲート11に相当するものと言える。ただし、第1転送ゲート16及び第2転送ゲート17は、個別に制御が可能であって、フォトダイオードPDから浮遊拡散領域FDに電荷を転送する途中でメモリ領域MEMにおいて一時的に電荷を保持させ得る点で、上述した第1〜第5実施形態に係る固体撮像素子における転送ゲート11とは異なる。
フォトダイオードPDは、アノードが接地される。第1転送ゲート16は、第1転送制御線TRXに接続される。第2転送ゲート17は、第2転送制御線TRGに接続される。出力トランジスタ12は、ゲートが浮遊拡散領域FDに接続され、ドレインが共通電源線VDに接続され、ソースが選択トランジスタ14のドレインに接続される。リセットトランジスタ13は、ゲートがリセット制御線RSTに接続され、ドレインが共通電源線VDに接続され、ソースが浮遊拡散領域FDに接続される。選択トランジスタ14は、ゲートが選択制御線SELに接続され、ソースが出力信号線VSに接続される。排出トランジスタ15は、ゲートが排出制御線OFGに接続され、ドレインが共通電源線VDに接続され、ソースがフォトダイオードPDのカソードに接続される。
ここで、例えばリセット制御線RST、選択制御線SEL及び第2転送制御線TRGは、画素アレイ10内の同一の制御グループに属する画素回路PN,POBにおいて共通している。また、例えば第1転送制御線TRX、排出制御線OFG及び共通電源線VDは、画素アレイ10内の全ての画素回路PN,POBにおいて共通している。
図16は、図15の画素回路の一部の構成例を示す模式的な断面図である。なお、図16は、図15に示す画素回路における、排出トランジスタ15から浮遊拡散領域FDに至るまでの経路上の断面を示したものである。
図16に示すように、画素回路を構成する各部は、N型の基板Sの内部かつ上面側(図中上側、以下「上側」という)に形成されているP型のウェルWに対して設けられている。基板S(ウェルW)の上面にはゲート酸化膜Xが設けられており、このゲート酸化膜Xの上面に、排出トランジスタのゲート15G、第1転送ゲート16及び第2転送ゲート17などの各種ゲートが設けられている。
フォトダイオードPDは、P型のウェルWの内部に形成されるN型(N−)の領域を備え、当該領域に光電変換によって生成した電荷(電子)を蓄積する。なお、厳密には、カソードとなるP型のウェルと、アノードとなるN型(N−)の領域と、の組み合わせによってフォトダイオードが構成されるが、ここでは電荷が蓄積されるN型(N−)の領域のみを指してフォトダイオードPDと言う。
また、フォトダイオードPDの上側であって基板S(ウェルW)の内部の上面付近には、P型(P+)の埋込領域Bが形成されている。この埋込領域Bを形成することによって、フォトダイオードPDが、欠陥が多い基板Sの上面から離間した位置で電荷を蓄積するため、暗電流が抑制される。
排出トランジスタのドレイン15D及び浮遊拡散領域FDは、基板S(ウェルW)の内部の上面付近に形成される、N型(N+)の領域である。排出トランジスタのゲート15Gは、ゲート酸化膜Xの上面であって、排出トランジスタのドレイン15DとフォトダイオードPDとの間の領域を覆う位置に形成される。なお、フォトダイオードPDは、排出トランジスタのソースに相当する。
メモリ領域MEMは、基板S(ウェルW)の内部の上面付近に形成される、N型(N)の領域である。また、メモリ領域MEMは、フォトダイオードPDと浮遊拡散領域FDとの間の領域に設けられている。
第1転送ゲート16は、ゲート酸化膜Xの上面であって、フォトダイオードPDとメモリ領域MEMとの間の領域と、メモリ領域MEMの一部または全部と、を覆う位置に形成される。また、第2転送ゲート17は、ゲート酸化膜Xの上面であって、メモリ領域MEMと浮遊拡散領域FDとの間の領域を覆う位置に形成される。
図17は、本発明の第6実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図18及び図19は、図17の動作を行う有効画素回路のポテンシャル図である。なお、図17、図18及び図19は、本発明の第4実施形態に係る固体撮像素子の動作について示した図12及び図13に対応するものであり、図12及び図13と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「M31」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「M32」の符号を付して表示している。また、図17では、出力信号線VSの変動を強調して表示するとともに、第2転送制御線TRGやリセット制御線RSTに重畳するノイズ等を省略して示している。
図17、図18及び図19では、期間T31から記載しているが、期間T31よりも前の所定のタイミングにおいて、フォトダイオードPDにおける電荷Eの蓄積が開始されているものとする(電子シャッタ)。例えばこのとき、最初に排出制御線OFGが高電圧Hになり、排出トランジスタ15がオン状態になることで、フォトダイオードPD内の電荷が共通電源線VDを介して画素回路PN,POBの外部に排出される。そして、排出制御線OFGが低電圧Lとなることで、フォトダイオードPDにおいて電荷Eの蓄積が開始される。なお、OB画素回路POBには光が入射しないため、フォトダイオードPDでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
図17、図18及び図19に示すように、まず、期間T31において、第2転送制御線TRG及びリセット制御線RSTが共に高電圧Hになり、第2転送ゲート17がゲートを構成するトランジスタ及びリセットトランジスタ13が共にオン状態になることで、メモリ領域MEM及び浮遊拡散領域FD内の電荷が共通電源線VDに排出される。
次に、期間T32において、リセット制御線RSTが低電圧Lになると、リセットトランジスタ13のゲート下のポテンシャルバリアが上がってリセットトランジスタ13がオフ状態になる。また、これと同時に、第2転送制御線TRGが中間電圧M32になると、第2転送ゲート17下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。
次に、期間T33において、第1転送制御線TRXが高電圧Hになると、第1転送ゲート16下のポテンシャルバリアが下がる。即ち、フォトダイオードPDとメモリ領域MEMとの間の領域のポテンシャルバリアが下がるとともに、メモリ領域MEMのポテンシャルが下がる。これにより、フォトダイオードPD内の電荷Eが、メモリ領域MEMに転送される。なお、OB画素回路POBでは光電変換が行われないため、メモリ領域MEMに対して電荷がほとんど転送されない。
次に、期間T34において、第1転送制御線TRXが低電圧Lになると、第1転送ゲート16下のポテンシャルバリアが上がる。即ち、フォトダイオードPDとメモリ領域MEMとの間の領域のポテンシャルバリアが上がるとともに、メモリ領域MEMのポテンシャルも上がる。これにより、フォトダイオードPDからメモリ領域MEMへの電荷Eの転送が停止する。このとき、第2転送ゲート17下におけるポテンシャルバリア(即ち、メモリ領域MEMが保持する電荷の上限量)を超える電荷Eは、メモリ領域MEMから溢れて浮遊拡散領域FDに排出される。なお、設定されるゲインが小さい場合は、第2制御線TRGが中間電圧M32よりも小さい中間電圧M31となり、第2転送ゲート17下におけるポテンシャルバリアは中間電圧M32の場合よりも大きくなる。
次に、期間T35において、排出制御線OFGが高電圧Hになると、排出トランジスタ15のゲート15G下のポテンシャルバリアが下がって排出トランジスタ15がオン状態になり、共通電源線VDを介してフォトダイオードPD内の電荷Eが画素回路PN,POBの外部に排出される。なお、上述の期間T31〜T35までの動作は、画素アレイ10内の全ての画素回路PN,POBにおいて同時に行われ得る。
次に、期間T36において、選択制御線SELが高電圧Hになると、選択トランジスタ14がオン状態になり、出力トランジスタ12が出力する信号(電圧)が出力信号線VSに与えられる。
次に、期間T37において、リセット制御線RSTが高電圧Hになると、リセットトランジスタ13のゲート下のポテンシャルバリアが下がってリセットトランジスタ13がオン状態になり、共通電源線VDを介して浮遊拡散領域FD内の電荷が画素回路PN,POBの外部に排出される。
次に、期間T38において、リセット制御線RSTが低電圧Lになると、リセットトランジスタ13のゲート下のポテンシャルバリアが上がってリセットトランジスタ13がオフ状態になる。そして、当該期間T38の終わり(セトリングタイム経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrNと、OB画素回路POBの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrOBと、をそれぞれサンプリングする。
次に、期間T39において、第2転送制御線TRGが高電圧Hになると、第2転送ゲート17下のポテンシャルバリアが下がって、第2転送ゲート17がゲートを構成するトランジスタがオン状態になり、メモリ領域MEM内の電荷Eが浮遊拡散領域FDに転送される。このとき、メモリ領域MEMから浮遊拡散領域FDに転送される電荷Eは、上述のように、第2転送制御線TRGを中間電圧M32にすることによって、メモリ領域MEMにおいて上限量を制限して蓄積した電荷Eである。なお、OB画素回路POBでは、上述のようにメモリ領域MEMに対して転送されて蓄積される電荷がほとんどないため、浮遊拡散領域FDに対して電荷がほとんど転送されない。
次に、期間T40において、第2転送制御線TRGが中間電圧M32になると、第2転送ゲート17下におけるポテンシャルバリアがオン状態とオフ状態との間まで上がって、メモリ領域MEMから浮遊拡散領域FDへの電荷の転送が停止する。そして、当該期間期間T40の終わり(セトリングタイムの経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsNと、OB画素回路POBの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsOBと、をそれぞれサンプリングする。
次に、期間T41において、選択制御線SELが低電圧になると、選択トランジスタ14がオフ状態になる。なお、上述の期間T36〜T41までの動作は、画素アレイ10内の画素回路PN,POBにおいて制御グループ毎に行われ得る。
次に、期間T42において、排出制御線OFGが低電圧Lになると、排出トランジスタ15のゲート15G下のポテンシャルバリアが上がって排出トランジスタ15がオフ状態になり、フォトダイオードPD内の電荷の排出が停止する。なお、この期間T42の動作は、画素アレイ10内の全ての画素回路PN,POBにおいて同時に行われ得る。また、この期間T42から、フォトダイオードPDにおける電荷の蓄積を開始してもよい。この場合、期間T42において排出制御線OFGが低電圧Lになったタイミングが、電子シャッタ(特に、グローバルシャッタ)のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図17、図18及び図19に例示したように期間T36〜T41の動作の後に期間T42を開始する必要はなく、期間T36〜T41の動作の開始前または期間T36〜T41の動作の途中で期間T42を開始する制御グループがあってもよい。
以上のように、本発明の第6実施形態に係る固体撮像素子1では、メモリ領域MEMで保持される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路PN,POBにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
さらに、本発明の第6実施形態に係る固体撮像素子1では、A/D変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
<第7実施形態>
次に、本発明の第7実施形態に係る固体撮像素子について説明する。なお、本発明の第7実施形態に係る固体撮像素子は、上述した本発明の第6実施形態に係る固体撮像素子と比較して、動作の一部のみが異なっている。そこで、ここでは、本発明の第7実施形態に係る固体撮像素子について、上述した本発明の第6実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
図20は、本発明の第7実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図21及び図22は、図20の動作を行う有効画素回路のポテンシャル図である。なお、図20、図21及び図22は、設定されたゲインが大きい場合における本発明の第6実施形態に係る固体撮像素子の動作について示した図17、図18及び図19に対応するものであり、図17、図18及び図19と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「M41」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「M42」の符号を付して表示している。また、図20では、出力信号線VSの変動を強調して表示するとともに、第2転送制御線TRGやリセット制御線RSTに重畳するノイズ等を省略して示している。
図20、図21及び図22では、期間T51から記載しているが、期間T51よりも前の所定のタイミングにおいて、フォトダイオードPDにおける電荷Eの蓄積が開始されているものとする(電子シャッタ)。例えばこのとき、最初に排出制御線OFGが高電圧Hになり、排出トランジスタ15がオン状態になることで、フォトダイオードPD内の電荷が共通電源線VDを介して画素回路PN,POBの外部に排出される。そして、排出制御線OFGが中間電圧M42となることで、フォトダイオードPDにおいて電荷Eの蓄積が開始される。なお、OB画素回路POBには光が入射しないため、フォトダイオードPDでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
このとき、排出制御線OFGが中間電圧M42となっていることから、排出トランジスタ15のゲート15G下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。そのため、フォトダイオードPD内に電荷が蓄積されていくが、排出トランジスタ15のゲート15G下におけるポテンシャルバリア(即ち、フォトダイオードPDが蓄積する電荷の上限量)を超える電荷は、フォトダイオードPDには蓄積されずに共通電源線VDを介して画素回路PN,POBの外部に排出される。なお、設定されるゲインが小さい場合は、排出制御線OFGが中間電圧M42よりも小さい中間電圧M41となり、排出トランジスタ15のゲート15G下におけるポテンシャルバリアは中間電圧M42の場合よりも大きくなる。
そして、図20、図21及び図22に示すように、期間T51において、第2転送制御線TRG及びリセット制御線RSTが共に高電圧Hになり、第2転送ゲート17がゲートを構成するトランジスタ及びリセットトランジスタ13が共にオン状態になることで、メモリ領域MEM及び浮遊拡散領域FD内の電荷が共通電源線VDに排出される。
次に、期間T52において、リセット制御線RSTが低電圧Lになると、リセットトランジスタ13のゲート下のポテンシャルバリアが上がってリセットトランジスタ13がオフ状態になる。また、これと同時に、第2転送制御線TRGが低電圧Lになると、第2転送ゲート17下におけるポテンシャルバリアが上がって、第2転送ゲート17がゲートを構成するトランジスタがオフ状態になる。
次に、期間T53において、第1転送制御線TRXが高電圧Hになると、第1転送ゲート16下のポテンシャルバリアが下がる。即ち、フォトダイオードPDとメモリ領域MEMとの間の領域のポテンシャルバリアが下がるとともに、メモリ領域MEMのポテンシャルが下がる。これにより、フォトダイオードPD内の電荷Eが、メモリ領域MEMに転送される。このとき、フォトダイオードPDからメモリ領域MEMに転送される電荷Eは、上述のように、排出制御線OFGを中間電圧M42にすることによって、フォトダイオードPDにおいて上限量を制限して蓄積した電荷Eである。なお、OB画素回路POBでは光電変換が行われないため、メモリ領域MEMに対して電荷がほとんど転送されない。
次に、期間T54において、第1転送制御線TRXが低電圧Lになると、第1転送ゲート16下のポテンシャルバリアが上がる。即ち、フォトダイオードPDとメモリ領域MEMとの間の領域のポテンシャルバリアが上がるとともに、メモリ領域MEMのポテンシャルも上がる。これにより、フォトダイオードPDからメモリ領域MEMへの電荷Eの転送が停止する。
次に、期間T55において、排出制御線OFGが高電圧Hになると、排出トランジスタ15のゲート15G下のポテンシャルバリアが下がって排出トランジスタ15がオン状態になり、共通電源線VDを介してフォトダイオードPD内の電荷Eが画素回路PN,POBの外部に排出される。なお、上述の期間T51〜T55までの動作は、画素アレイ10内の全ての画素回路PN,POBにおいて同時に行われ得る。
次に、期間T56において、選択制御線SELが高電圧Hになると、選択トランジスタ14がオン状態になり、出力トランジスタ12が出力する信号(電圧)が出力信号線VSに与えられる。
次に、期間T57において、リセット制御線RSTが高電圧Hになると、リセットトランジスタ13のゲート下のポテンシャルバリアが下がってリセットトランジスタ13がオン状態になり、共通電源線VDを介して浮遊拡散領域FD内の電荷が画素回路PN,POBの外部に排出される。
次に、期間T58において、リセット制御線RSTが低電圧Lになると、リセットトランジスタ13のゲート下のポテンシャルバリアが上がってリセットトランジスタ13がオフ状態になる。そして、当該期間T58の終わり(セトリングタイム経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrNと、OB画素回路POBの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrOBと、をそれぞれサンプリングする。
次に、期間T59において、第2転送制御線TRGが高電圧Hになると、第2転送ゲート17下のポテンシャルバリアが下がって、第2転送ゲート17がゲートを構成するトランジスタがオン状態になり、メモリ領域MEM内の電荷Eが浮遊拡散領域FDに転送される。なお、OB画素回路POBでは、上述のようにメモリ領域MEMに対して転送されて蓄積される電荷がほとんどないため、浮遊拡散領域FDに対して電荷がほとんど転送されない。
次に、期間T60において、第2転送制御線TRGが低電圧Lになると、第2転送ゲート17下におけるポテンシャルバリアが上がって、第2転送ゲート17がゲートを構成するトランジスタがオフ状態になり、メモリ領域MEMから浮遊拡散領域FDへの電荷の転送が停止する。そして、当該期間期間T60の終わり(セトリングタイムの経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsNと、OB画素回路POBの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsOBと、をそれぞれサンプリングする。
次に、期間T61において、選択制御線SELが低電圧になると、選択トランジスタ14がオフ状態になる。なお、上述の期間T56〜T61までの動作は、画素アレイ10内の画素回路PN,POBにおいて制御グループ毎に行われ得る。
次に、期間T62において、排出制御線OFGが中間電圧M42になると、排出トランジスタ15のゲート15G下のポテンシャルバリアがオン状態とオフ状態との間まで上がって、フォトダイオードPD内の電荷の排出が停止する。なお、この期間T62の動作は、画素アレイ10内の全ての画素回路PN,POBにおいて同時に行われ得る。また、この期間T62から、フォトダイオードPDにおける電荷の蓄積を開始してもよい。この場合、期間T62において排出制御線OFGが中間電圧M42になったタイミングが、電子シャッタ(特に、グローバルシャッタ)のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図20、図21及び図22に例示したように期間T56〜T61の動作の後に期間T62を開始する必要はなく、期間T56〜T61の動作の開始前または期間T56〜T61の動作の途中で期間T62を開始する制御グループがあってもよい。
以上のように、本発明の第7実施形態に係る固体撮像素子1では、フォトダイオードPDで蓄積される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路PN,POBにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
さらに、本発明の第7実施形態に係る固体撮像素子1では、A/D変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
<第8実施形態>
次に、本発明の第8実施形態に係る固体撮像素子について説明する。なお、本発明の第8実施形態に係る固体撮像素子は、上述した本発明の第7実施形態に係る固体撮像素子の変形例に相当するものである。そこで、ここでは、本発明の第8実施形態に係る固体撮像素子について、上述した本発明の第7実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
図23は、本発明の第8実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートである。なお、図23は、本発明の第7実施形態に係る固体撮像素子の動作について示した図20に対応するものであり、図20と同様に、ゲインが小さい場合における中間電圧に「M41」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧に「M42」の符号を付して表示している。また、図23では、出力信号線VSの変動を強調して表示するとともに、転送制御線TXやリセット制御線RSTに重畳するノイズ等を省略して示している。
図23に示すように、本発明の第8実施形態に係る固体撮像素子1では、排出制御線OFGが高電圧Hになる期間以外の期間において、低電圧Lまたは中間電圧M42になる。特に、期間T51〜T61以外の期間において、排出制御線OFGが低電圧Lとなることで、排出トランジスタ15がオフ状態になる。
このように、排出トランジスタ15をオフ状態にすると、排出トランジスタ15のゲート15G下において、フォトダイオードPDに蓄積される電荷(電子)とは反対の極性の電荷(正孔)の濃度を高くすることが可能になる。そのため、フォトダイオードPDへ暗電流による電荷が流れ込むことを抑制することが可能になる。
なお、排出制御線OFGが低電圧Lとなる期間(排出トランジスタ15のゲート15Gに低電圧Lが与えられる期間)と、排出制御線OFGが中間電圧M41,M42となる期間(排出トランジスタ15のゲート15Gに中間電圧M41,M42が与えられる期間)と、を合計した期間のうち、排出制御線OFGが低電圧Lとなる期間(排出トランジスタ15のゲート15Gに低電圧Lが与えられる期間)が9割以上を占めるようにしてもよい。
このように構成すると、低電圧Lの代わりに中間電圧M41,M42を用いることで増加する暗電流を、10分の1以下に抑制することが可能になる。
<第9実施形態>
次に、本発明の第9実施形態に係る固体撮像素子について説明する。なお、本発明の第9実施形態に係る固体撮像素子は、上述した本発明の第6実施形態に係る固体撮像素子と比較して、動作の一部のみが異なっている。そこで、ここでは、本発明の第9実施形態に係る固体撮像素子について、上述した本発明の第6実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
図24は、本発明の第9実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図25及び図26は、図24の動作を行う有効画素回路のポテンシャル図である。なお、図24、図25及び図26は、設定されたゲインが大きい場合における本発明の第6実施形態に係る固体撮像素子の動作について示した図17、図18及び図19に対応するものであり、図17、図18及び図19と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「M51」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「M52」の符号を付して表示している。また、図24では、出力信号線VSの変動を強調して表示するとともに、第2転送制御線TRGやリセット制御線RSTに重畳するノイズ等を省略して示している。
図24、図25及び図26では、期間T71から記載しているが、期間T71よりも前の所定のタイミングにおいて、フォトダイオードPDにおける電荷Eの蓄積が開始されているものとする(電子シャッタ)。例えばこのとき、最初に排出制御線OFGが高電圧Hになり、排出トランジスタ15がオン状態になることで、フォトダイオードPD内の電荷が共通電源線VDを介して画素回路PN,POBの外部に排出される。そして、排出制御線OFGが低電圧Lとなることで、フォトダイオードPDにおいて電荷Eの蓄積が開始される。なお、OB画素回路POBには光が入射しないため、フォトダイオードPDでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
図24、図25及び図26に示すように、まず、期間T71において、第2転送制御線TRG及びリセット制御線RSTが共に高電圧Hになり、第2転送ゲート17がゲートを構成するトランジスタ及びリセットトランジスタ13が共にオン状態になることで、メモリ領域MEM及び浮遊拡散領域FD内の電荷が共通電源線VDに排出される。
次に、期間T72において、第2転送制御線TRGが低電圧Lになると、第2転送ゲート17下のポテンシャルバリアが上がって、第2転送ゲート17がゲートを構成するトランジスタがオフ状態になる。また、これと同時に、リセット制御線RSTが中間電圧M52になると、リセットトランジスタ13のゲート下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。
次に、期間T73において、第1転送制御線TRXが高電圧Hになると、第1転送ゲート16下のポテンシャルバリアが下がる。即ち、フォトダイオードPDとメモリ領域MEMとの間の領域のポテンシャルバリアが下がるとともに、メモリ領域MEMのポテンシャルが下がる。これにより、フォトダイオードPD内の電荷Eが、メモリ領域MEMに転送される。なお、OB画素回路POBでは光電変換が行われないため、メモリ領域MEMに対して電荷がほとんど転送されない。
次に、期間T74において、第1転送制御線TRXが低電圧Lになると、第1転送ゲート16下のポテンシャルバリアが上がる。即ち、フォトダイオードPDとメモリ領域MEMとの間の領域のポテンシャルバリアが上がるとともに、メモリ領域MEMのポテンシャルも上がる。これにより、フォトダイオードPDからメモリ領域MEMへの電荷Eの転送が停止する。
次に、期間T75において、排出制御線OFGが高電圧Hになると、排出トランジスタ15のゲート15G下のポテンシャルバリアが下がって排出トランジスタ15がオン状態になり、共通電源線VDを介してフォトダイオードPD内の電荷Eが画素回路PN,POBの外部に排出される。なお、上述の期間T71〜T75までの動作は、画素アレイ10内の全ての画素回路PN,POBにおいて同時に行われ得る。
次に、期間T76において、選択制御線SELが高電圧Hになると、選択トランジスタ14がオン状態になり、出力トランジスタ12が出力する信号(電圧)が出力信号線VSに与えられる。
次に、期間T77において、リセット制御線RSTが高電圧Hになると、リセットトランジスタ13のゲート下のポテンシャルバリアが下がってリセットトランジスタ13がオン状態になり、共通電源線VDを介して浮遊拡散領域FD内の電荷が画素回路PN,POBの外部に排出される。
次に、期間T78において、リセット制御線RSTが中間電圧M52になると、リセットトランジスタ13のゲート下におけるポテンシャルバリアがオン状態とオフ状態との間まで上がる。そして、当該期間T78の終わり(セトリングタイム経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrNと、OB画素回路POBの浮遊拡散領域FDに電荷が保持されていない状態における出力信号線VSの電圧VrOBと、をそれぞれサンプリングする。
次に、期間T79において、第2転送制御線TRGが高電圧Hになると、第2転送ゲート17下のポテンシャルバリアが下がって、第2転送ゲート17がゲートを構成するトランジスタがオン状態になり、メモリ領域MEM内の電荷Eが浮遊拡散領域FDに転送される。このとき、リセットトランジスタ13のゲート下におけるポテンシャルバリア(即ち、浮遊拡散領域FDが保持する電荷の上限量)を超える電荷Eは、共通電源線VDを介して画素回路PN,POBの外部に排出される。なお、設定されるゲインが小さい場合は、リセット制御線RSTが中間電圧M52よりも小さい中間電圧M51となり、リセットトランジスタ13のゲート17下におけるポテンシャルバリアは中間電圧M52の場合よりも大きくなる。
次に、期間T80において、第2転送制御線TRGが低電圧Lになると、第2転送ゲート17下におけるポテンシャルバリアが上がって、第2転送ゲート17がゲートを構成するトランジスタがオフ状態になり、メモリ領域MEMから浮遊拡散領域FDへの電荷の転送が停止する。そして、当該期間期間T80の終わり(セトリングタイムの経過後)に、A/D変換回路23が、有効画素回路PNの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsNと、OB画素回路POBの浮遊拡散領域FDに保持されている電荷に対応した出力信号線VSの電圧VsOBと、をそれぞれサンプリングする。
次に、期間T81において、選択制御線SELが低電圧になると、選択トランジスタ14がオフ状態になる。なお、上述の期間T76〜T81までの動作は、画素アレイ10内の画素回路PN,POBにおいて制御グループ毎に行われ得る。
次に、期間T82において、排出制御線OFGが低電圧Lになると、排出トランジスタ15のゲート15G下のポテンシャルバリアが上がって排出トランジスタ15がオフ状態になり、フォトダイオードPD内の電荷の排出が停止する。なお、この期間T82の動作は、画素アレイ10内の全ての画素回路PN,POBにおいて同時に行われ得る。また、この期間T82から、フォトダイオードPDにおける電荷の蓄積を開始してもよい。この場合、期間T82において排出制御線OFGが低電圧Lになったタイミングが、電子シャッタ(特に、グローバルシャッタ)のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図24、図25及び図26に例示したように期間T76〜T81の動作の後に期間T82を開始する必要はなく、期間T76〜T81の動作の開始前または期間T76〜T81の動作の途中で期間T82を開始する制御グループがあってもよい。
以上のように、本発明の第9実施形態に係る固体撮像素子1では、浮遊拡散領域FDで保持される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路PN,POBにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
さらに、本発明の第9実施形態に係る固体撮像素子1では、A/D変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域FDで保持される電荷Eの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
<変形等>
上述した各実施形態に係る固体撮像素子1は、例えば、以下のようにその一部を変形して実施することが可能である。
[1] 垂直走査回路21が画素回路PN,POBに与える中間電圧M1,M2,M11,M12〜M51,M52が、ゲインの大きさによって、負電圧となる場合があってもよい。この場合における固体撮像素子の構成例について、図面を参照して説明する。図27は、本発明の実施形態に係る固体撮像素子の変形例の構成について示すブロック図である。
図27に示す固体撮像素子1Aは、負電圧を生成して中間電圧生成回路25に与える負電圧生成回路29を備えている点で、図1に示した固体撮像素子1と異なっている。この場合、中間電圧生成回路25は、ゲインの大きさに応じて、負電圧となる中間電圧M1,M2,M11,M12〜M51,M52を生成し得ることになる。
また、垂直走査回路21が画素回路PN,POBに与える低電圧Lが、負電圧となるようにしてもよい。この場合における固体撮像素子の構成例について、図面を参照して説明する。図28は、本発明の実施形態に係る固体撮像素子の別の変形例の構成について示すブロック図である。
図28に示す固体撮像素子1Bは、負電圧を生成して中間電圧生成回路25及び垂直走査回路21に与える負電圧生成回路29を備えている点で、図1に示した固体撮像素子1と異なっている。この場合、中間電圧生成回路25は、ゲインの大きさに応じて、負電圧となる中間電圧M1,M2,M11,M12〜M51,M52を生成し得ることになる。また、垂直走査回路21は、負電圧生成回路28から与えられる負電圧を、上述の低電圧Lとして画素回路PN,POBに対して与えることになる。
これらの変形例のように、垂直走査回路21が、画素回路PN,POBに対して、中間電圧M1,M2,M11,M12〜M51,M52や低電圧Lとして負電圧(即ち、高電圧Hとは極性が異なる電圧)を与え得る構成にすると、転送ゲート11や、排出トランジスタ15のゲート下において、フォトダイオードPDに蓄積される電荷(電子)とは反対の極性の電荷(正孔)の濃度を高くすることが可能になる。そのため、フォトダイオードPDへ暗電流による電荷が流れ込むことを抑制することが可能になる。
なお、負電圧とした中間電圧M1,M2,M11,M12〜M51,M52や低電圧Lは、図2、図11及び図15に示す画素回路PN,POB内のどのトランジスタのゲート(トランジスタ12〜15のそれぞれのゲート、転送ゲート11、第1転送ゲート16、第2転送ゲート17)に与えてもよい。特に、上述のように、少なくとも転送ゲート11や、排出トランジスタ15のゲートに対して負電圧を与える構成にすると、フォトダイオードPDへ暗電流による電荷が流れ込むことを抑制することが可能になるため、好ましい。
[2] 本発明の第3実施形態に係る固体撮像素子は、本発明の第2実施形態に係る固体撮像素子の画素回路PN,POBが備える転送ゲート11に低電圧Lを与えて、転送ゲート11がゲートを構成するトランジスタをオフ状態にし得るものである。また、本発明の第5実施形態に係る固体撮像素子は、本発明の第4実施形態に係る固体撮像素子の画素回路PN,POBが備える排出トランジスタ15のゲートに低電圧Lを与えてオフ状態にし得るものである。これらと同様に、本発明の第1実施形態に係る固体撮像素子についても、画素回路PN,POBが備えるリセットトランジスタ13のゲートに対して低電圧Lを与えてオフ状態にし得るように構成してもよい。
また、本発明の第8実施形態に係る固体撮像素子は、本発明の第7実施形態に係る固体撮像素子の画素回路PN,POBが備える排出トランジスタ15のゲート15Gに低電圧Lを与えてオフ状態にし得るものである。これと同様に、本発明の第6実施形態に係る固体撮像素子についても、画素回路PN,POBが備える第2転送ゲート17に対して低電圧Lを与えて、第2転送ゲート17がゲートを構成するトランジスタをオフ状態にし得るように構成してもよい。また、これらと同様に、本発明の第9実施形態に係る固体撮像素子についても、画素回路PN,POBが備えるリセットトランジスタ13のゲートに対して低電圧Lを与えてオフ状態にし得るように構成してもよい。
[3] 電荷Eの上限量を小さくし過ぎると、電荷Eを十分に蓄積することができなくなり、A/D変換後のデータが最大値を取り得なくなってしまう。また、電荷Eの上限量を大きくし過ぎると、擬似スミアの抑制が困難になる。
そこで、電荷Eの上限量の設定方法(即ち、中間電圧M1,M2,M11,M12〜M51,M52の設定方法)として、A/D変換回路23が設定されたゲインでA/D変換を行った場合に得られるデータが最大値となる電荷の下限量以上、かつ、当該下限量の1.5倍以下にすると、好ましい。
この設定方法で電荷Eの上限量を設定すると、A/D変換後のデータが最大値を取り得るようにすることが可能になるとともに、擬似スミアを効果的に抑制することが可能になる。
[4] 設定されるゲインと中間電圧生成回路25が生成する中間電圧との関係は、ゲインが大きいほど中間電圧が大きくなる関係性が満たされる限り、どのような関係であってもよい。例えば、ゲインが増大するにつれて中間電圧が線形的または非線形的に増大する(即ち、電荷Eの上限量が線形的または非線形的に増大する)関係であってもよいし、ゲインが増大するにつれて中間電圧が階段状に増大する(即ち、電荷Eの上限量が階段状に増大する)関係であってもよい。
[5] 図2に示す画素回路について、リセット電源線VRが制御グループ毎に共通していると説明したが、画素アレイ10内の全ての画素回路PN,POBで共通するように構成してもよいし、さらにリセット電源線VRを共通電源線VDと共通にしてもよい(リセットトランジスタ13のドレインを共通電源線VDに接続してもよい)。ただし、リセット電源線VRを画素回路PN,POBで共通にする場合は、図11及び図15に示したような選択トランジスタ14を備える構成とする。
また、図11及び図15に示す画素回路では、リセットトランジスタ13のドレインが共通電源線VDに接続されているが、リセットトランジスタ13のドレインを共通電源線VDとは別に設けたリセット電源線VRに接続してもよいし、さらに制御グループ毎でリセット電源線VRが共通するように構成してもよい(第1〜第3実施形態と同様、図2参照)。
[6] 図2に示す画素回路が、図11及び図15に示す画素回路と同様に、選択トランジスタ14を備える構成としてもよいし、選択トランジスタ14及び排出トランジスタ15を備える構成としてもよい。
また、図11及び図15に示す画素回路が、図11に示す画素回路と同様に、選択トランジスタ14を備えない構成としてもよい。ただし、この場合、本発明の第1〜第3実施形態に係る固体撮像素子1と同様に、画素アレイ10内の画素回路PN,POBが制御グループ毎に順次動作するように構成したり(図4〜図10参照)、選択トランジスタ14に代わる信号の選択的な出力手段を備えたりするなどの変形を行うと、好ましい。
[7] 図1、図27及び図28では、A/D変換回路23が、ランプ波生成回路24が生成するランプ波を用いてA/D変換を行う構成について例示しているが、この構成は一例に過ぎず、A/D変換回路23はどのような方法でA/D変換を行ってもよい。ただし、図1、図27及び図28に示すような、A/D変換におけるゲインを容易に変更することが可能な構成であると、好ましい。
[8] 図1、図27及び図28では、画素アレイ10の左端にのみOB画素回路POB(遮光膜)が設けられる構成について例示しているが、この構成は一例に過ぎず、画素アレイ10内のどのような位置にOB画素回路POBを設けてもよい。例えば、画素アレイ10の両端(例えば、左端及び右端)にOB画素回路POBを設けてもよいし、画素アレイ10の全周(例えば、左端、上端、右端及び下端)にOB画素回路POBを設けてもよい。
また、図1、図27及び図28では、画素アレイ10内において画素回路PN,POBがマトリクス状に整列する(図中の上下方向及び左右方向に整列する)構成について例示しているが、この構成は一例に過ぎず、画素アレイ10内において画素回路PN,POBがどのように整列するようにしてもよい。例えば、画素アレイ10内において、画素回路PN,POBが図1、図27及び図28の斜め方向(例えば、図中の左右方向に対して±45°となる方向)に整列するようにしてもよい。
[9] 図1の左右方向に並ぶ同一行の画素回路PN,POBが同一の制御グループに属する場合について例示して説明したが、この制御グループの設定方法は一例に過ぎず、どのような方法で制御グループを設定してもよい。例えば、隣接せず離間した画素回路PN,POBが同一の制御グループに含まれるようにしてもよいし、複数行の画素回路が同一の制御グループに含まれるようにしてもよいし、行以外の所定の領域の画素回路が同一の制御グループに含まれるようにしてもよい。
[10] A/D変換回路が相関二重サンプリング後の差分に対してA/D変換をする場合について例示して説明したが、A/D変換回路23が、画素回路PN,POBの浮遊拡散領域FDに電荷が保持されている状態で取得した出力信号線VSの信号(電圧VsN,VsOB)に対して、直接的にA/D変換を行ってもよい。
[11] 電子を生成して蓄積するとともに、それぞれの画素回路がNチャネル型のFETを備える固体撮像素子について例示して説明したが、本発明が適用され得る固体撮像素子は、この例の限りではない。例えば、正孔を蓄積し、それぞれの画素回路がPチャネル型のFETを備える固体撮像素子に対しても、本発明は適用可能である。ただし、それぞれの画素回路PN,POBが備えるトランジスタに与える電圧の極性や大小関係は、上述の例と同様の動作が行われるようにするために、適用する形態に応じて適宜変更する。
[12] 上述した各実施形態に係る固体撮像素子は、矛盾しない限り、その特徴部分を組み合わせて実施することが可能である。
例えば、本発明の第1及び第9実施形態に係る固体撮像素子は、浮遊拡散領域FDが保持する電荷Eが上限量を超えないように制限する動作(第1上限量制限動作)を行うものであり、本発明の第2〜第5、第7及び第8実施形態に係る固体撮像素子は、フォトダイオードPDが蓄積する電荷Eが上限量を超えないように制限する動作(第2上限量制限動作)を行うものであり、本発明の第6実施形態に係る固体撮像素子は、メモリ領域MEMが蓄積する電荷Eが上限量を超えないように制限する動作(第3上限量制限動作)を行うものであるが、これらの動作の任意の組み合わせを同時に実行し得るように構成してもよい。
<<電子情報機器>>
上述の固体撮像素子1,1A,1Bを備えた、本発明の実施形態に係る電子情報機器の構成例について、図29を参照して説明する。図29は、本発明の実施形態に係る電子情報機器の構成例を示すブロック図である。なお、図29に示す電子情報機器50は、例えば、固体撮像素子1,1A,1Bによる撮像機能が中心的な機能となるデジタルスチルカメラやデジタルビデオカメラのような撮像装置に限られず、固体撮像素子1,1A,1Bによる撮像機能が従たる機能となり得る携帯電話やタブレット型端末、ノートパソコンなどの各種機器であってもよい。
図29に示すように、本発明の実施形態に係る電子情報機器50は、上述の固体撮像素子1,1A,1Bに相当する撮像部51と、撮像部51上に光学像を結像するための光学部品(例えば、レンズや絞りなど)によって構成される光学系52と、撮像部51が生成するデータに対する各種処理(例えば、デモザイキングなど)を行って画像データを生成するDSP(Digital Signal Processor)などによって構成されるデータ処理部53と、データ処理部53がデータを処理する際にデータを記憶するフレームメモリ54と、データ処理部53が生成した画像データや操作用の画像などを表示する表示装置55と、データ処理部53が生成した画像データを必要に応じて記録する記録部56と、ユーザの操作を受け付けるためのボタンやタッチパネルなどから構成される操作部57と、電子情報機器50が動作するための電力を供給する電源部58と、電子情報機器50の動作を制御する制御部59と、上述の各部を接続するバス60と、を備える。
なお、固体撮像素子1,1A,1Bにおける制御回路26の一部または全部を、電子情報機器50の制御部59の一部としてもよい。また、オフセット補正処理を、撮像部51(固体撮像素子1,1A,1Bのオフセット補正処理回路28)ではなく、データ処理部53で行ってもよい。
また、図29に示す電子情報機器50は、固体撮像素子1,1A,1Bの適用例の1つに過ぎない。上述の固体撮像素子1,1A,1Bは、電子情報機器50とは異なる構成の電子情報機器に対しても、適用可能である。
<<まとめ>>
本発明の実施形態に係る固体撮像素子1,1A,1Bは、例えば以下のように把握され得る。
本発明の実施形態に係る固体撮像素子1,1A,1Bは、光電変換により電荷Eを生成して蓄積する光電変換部PDと、前記光電変換部PDから転送される電荷Eを保持する浮遊拡散部FDと、前記光電変換部PDが蓄積する電荷Eを前記浮遊拡散部FDに転送する転送部11と、前記浮遊拡散部FDが保持する電荷量に対応した信号を出力する出力部12と、前記浮遊拡散部FDが保持する電荷Eを外部に排出するリセット部13と、を各別に備える複数の画素回路部PN,POBと、前記出力部12が出力する信号を取得し、設定されたゲインによるA/D変換を行うA/D変換部23と、を備え、少なくとも1つの前記画素回路部PN,POBは、前記光電変換部PDから前記浮遊拡散部FDに転送されて保持される電荷Eが、前記ゲインが大きくなるほど小さくなるように設定される上限量を超えないよう、制限するように構成されている。
この固体撮像素子1,1A,1Bでは、光電変換部PDから浮遊拡散部FDに転送されて保持される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部PN,POBにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散部FDで保持される電荷Eの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
さらに、この固体撮像素子1,1A,1Bでは、A/D変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散部FDで保持される電荷Eの上限量を小さくして擬似スミアを十分に抑制する。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、少なくとも1つの前記画素回路部PN,POBは、前記浮遊拡散部FDが保持する電荷Eが、前記上限量を超えないように制限する第1上限量制限動作と、前記光電変換部PDが蓄積する電荷Eが、前記上限量を超えないように制限する第2上限量制限動作と、の少なくとも一方を行うように構成されている。
この固体撮像素子1,1A,1Bでは、擬似スミアの原因である同一の制御グループに属する画素回路部PN,POBにおける出力の変動自体を、直接的に抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、前記光電変換部PDから転送される電荷Eを前記浮遊拡散部FDに転送する前に一時的に保持する電荷保持部MEMを、さらに備え、前記転送部は、前記光電変換部PDが蓄積する電荷Eを前記電荷保持部MEMに転送する第1転送部16と、前記電荷保持部MEMが保持する電荷Eを前記浮遊拡散部FDに転送する第2転送部17と、を備え、少なくとも1つの前記画素回路部PN,POBは、前記浮遊拡散部FDが保持する電荷Eが、前記上限量を超えないように制限する第1上限量制限動作と、前記光電変換部PDが蓄積する電荷Eが、前記上限量を超えないように制限する第2上限量制限動作と、前記電荷保持部MEMが保持する電荷が、前記上限量を超えないように制限する第3上限量制限動作と、の少なくとも1つを行うように構成されている。
この固体撮像素子1,1A,1Bでは、擬似スミアの原因である同一の制御グループに属する画素回路部PN,POBにおける出力の変動自体を、直接的に抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、少なくとも1つの前記画素回路部PN,POBは、前記転送部11が、前記上限量を超える電荷Eを前記光電変換部PDから前記浮遊拡散部FDに転送し、前記リセット部13が、前記光電変換部PDから前記浮遊拡散部FDに転送される電荷Eを排出することで、前記第2上限量制限動作を行うように構成されている。
特に、上記の固体撮像素子1,1A,1Bにおいて、第1電圧H及び第2電圧Lの間の大きさである中間電圧M11,M12を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部25を、さらに備え、少なくとも1つの前記画素回路部PN,POBは、前記転送部11が、前記第1電圧Hが与えられるならばオン状態になり、前記第2電圧Lが与えられるならばオフ状態になるトランジスタの制御端子11を構成し、前記第2上限量制限動作を行う際に、前記転送部に前記中間電圧M11,M12が与えられる。
この固体撮像素子1,1A,1Bでは、光電変換部PDで蓄積される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部PN,POBにおける出力の変動自体を、直接的に抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、少なくとも1つの前記画素回路部PN,POBは、前記第2転送部17が、前記上限量を超える電荷Eを前記電荷保持部MEMから前記浮遊拡散部FDに転送し、前記リセット部13が、前記電荷保持部MEMから前記浮遊拡散部FDに転送される電荷Eを排出することで、前記第3上限量制限動作を行うように構成されている。
特に、上記の固体撮像素子1,1A,1Bにおいて、第1電圧H及び第2電圧Lの間の大きさである中間電圧M31,M32を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部25を、さらに備え、少なくとも1つの前記画素回路部PN,POBは、前記第2転送部17が、前記第1電圧Hが与えられるならばオン状態になり、前記第2電圧Lが与えられるならばオフ状態になるトランジスタの制御端子を構成し、前記第3上限量制限動作を行う際に、前記第2転送部17に前記中間電圧M31,M32が与えられる。
この固体撮像素子1,1A,1Bでは、電荷蓄積部MEMで蓄積される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部PN,POBにおける出力の変動自体を、直接的に抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、少なくとも1つの前記画素回路部PN,POBは、前記リセット部13が、前記上限量を超える電荷Eを前記浮遊拡散部FDから排出し、前記転送部11が、前記光電変換部PDが蓄積する電荷Eを前記浮遊拡散部FDに転送することで、前記第1上限量制限動作を行うように構成されている。
特に、上記の固体撮像素子1,1A,1Bにおいて、第1電圧H及び第2電圧Lの間の大きさである中間電圧M1,M2,M51,M52を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部25を、さらに備え、少なくとも1つの前記画素回路部PN,POBは、前記リセット部13が、制御端子に前記第1電圧Hが与えられるならばオン状態になり、前記制御端子に前記第2電圧Lが与えられるならばオフ状態になるトランジスタ13を備え、前記第1上限量制限動作を行う際に、前記リセット部13が備える前記トランジスタの前記制御端子に前記中間電圧M1,M2,M51,M52が与えられる。
この固体撮像素子1,1A,1Bでは、浮遊拡散部FDで保持される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部PN,POBにおける出力の変動自体を、直接的に抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、少なくとも1つの前記画素回路部PN,POBは、前記光電変換部PDが蓄積する電荷Eを外部に排出する排出部15を備えており、前記排出部15が、前記上限量を超える電荷Eを前記光電変換部PDから排出することで、前記第2上限量制限動作を行うように構成されている。
特に、上記の固体撮像素子1,1A,1Bにおいて、第1電圧H及び第2電圧Lの間の大きさである中間電圧M21,M22,M41,M42を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部25を、さらに備え、少なくとも1つの前記画素回路部PN,POBは、前記排出部15が、制御端子に前記第1電圧Hが与えられるならばオン状態になり、前記制御端子に前記第2電圧Lが与えられるならばオフ状態になるトランジスタ15を備え、前記第2上限量制限動作を行う際に、前記トランジスタ15の前記制御端子に前記中間電圧M21,M22,M41,M42が与えられる。
この固体撮像素子1,1A,1Bでは、光電変換部PDで蓄積される電荷Eの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部PN,POBにおける出力の変動自体を、直接的に抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、全ての前記トランジスタ(トランジスタ13,15、転送ゲート11がゲートを構成するトランジスタ、第2転送ゲート17がゲートを構成するトランジスタ)は、前記第1電圧Hと、前記中間電圧M1,M2,M11,M12〜M51,M52と、前記第2電圧Lと、が前記制御端子(トランジスタ13,15のゲート、転送ゲート11、第2転送ゲート17)に対して選択的に与えられるように構成されている。
この固体撮像素子1,1A,1Bでは、特にトランジスタのゲート(トランジスタ15のゲート、転送ゲート11)下において、光電変換部PDに蓄積される電荷とは反対の極性の電荷の濃度を高くすることが可能になる。そのため、光電変換部PDへ暗電流による電荷が流れ込むことを抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、遮光されている前記画素回路部POBが出力する信号に対して前記A/D変換部23が前記A/D変換を行うことで得られるデータを基準として、露光されている前記画素回路部PNが出力する信号に対して前記A/D変換部23が前記A/D変換を行うことで得られるデータに対してオフセット補正処理を行うオフセット補正処理部28を、さらに備える。
この固体撮像素子1,1A,1Bでは、光電変換部PDから浮遊拡散部FDに転送されて保持される電荷の上限量を制限したことで低減されたが残存した擬似スミアを、オフセット補正処理によってさらに低減または消滅させることが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、前記トランジスタの前記制御端子(トランジスタ13,15のゲート、転送ゲート11、第2転送ゲート17)に前記第2電圧Lが与えられる期間と、前記トランジスタの前記制御端子に前記中間電圧M1,M2,M11,M12〜M51,M52が与えられる期間と、を合計した期間のうち、前記トランジスタの前記制御端子(トランジスタ13,15のゲート、転送ゲート11、第2転送ゲート17)に前記第2電圧Lが与えられる期間が9割以上を占める。
この固体撮像素子1,1A,1Bでは、第2電圧Lの代わりに中間電圧M1,M2,M11,M12〜M51,M52を用いることで増加する暗電流を、10分の1以下に抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、前記第2電圧Lの極性が、前記第1電圧Hの極性と異なる。
この固体撮像素子1,1A,1Bでは、特にトランジスタのゲート(トランジスタ15のゲート、転送ゲート11)下において、フォトダイオードPDに蓄積される電荷とは反対の極性の電荷の濃度を高くすることが可能になる。そのため、フォトダイオードPDへ暗電流による電荷が流れ込むことを抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、前記中間電圧生成部25が、前記ゲインの大きさに応じて、前記第1電圧Hの極性とは異なる極性の前記中間電圧M1,M2,M11,M12〜M51,M52を生成することがある。
この固体撮像素子1,1A,1Bでは、特にトランジスタのゲート(トランジスタ15のゲート、転送ゲート11)下において、フォトダイオードPDに蓄積される電荷とは反対の極性の電荷の濃度を高くすることが可能になる。そのため、フォトダイオードPDへ暗電流による電荷が流れ込むことを抑制することが可能になる。
また、上記の固体撮像素子1,1A,1Bにおいて、前記上限量が、前記A/D変換部23が前記ゲインでA/D変換を行った場合に得られるデータが最大値となる電荷Eの下限量以上、かつ、当該下限量の1.5倍以下である。
この固体撮像素子1,1A,1Bでは、A/D変換後のデータが最大値を取り得るようにすることが可能になるとともに、擬似スミアを効果的に抑制することが可能になる。
また、本発明の実施形態に係る電子情報機器50は、上記の固体撮像素子1,1A,1Bを備える。