JP4302362B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置に関し、特に露光感度調整機能を有する固体撮像装置に関する。
【０００２】
【従来の技術】
デジタルカメラ用固体撮像素子として、ＣＣＤ型固体撮像素子やＭＯＳ型固体撮像素子が普及している。いずれも，光検出素子はホトダイオードで構成される。通常の固体撮像素子においては、ホトダイオードの上方に，遮光膜を介してカラーフィルタが配置され、カラーフィルタの上方に，オンチップマイクロレンズが配置されている。
【０００３】
ＣＣＤ型固体撮像素子においては、ホトダイオード列に近接して電荷結合素子（ＣＣＤ）が配置され、ホトダイオードに蓄積された電荷を転送する。エリアセンサにおいては、ホトダイオードが行列状に配置され，各ホトダイオード列に１つの垂直ＣＣＤ（ＶＣＣＤ）が結合される。複数のＶＣＣＤの１端には，水平ＣＣＤ（ＨＣＣＤ）が結合され、画像電荷を１行づつ出力アンプに転送する。
【０００４】
ＭＯＳ型固体撮像素子においては、各ホトダイオードにＭＯＳ型電荷検出回路が接続され、受光量に応じた電圧又は電流を有する出力信号を列毎の出力信号線に供給する。
【０００５】
固体撮像素子の分解能を向上するためには、画素数を増加することが必要である。ホトダイオードを微細化して画素数を増加させると，１つのホトダイオードが占める面積は減少し，受光感度が低下することになる。出力レベルを維持，ないし増大するためには，ＣＣＤ型固体撮像素子においては出力アンプ、ＭＯＳ型固体撮像素子においては電荷検出回路の感度を向上することが必要となる。電荷を電圧に変換するキャパシタ（フローティングディフュージョン）の容量Ｃを減少させることなどにより固体撮像素子の出力レベルの向上がなされている。
【０００６】
例えば，出力レベル（飽和出力）３０００ｍＶ，検出感度４８μＶ／eのＣＣＤ型固体撮像素子が開発されている。固体撮像素子の出力は，別チップの信号処理回路に供給され、相関２重サンプリング、アナログ増幅、アナログ／デジタル（Ａ／Ｄ）変換などの処理を受ける。信号処理回路の入力ダイナミックレンジは、たかだか１Ｖ程度である。
【０００７】
感度設定機能を有する固体撮像装置においては、ＩＳＯ１００、ＩＳＯ４００，ＩＳＯ８００、ＩＳＯ１６００等の受光感度を設定できる。受光感度に応じて信号処理回路の増幅率が調整される。信号レベルの増幅と共に、ノイズレベルも上昇する。良好な画像を作るためには、広いダイナミックレンジ、低いノイズレベルが望ましい。
【０００８】
【発明が解決しようとする課題】
固体撮像素子と信号処理回路を有する固体撮像装置においては、固体撮像素子、信号処理回路共に増幅機能を有する。
【０００９】
本発明の１目的は、構成要素のバランスのよい固体撮像装置を提供することである。
【００１０】
本発明の他の目的は、高照度時にも高照度縦線の発生を抑制できる固体撮像装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の１観点によれば、
第１導電型の半導体基板と、
前記半導体基板に形成された、第１導電型と逆の第２導電型のウェル領域と、
前記ウェル領域に形成され、第１導電型を有し、ウェル領域と共にホトダイオードを形成する多数の電荷蓄積領域と、
前記半導体基板に電気的に接続され、半導体基板にバイアス電圧を印加して前記ウェル領域の形成する電位障壁を制御するオーバーフロードレイン端子と、
を有する固体撮像素子と；
前記固体撮像素子の出力を増幅する増幅器と；
マニュアル設定可能であり、撮像の露光感度を設定する感度設定器と；
設定された露光感度に応じて，前記増幅器の増幅率を制御して露光感度に応じた出力信号を発生可能にすると共に、前記オーバーフロードレイン端子に印加する電圧を変えて、露光感度が高いほど前記電荷蓄積領域に蓄積できる飽和出力を低くする出力レベル制御回路と；
前記固体撮像素子と前記増幅器との間に接続され、前記出力レベル制御回路に制御され、前記感度が低感度の時に前記固体撮像素子の出力を減衰するアッテネータと；
を有する固体撮像装置
が提供される。
【００１２】
このような構成によれば、構成要素のバランスの良い固体撮像装置が提供される。
【００１３】
本発明の他の観点によれば、上記固体撮像素子がＣＣＤ型固体撮像素子である固体撮像装置が提供される。
【００１４】
高照度縦線を抑制したＣＣＤ型固体撮像装置が提供される。
【００１５】
【発明の実施の形態】
本発明の実施例の説明に先立ち、本発明の基礎をなす予備実験とその結果について説明する。
【００１６】
ＣＣＤ型固体撮像装置の画像において、縦方向に線状のノイズが発生することがある。高輝度の画像において、このようなノイズが発生し易い。
【００１７】
図１は、ＣＣＤ型デジタルカメラのモニタ画面のスケッチを示す。赤色無地の高照度被写体を撮像し、モニタに表示した画面をスケッチしたものである。赤色画素の電荷蓄積領域は全て飽和量まで電荷を蓄積していると考えられる。モニタ画面Ｍ中に縦線状のノイズｖｌが発生している。このような縦線は、高照度の場合に発生し易いので、この現象を高照度縦線ｖｌと呼ぶ。高照度縦線ｖｌは、画面中の高さ方向中間位置から下端まで続いている。
【００１８】
ＶＣＣＤ中に何らかの欠陥が存在し、ＶＣＣＤを転送される電荷がその欠陥を通り電荷の転送残しが生じると、欠陥より上の（画面中では下の）画像信号に転送残しの影響が現れる。従って、このようなノイズは、ＶＣＣＤの何らかの欠陥に関連していることが類推される。
【００１９】
図２は、正方配列型固体撮像素子の構成を概念的に示す平面図である。固体撮像素子１の受光面内に、緑色画素Ｇ、赤色画素Ｒ、青色画素Ｂが、正方行列的に配列されている。なお、正方行列とは、一定ピッチで縦方向に配列された画素列が一定ピッチで横方向に配列された配置を指す。簡略化した図を示すが、実際の素子においては、数百行、数百乃至千数百列の画素行列である。図の画素配列はベイヤ配列であり、１列の画素列は、緑色画素Ｇと青色画素Ｂの交互配列か、緑色画素Ｇと赤色画素Ｒの交互配列である。
【００２０】
各画素列に隣接して、垂直電荷転送素子ＶＣＣＤが配置されている。各画素に蓄積された画像電荷を隣接するＶＣＣＤに読み出すことができる。ＶＣＣＤは、４相駆動信号Ｖ１、Ｖ２、Ｖ３、Ｖ４により駆動され、画像電荷を下方に転送する。ＶＣＣＤを転送された電荷は、１行分づつ水平電荷転送素子ＨＣＣＤに供給される。ＨＣＣＤは、２相駆動信号Ｈ１、Ｈ２により駆動され、１行分の画像電荷を左方向に転送する。
【００２１】
ＨＣＣＤを転送された電荷は、出力アンプＡＭＰのフローティングディフュージョンで電圧信号に変換され、増幅される。増幅された画像信号は、チップ出力端子Ｔｏｕｔから外部に供給される。なお、固体撮像素子１には、オーバーフロードレイン電圧制御端子Ｔｏｆｄも設けられており、基板（オーバーフロードレイン）バイアスを制御することが出来る。
【００２２】
図３は、図２に示した固体撮像素子の、画素部の基板厚さ方向の断面図を示す。ｎ型シリコンで形成される半導体基板１１に、イオン注入等によりｐ型ウェル領域１２が形成されている。ｐ型ウェル領域１２中に、ｎ型領域１３がイオン注入等で形成され、ホトダイオードの電荷蓄積領域を構成する。
【００２３】
なお、ｎ型電荷蓄積領域１３の表面部には、高濃度の表面ｐ+型領域１４が形成され、電荷蓄積領域１３を埋め込んでいる。電荷蓄積領域１３が基板表面から離れ、表面の影響が減少する。ｐ型領域１２、１４とｎ型領域１３とがホトダイオードを構成し、ｐｎ接合面積が増加する。
【００２４】
ｐ型ウェル領域１２の一部を挟み、ｎ型電荷蓄積領域１３と対向するように、ＶＣＣＤのｎ型垂直転送路１７が形成されている。垂直転送路１７の深さは、電荷蓄積領域１３の深さよりも浅くされている。なお、隣接する列間にはｐ型のチャネルストップ領域１８が形成され、各列を電気的に分離している。
【００２５】
垂直転送路１７の表面には、酸化シリコン等の絶縁膜２０ａが形成され、その上に垂直転送電極１９が形成されている。垂直転送電極１９は、通常２層ポリシリコンで形成され、ＶＣＣＤの長さ方向に沿って第１ポリシリコン電極と第２ポリシリコン電極とが交互に配置される。
【００２６】
図３（Ｂ）は、２層ポリシリコンで垂直転送電極を形成した場合のＶＣＣＤの構成を概略的に示す。ｎ型垂直転送路１７の上に酸化シリコンの絶縁層２０ａが形成され、その上に第１ポリシリコン電極１９−１と第２ポリシリコン電極１９−２が交互に配置されている。
【００２７】
垂直転送電極１９の製造時には、先ずポリシリコン層を堆積し、ホトレジストパターンをマスクとしたエッチングでパターニングし、レジストパターンを除去して、第１ポリシリコン電極１９−１を形成する。エッチング時に、ポリシリコン電極が残されない領域の絶縁層２０ａが何らかのダメージを受けたり、表面が荒れる可能性がある。
【００２８】
第１ポリシリコン電極１９−１の表面を酸化し、第１ポリシリコン電極１９−１と第２ポリシリコン電極１９−２との間の絶縁層を形成する。この第１ポリシリコン電極１９−１の表面酸化時に、第１ポリシリコン電極が形成されていない領域の酸化膜が若干成長すると共に、第１ポリシリコン電極１９−１端部下方にも酸化が進行する。第１ポリシリコン電極１９−１端部下方に入り込む酸化膜を均一に制御することは容易でない。
【００２９】
第１ポリシリコン電極１９−１を形成し、その表面を酸化膜で覆った後、第２ポリシリコン電極１９−２を同様の工程で作成する。第１ポリシリコン電極１９−１と第２ポリシリコン電極１９−２とは、酸化膜で電気的に絶縁されている。このような２層ポリシリコン電極において、電極間の領域の特性も均一にすることは容易でない。
【００３０】
第１ポリシリコン電極１９−１、第２ポリシリコン電極１９−２の対向部分において、絶縁膜の厚さのばらつき等が生じると、電極に駆動電圧を印加した時、電極間の転送路領域においてポテンシャルのディップ又はバリア等が形成されることが考えられる。このようなポテンシャルの乱れが発生すると、電荷転送時に電荷の転送残しが生じることもあろう。
【００３１】
図２に示すように、ＶＣＣＤは、２色の画素の電荷を転送する。一方の色の電荷に転送残りが生じると、その電荷は他方の色の信号となってしまう。赤色の像を撮像した場合、転送残りが生じると、取り残された電荷は緑色信号となって読み出される。ポテンシャルのディップ又はバリアがあると、ＶＣＣＤ中その下流の電荷の転送が影響を受ける。赤色信号では、信号量が減少して黒色に、緑色信号では周囲より信号量が多くなり白線となって現れるであろう。図１に示す高照度縦線の原因として、このようなＶＣＣＤにおける転送残りが考えられる。
【００３２】
図３（Ｃ）は、電極間にポテンシャルディップが発生している場合を想定したポテンシャルプロファイルを示す。隣接する２電極ごとに、相対的に高い電圧（例えば０Ｖ）と相対的に低い電圧（たとえば−８Ｖ）が印加され、電荷が右から左に転送されたとする。相対的に高い電圧が印加された電極下に、ウェル領域Ｗ１、Ｗ２、相対的に低い電圧が印加された電極下にバリア領域Ｂ１、Ｂ２、Ｂ３が形成されている。ウェル領域Ｗ１とバリア領域Ｂ２との電極間領域にポテンシャルディップＤ１が形成され、ウェル領域Ｗ２とバリア領域Ｂ３との間の電極間領域にもポテンシャルディップＤ２が形成されているとする。
【００３３】
ウェル領域Ｗ１に蓄積されている電荷は少なく、ウェル領域Ｗ２に蓄積されている電荷は多い（飽和電荷量に近い量）とする。隣接する電極に異なる電圧が印加された場合、電極間の領域及びその周辺においてはフリンジ電界が生じ、ポテンシャルが徐々に変化する。蓄積されている電荷が少ない場合、転送路内の電荷によって印加電圧が打ち消される程度は低く、電荷はウェル領域の中央部に集まり、その外側に電荷が無い領域が広がるであろう。
【００３４】
ウェル領域Ｗ１のポテンシャルプロファイルに示すように、電極端部周辺の高いフリンジ電界によって強い電位勾配が生じ、ポテンシャルディップＤ１が傾くことにより実質的なポテンシャルバリアは消滅することが考えられる。これに対し、蓄積されている電荷が多いと、印加電圧が転送電荷によってほとんど打ち消され、フリンジ電界は弱くなり、小さな電位勾配しか生じず、ポテンシャルディップＤ２がフリンジ電界によって打ち消されずに残ることが考えられる。このように考えると、高照度の場合に高照度縦線が生じる原因が説明できるであろう。
【００３５】
図３（Ａ）に戻って、垂直転送電極１９の一部は、電荷蓄積領域１３と垂直転送路１７との間のｐ型領域上部に延在し、電荷読み出し時にその間のｐ型ウェル領域１２のポテンシャルを制御し、電荷蓄積領域１３から垂直転送路１７に電荷を読み出す。垂直転送電極１９の上に、酸化シリコン等の絶縁層２０ｂが形成され、その表面上にＷ等で形成された遮光膜２５が配置される。遮光膜２５は、電荷蓄積領域１３上方に開口を有し、ホトダイオードのみに入射光を照射する。
【００３６】
遮光膜２５を覆って、ポリイミド等で形成された平坦化膜２６が形成されて平坦な表面を形成する。平坦化膜２６の表面に赤色Ｒ、緑色Ｇ、青色Ｂ等のフィルタ層が個々に形成され、カラーフィルタ層２７が形成される。カラーフィルタ層２７の上に再び平坦化膜２８が形成され、平坦な表面を形成する。平坦化膜２８の上に、マイクロレンズ２９が配置される。マイクロレンズ２９は、例えばホトレジスト層を露光現像してレンズ平面形状のパターンとした後、加熱して軟化させることにより表面を流動化させ、レンズ状とすること等により形成される。このような固体撮像素子の構成は公知のものであり、公知の技術を用いて作成することが出来る。
【００３７】
ＶＣＣＤ中のポテンシャルプロファイルに乱れがある場合、高照度で電荷の転送残りが生じることが考えられる。照度が低い時、すなわち転送電荷量が少ない時には電荷の転送残りは生じにくいと考えられる。
【００３８】
図４は、ホトダイオード部分の基板厚さ方向のポテンシャル分布を示す。横軸が図３（Ａ）に示すＡ−Ａ'線に沿った厚さ方向の位置を示し、縦軸がポテンシャルを示す。ｎ型電荷蓄積領域１３がポテンシャルウェルを形成し、両側に向うに従ってポテンシャルは上昇している。ｐ型ウェル領域１２は、ｎ型蓄積領域１３に蓄積される電子に対し、ポテンシャルバリアを形成している。ｎ型基板１１は、オーバーフロードレイン電圧Ｖоｆｄにより、その電位を変化させる。ｎ型基板１１の電位変化に伴い、ｐ型ウェル領域１２の形成するポテンシャルバリアも、Ｐｌｏｗ、Ｐｈｉｇｈと変化する。
【００３９】
すなわち、オーバーフロードレイン電圧が低いＶｌｏｗの時には、ｐ型ウェル領域１２が形成するポテンシャルバリアは相対的に高いバリアを維持する。オーバーフロードレイン電圧を高いＶｈｉｇｈに変化させると、ｎ型基板１１のポテンシャルは下がり、ｐ型ウェル領域１２の形成するポテンシャルバリアもこれに伴って下がる。ポテンシャルバリアの変化と共に電荷蓄積領域１３に蓄積できる飽和電荷量も変化する。
【００４０】
オーバーフロードレイン電圧をさらに高くすると、ついにはｐ型ウェル領域１２の形成するポテンシャルバリアが消滅し、蓄積領域１３に蓄積された全電荷は基板１１に吐き出される。すなわち基板抜きシャッター作用が行われる。
【００４１】
本発明者は、オーバーフロードレイン電圧を変化させ、飽和電荷量を変化させた時に、高照度縦線の現れかたに変化が生じるか否かを実験した。図２、図３（Ａ），（Ｂ）に示すような正方配列ＣＣＤ型固体撮像素子において、入射光は十分高照度とし、ホトダイオードに飽和電荷量が蓄積されるようにした。オーバーフロードレイン電圧を変化させ、チップの出力電圧、画面内の縦線を測定した。
【００４２】
図５は、オーバーフロードレイン電圧の変化に対し、チップ出力、縦線本数がどのように変化するかを飽和出力を用いて実験した結果を示す。横軸がオーバーフロードレイン電圧を単位Ｖで示し、縦軸がチップ出力（ｍＶ）と縦線本数を示す。
【００４３】
オーバーフロードレイン電圧が約８Ｖ以下の場合、飽和電荷に基づくチップ出力ｖｓａｔは、ほぼ一定に３０００ｍＶであった。飽和電荷量が変化しない領域では、チップ出力はオーバーフロードレイン電圧に依存しない。オーバーフロードレイン電圧を８Ｖより上に増加させると、チップ出力ｖｓａｔは次第に減少した。飽和電荷量が減少したと考えられる。
【００４４】
縦線本数ｎｖｌは、オーバーフロードレイン電圧が約８Ｖまではほぼ一定に２００本近い数であった。オーバーフロードレイン電圧が８Ｖを超えて増加すると、縦線本数は急激に減少し、オーバーフロードレイン電圧が約１１Ｖで縦線本数はほぼ０となった。
【００４５】
図４に示すように、オーバーフロードレイン電圧を増大して行くと、ｐ型ウェル領域１２の形成するポテンシャルバリアのバリア高さが減少するようになる。バリア高さが減少すると、蓄積領域の蓄積できる飽和電荷量も減少する。
【００４６】
チップ出力Ｖｓａｔの減少が、飽和電荷量の減少を示すと考えられる。飽和電荷量が減少すると共に、縦線本数ｎｖｌも減少している。特に、飽和電荷量が減少を開始する領域では、チップ出力はわずかに減少するのみであるが、縦線本数は大きく減少している。飽和電荷量をわずか減少させることにより、縦線本数を大きく減少させることが可能であろう。飽和電荷量を約半分まで減少させると、縦線本数はほぼ０にまで減少している。飽和電荷量を約半分以下にすれば、縦線を防止した画像信号が得られるであろう。
【００４７】
飽和電荷量を一律に減少させると、カメラのダイナミックレンジが減少することになる。入射光量のダイナミックレンジは広く保つことが好ましい。周囲が低照度の時には、入射光量も低く飽和電荷量を減少しても実質的影響は少ないであろう。
【００４８】
図３（Ｃ）で説明した推定が正しいとすれば、電極間のポテンシャルディップは、転送電荷量が多いときに問題となるが、転送電荷量が飽和電荷量よりも少なくなるとその影響は著しく減少するものと考えられる。原理は別として、図５の実験結果は、電荷蓄積領域の飽和電荷量を減少させることにより、縦線が減少することを示している。
【００４９】
図６は、上述の予備実験の結果を取り込んだ本発明の実施例によるデジタルカメラ（固体撮像装置）の構成を示すブロック図である。固体撮像素子１は、図２、図３（Ａ）、（Ｂ）に示すような正方配列型固体撮像素子である。固体撮像素子１の出力は、アッテネータ２を介して増幅器３に供給される。なお、増幅器３は、その前段に相関２重サンプリング回路を有する。増幅器３の出力は演算処理回路８等に供給される。
【００５０】
感度設定器４は、マニュアル又は周辺照度に応じて自動で露光感度を設定する。以下、予備測光を行い、自動的に感度が設定される場合を例にとって説明する。感度設定器４で設定された感度は、出力レベル制御回路５に供給される。出力レベル制御回路５は、感度に応じてアッテネータ２のオン／オフ、増幅器３の増幅度、オーバーフロードレイン電源６から固体撮像素子１に供給されるオーバーフロードレイン電圧を制御する。なお、ドライバ７は固体撮像素子を駆動する駆動信号を供給する。
【００５１】
感度設定器４は、周辺照度に応じて、最も低感度のＩＳＯ１００モード、比較的低感度のＩＳＯ４００モード、比較的高感度のＩＳＯ８００モード、最も高感度のＩＳＯ１６００モードのいずれかを選択し、モードを設定する。
【００５２】
ＩＳＯ１００モードの時には、出力レベル制御回路５は、アッテネータ２をオンとし、固体撮像素子１から供給される最大３０００ｍＶの出力信号を１／３に減衰させ、最大１Ｖの信号電圧を増幅器３に供給する。増幅器３は、増幅率１に設定される。なお、オーバーフロードレイン電源６は、基準電位（たとえば接地電位）とされ、ｐ型ウェル領域１２の形成するポテンシャルバリアは高く維持され、飽和電荷量で３０００ｍＶの出力を発生するようにする。
【００５３】
ＩＳＯ４００モードでは、出力レベル制御回路５は、アッテネーター２をオフとして入力信号をそのまま出力させ、増幅器３の増幅率を１に設定し、オーバーフロードレイン電源６が発生するオーバーフロードレイン電圧を高くしてｐ型ウェル領域１２の形成するポテンシャルバリアを下げ、飽和出力を１／２以下の８００ｍＶに設定する。飽和出力を１／２以下に設定することにより、縦線の発生はほとんど防止される。
【００５４】
ＩＳＯ８００モードでは、出力レベル制御回路５は、アッテネータ２をオフとして入力信号をそのまま出力させ、増幅器３の増幅率を２とし、オーバーフロードレイン電源６の発生するオーバーフロードレイン電圧をさらに高くし、飽和出力を４００ｍＶに設定する。撮像素子外部の増幅器３の増幅率を２倍とすることにより、同一入射光量でのシステムの出力レベルはＩＳＯ４００モードの時の約２倍となる。
【００５５】
ＩＳＯ１６００モードでは、出力レベル制御回路５はアッテネータ２をオフとして入力信号をそのまま出力させ、増幅器３の増幅率を４とし、オーバーフロードレイン電源６の発生するオーバーフロードレイン電圧をさらに高くし、飽和出力を２００ｍＶとする。同一の入射光量でのシステムの出力レベルはさらに約２倍となる。
【００５６】
図７は、各露光感度に対し、ホトダイオード部の基板厚さ方向のポテンシャル分布がどのように変化するかを概念的に示すグラフである。横軸がシリコン基板表面からの深さを示し、縦軸がポテンシャルの高さを示す。Ｐ１００は、ＩＳＯ１００モードの時のポテンシャルバリアの高さを示し、ｐ１００は、ＩＳＯ１００モードの時のポテンシャルプロファイルを示す。同様、Ｐ４００、Ｐ８００、Ｐ１６００はＩＳＯ４００、ＩＳＯ８００、ＩＳＯ１６００モードの時のポテンシャルバリアのバリア高さを示し、ｐ４００、ｐ８００、ｐ１６００は、ＩＳＯ４００、ＩＳＯ８００、ＩＳＯ１６００モードの時のポテンシャルプロファイルを示す。又、Ｐｍｉｎは、電荷蓄積領域１３のポテンシャルミニマムを示す。
【００５７】
図８は、各モードにおける固体撮像素子の応答特性と、デジタルカメラシステムにおける増幅器出力後の信号強度特性を示す。横軸が入射光量を示し、縦軸がチップ出力及びアンプ後出力を示す。
【００５８】
チップ出力ｖout100,ｖout400,ｖout800,ｖout1600は、それぞれＩＳＯ１００モード、ＩＳＯ４００モード、ＩＳＯ８００モード、ＩＳＯ１６００モードにおける出力特性を示し、アンプ後出力ａｍｐ100, ａｍｐ400, ａｍｐ800, ａｍｐ1600は、それぞれＩＳＯ１００モード、ＩＳＯ４００モード、ＩＳＯ８００モード、ＩＳＯ１６００モードにおける増幅器３後の出力特性を示す。
【００５９】
Ｌ１００，Ｌ４００，Ｌ８００，Ｌ１６００は、それぞれＩＳＯ１００モード、ＩＳＯ４００モード、ＩＳＯ８００モード、ＩＳＯ１６００モードにおけるチップ出力が飽和する入射光量を示し、Ｖ１００，Ｖ４００，Ｖ８００，Ｖ１６００は、その時のチップ出力を示す。
【００６０】
なお、ＩＳＯ４００以上の中感度、高感度モードでは、周辺の照度は中程度以下であり、ホトダイオードが蓄積する電荷量は中程度以下である。従って、飽和電荷量を減少させても、画像電荷がホトダイオードから溢れ出す可能性は少ない。
【００６１】
ホトダイオードの飽和電荷量を減少させた場合、ＶＣＣＤの最大転送電荷量は変化していないため、ＶＣＣＤは余裕を持って信号電荷を転送することが出来る。図５に示したように、飽和出力を半分以下とした場合、縦線本数はほぼ０に減少させることが出来る。従って、中感度以上の設定においては、縦線の発生を著しく減少させることが可能である。
【００６２】
ＩＳＯ１００モードでは、周辺照度が高く、ホトダイオードに飽和量に近い電荷が蓄積される可能性がある。飽和電荷量に近い電荷を蓄積すると、ＶＣＣＤは転送限界に近い電荷を転送することとなり、転送残りが発生する可能性がある。しかしながら、固体撮像素子１の出力は、アッテネータで１／３に減衰されるため、転送残りの影響も減衰される。増幅器３は、低い増幅率で出力を形成するため、回路ノイズは減少し、転送残りがあっても画面上に現れる影響は少ない。
【００６３】
感度設定が自動である場合を例にとって説明した。感度設定がマニュアルでなされる場合も、基本的に周辺照度が高い場合に感度を低くし、周辺照度が低い場合に感度を高くするので、自動設定の場合と同様である。
【００６４】
正方行列ＣＣＤ型固体撮像素子を用いたデジタルカメラの場合を説明したが、固体撮像素子はこれに限らない。種々の固体撮像素子を図６のデジタルカメラの固体撮像素子１として用いることができる。
【００６５】
図９は、ハニカム配列ＣＣＤ型固体撮像素子の平面構成を示す。画素Ｒ，Ｇ，Ｂは、ハニカム配列されている。すなわち、緑色画素Ｇが第１の正方行列状に配置され、その格子間位置に赤色画素Ｒ，青色画素Ｂが第２の正方行列状に配置されている。ＶＣＣＤは、画素列間を蛇行しながら垂直方向に延在する。その他の点は、図２の構成と同様である。前述の実施例同様構成要件のバランスがよく、縦線を防止したＣＣＤ型固体撮像装置が提供される。
【００６６】
図１０は、ＭＯＳ型固体撮像素子の等価回路をしめす。ホトダイオードＰＤに蓄積された電荷はＭＯＳ型電荷検出回路ＭＯＳで検出され、出力信号が出力信号線Ｓに供給される。ホトダイオードの正極１２は、図３（Ａ）に示すようなｐ型ウェル領域で形成され、オーバーフロードレイン電圧によってホトダイオードの飽和蓄積電荷量は変化する。この場合、ＶＣＣＤは、存在しないが、感度によって飽和電荷量を変化させる図６のデジタルカメラの機能は実現できる。構成要件のバランスのよい固体撮像装置が提供される。
【００６７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、高性能の固体撮像素子と増幅器とを有する固体撮像装置において、バランスの良い撮像性能を実現することができる。
【００６９】
高照度の被写体に対しても、縦線の発生を目立たなくすることが出来る。
【図面の簡単な説明】
【図１】 デジタルカメラのモニター画面において、高照度縦線が発生した状態を示すスケッチである。
【図２】 正方配列ＣＣＤ型固体撮像素子の平面構成を概略的に示す平面図である。
【図３】 図２に示す固体撮像素子の断面図及びＶＣＣＤ部の推定ポテンシャルダイアグラムである。
【図４】 図２に示す固体撮像素子のホトダイオード部の深さ方向ポテンシャルプロファイルを示すグラフである。
【図５】 オーバーフロードレイン電圧を変化させた時のアンプ出力の変化と縦線本数の変化を示すグラフである。
【図６】 固体撮像装置の構成を示すブロック図である。
【図７】 図６の固体撮像素子において、感度を変化させた時のホトダイオード部のポテンシャルプロファイルを示すグラフである。
【図８】 図６の固体撮像装置において感度を変化をさせた時の固体撮像素子の特性及び増幅器５の出力電圧と入射光量の関係を示すグラフである。
【図９】 ハニカム配列ＣＣＤ型固体撮像素子の概略平面図である。
【図１０】 ＭＯＳ型固体撮像素子の等価回路図である。
【符号の説明】
１１ Ｓｉ基板（半導体基板）
１２ ｐ型ウェル領域
１３ ｎ型電荷蓄積領域
１４ 表面ｐ+領域
１７ 垂直転送路
１８ チャネルストップ領域
１９ 垂直転送電極
２５ 遮光膜
２６、２８ 平坦化膜
２７ カラーフィルタ
２９ マイクロレンズ
Ｔｏｆｄ オーバーフロードレイン電圧印加端子
【発明の属する技術分野】
本発明は固体撮像装置に関し、特に露光感度調整機能を有する固体撮像装置に関する。
【０００２】
【従来の技術】
デジタルカメラ用固体撮像素子として、ＣＣＤ型固体撮像素子やＭＯＳ型固体撮像素子が普及している。いずれも，光検出素子はホトダイオードで構成される。通常の固体撮像素子においては、ホトダイオードの上方に，遮光膜を介してカラーフィルタが配置され、カラーフィルタの上方に，オンチップマイクロレンズが配置されている。
【０００３】
ＣＣＤ型固体撮像素子においては、ホトダイオード列に近接して電荷結合素子（ＣＣＤ）が配置され、ホトダイオードに蓄積された電荷を転送する。エリアセンサにおいては、ホトダイオードが行列状に配置され，各ホトダイオード列に１つの垂直ＣＣＤ（ＶＣＣＤ）が結合される。複数のＶＣＣＤの１端には，水平ＣＣＤ（ＨＣＣＤ）が結合され、画像電荷を１行づつ出力アンプに転送する。
【０００４】
ＭＯＳ型固体撮像素子においては、各ホトダイオードにＭＯＳ型電荷検出回路が接続され、受光量に応じた電圧又は電流を有する出力信号を列毎の出力信号線に供給する。
【０００５】
固体撮像素子の分解能を向上するためには、画素数を増加することが必要である。ホトダイオードを微細化して画素数を増加させると，１つのホトダイオードが占める面積は減少し，受光感度が低下することになる。出力レベルを維持，ないし増大するためには，ＣＣＤ型固体撮像素子においては出力アンプ、ＭＯＳ型固体撮像素子においては電荷検出回路の感度を向上することが必要となる。電荷を電圧に変換するキャパシタ（フローティングディフュージョン）の容量Ｃを減少させることなどにより固体撮像素子の出力レベルの向上がなされている。
【０００６】
例えば，出力レベル（飽和出力）３０００ｍＶ，検出感度４８μＶ／eのＣＣＤ型固体撮像素子が開発されている。固体撮像素子の出力は，別チップの信号処理回路に供給され、相関２重サンプリング、アナログ増幅、アナログ／デジタル（Ａ／Ｄ）変換などの処理を受ける。信号処理回路の入力ダイナミックレンジは、たかだか１Ｖ程度である。
【０００７】
感度設定機能を有する固体撮像装置においては、ＩＳＯ１００、ＩＳＯ４００，ＩＳＯ８００、ＩＳＯ１６００等の受光感度を設定できる。受光感度に応じて信号処理回路の増幅率が調整される。信号レベルの増幅と共に、ノイズレベルも上昇する。良好な画像を作るためには、広いダイナミックレンジ、低いノイズレベルが望ましい。
【０００８】
【発明が解決しようとする課題】
固体撮像素子と信号処理回路を有する固体撮像装置においては、固体撮像素子、信号処理回路共に増幅機能を有する。
【０００９】
本発明の１目的は、構成要素のバランスのよい固体撮像装置を提供することである。
【００１０】
本発明の他の目的は、高照度時にも高照度縦線の発生を抑制できる固体撮像装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の１観点によれば、
第１導電型の半導体基板と、
前記半導体基板に形成された、第１導電型と逆の第２導電型のウェル領域と、
前記ウェル領域に形成され、第１導電型を有し、ウェル領域と共にホトダイオードを形成する多数の電荷蓄積領域と、
前記半導体基板に電気的に接続され、半導体基板にバイアス電圧を印加して前記ウェル領域の形成する電位障壁を制御するオーバーフロードレイン端子と、
を有する固体撮像素子と；
前記固体撮像素子の出力を増幅する増幅器と；
マニュアル設定可能であり、撮像の露光感度を設定する感度設定器と；
設定された露光感度に応じて，前記増幅器の増幅率を制御して露光感度に応じた出力信号を発生可能にすると共に、前記オーバーフロードレイン端子に印加する電圧を変えて、露光感度が高いほど前記電荷蓄積領域に蓄積できる飽和出力を低くする出力レベル制御回路と；
前記固体撮像素子と前記増幅器との間に接続され、前記出力レベル制御回路に制御され、前記感度が低感度の時に前記固体撮像素子の出力を減衰するアッテネータと；
を有する固体撮像装置
が提供される。
【００１２】
このような構成によれば、構成要素のバランスの良い固体撮像装置が提供される。
【００１３】
本発明の他の観点によれば、上記固体撮像素子がＣＣＤ型固体撮像素子である固体撮像装置が提供される。
【００１４】
高照度縦線を抑制したＣＣＤ型固体撮像装置が提供される。
【００１５】
【発明の実施の形態】
本発明の実施例の説明に先立ち、本発明の基礎をなす予備実験とその結果について説明する。
【００１６】
ＣＣＤ型固体撮像装置の画像において、縦方向に線状のノイズが発生することがある。高輝度の画像において、このようなノイズが発生し易い。
【００１７】
図１は、ＣＣＤ型デジタルカメラのモニタ画面のスケッチを示す。赤色無地の高照度被写体を撮像し、モニタに表示した画面をスケッチしたものである。赤色画素の電荷蓄積領域は全て飽和量まで電荷を蓄積していると考えられる。モニタ画面Ｍ中に縦線状のノイズｖｌが発生している。このような縦線は、高照度の場合に発生し易いので、この現象を高照度縦線ｖｌと呼ぶ。高照度縦線ｖｌは、画面中の高さ方向中間位置から下端まで続いている。
【００１８】
ＶＣＣＤ中に何らかの欠陥が存在し、ＶＣＣＤを転送される電荷がその欠陥を通り電荷の転送残しが生じると、欠陥より上の（画面中では下の）画像信号に転送残しの影響が現れる。従って、このようなノイズは、ＶＣＣＤの何らかの欠陥に関連していることが類推される。
【００１９】
図２は、正方配列型固体撮像素子の構成を概念的に示す平面図である。固体撮像素子１の受光面内に、緑色画素Ｇ、赤色画素Ｒ、青色画素Ｂが、正方行列的に配列されている。なお、正方行列とは、一定ピッチで縦方向に配列された画素列が一定ピッチで横方向に配列された配置を指す。簡略化した図を示すが、実際の素子においては、数百行、数百乃至千数百列の画素行列である。図の画素配列はベイヤ配列であり、１列の画素列は、緑色画素Ｇと青色画素Ｂの交互配列か、緑色画素Ｇと赤色画素Ｒの交互配列である。
【００２０】
各画素列に隣接して、垂直電荷転送素子ＶＣＣＤが配置されている。各画素に蓄積された画像電荷を隣接するＶＣＣＤに読み出すことができる。ＶＣＣＤは、４相駆動信号Ｖ１、Ｖ２、Ｖ３、Ｖ４により駆動され、画像電荷を下方に転送する。ＶＣＣＤを転送された電荷は、１行分づつ水平電荷転送素子ＨＣＣＤに供給される。ＨＣＣＤは、２相駆動信号Ｈ１、Ｈ２により駆動され、１行分の画像電荷を左方向に転送する。
【００２１】
ＨＣＣＤを転送された電荷は、出力アンプＡＭＰのフローティングディフュージョンで電圧信号に変換され、増幅される。増幅された画像信号は、チップ出力端子Ｔｏｕｔから外部に供給される。なお、固体撮像素子１には、オーバーフロードレイン電圧制御端子Ｔｏｆｄも設けられており、基板（オーバーフロードレイン）バイアスを制御することが出来る。
【００２２】
図３は、図２に示した固体撮像素子の、画素部の基板厚さ方向の断面図を示す。ｎ型シリコンで形成される半導体基板１１に、イオン注入等によりｐ型ウェル領域１２が形成されている。ｐ型ウェル領域１２中に、ｎ型領域１３がイオン注入等で形成され、ホトダイオードの電荷蓄積領域を構成する。
【００２３】
なお、ｎ型電荷蓄積領域１３の表面部には、高濃度の表面ｐ+型領域１４が形成され、電荷蓄積領域１３を埋め込んでいる。電荷蓄積領域１３が基板表面から離れ、表面の影響が減少する。ｐ型領域１２、１４とｎ型領域１３とがホトダイオードを構成し、ｐｎ接合面積が増加する。
【００２４】
ｐ型ウェル領域１２の一部を挟み、ｎ型電荷蓄積領域１３と対向するように、ＶＣＣＤのｎ型垂直転送路１７が形成されている。垂直転送路１７の深さは、電荷蓄積領域１３の深さよりも浅くされている。なお、隣接する列間にはｐ型のチャネルストップ領域１８が形成され、各列を電気的に分離している。
【００２５】
垂直転送路１７の表面には、酸化シリコン等の絶縁膜２０ａが形成され、その上に垂直転送電極１９が形成されている。垂直転送電極１９は、通常２層ポリシリコンで形成され、ＶＣＣＤの長さ方向に沿って第１ポリシリコン電極と第２ポリシリコン電極とが交互に配置される。
【００２６】
図３（Ｂ）は、２層ポリシリコンで垂直転送電極を形成した場合のＶＣＣＤの構成を概略的に示す。ｎ型垂直転送路１７の上に酸化シリコンの絶縁層２０ａが形成され、その上に第１ポリシリコン電極１９−１と第２ポリシリコン電極１９−２が交互に配置されている。
【００２７】
垂直転送電極１９の製造時には、先ずポリシリコン層を堆積し、ホトレジストパターンをマスクとしたエッチングでパターニングし、レジストパターンを除去して、第１ポリシリコン電極１９−１を形成する。エッチング時に、ポリシリコン電極が残されない領域の絶縁層２０ａが何らかのダメージを受けたり、表面が荒れる可能性がある。
【００２８】
第１ポリシリコン電極１９−１の表面を酸化し、第１ポリシリコン電極１９−１と第２ポリシリコン電極１９−２との間の絶縁層を形成する。この第１ポリシリコン電極１９−１の表面酸化時に、第１ポリシリコン電極が形成されていない領域の酸化膜が若干成長すると共に、第１ポリシリコン電極１９−１端部下方にも酸化が進行する。第１ポリシリコン電極１９−１端部下方に入り込む酸化膜を均一に制御することは容易でない。
【００２９】
第１ポリシリコン電極１９−１を形成し、その表面を酸化膜で覆った後、第２ポリシリコン電極１９−２を同様の工程で作成する。第１ポリシリコン電極１９−１と第２ポリシリコン電極１９−２とは、酸化膜で電気的に絶縁されている。このような２層ポリシリコン電極において、電極間の領域の特性も均一にすることは容易でない。
【００３０】
第１ポリシリコン電極１９−１、第２ポリシリコン電極１９−２の対向部分において、絶縁膜の厚さのばらつき等が生じると、電極に駆動電圧を印加した時、電極間の転送路領域においてポテンシャルのディップ又はバリア等が形成されることが考えられる。このようなポテンシャルの乱れが発生すると、電荷転送時に電荷の転送残しが生じることもあろう。
【００３１】
図２に示すように、ＶＣＣＤは、２色の画素の電荷を転送する。一方の色の電荷に転送残りが生じると、その電荷は他方の色の信号となってしまう。赤色の像を撮像した場合、転送残りが生じると、取り残された電荷は緑色信号となって読み出される。ポテンシャルのディップ又はバリアがあると、ＶＣＣＤ中その下流の電荷の転送が影響を受ける。赤色信号では、信号量が減少して黒色に、緑色信号では周囲より信号量が多くなり白線となって現れるであろう。図１に示す高照度縦線の原因として、このようなＶＣＣＤにおける転送残りが考えられる。
【００３２】
図３（Ｃ）は、電極間にポテンシャルディップが発生している場合を想定したポテンシャルプロファイルを示す。隣接する２電極ごとに、相対的に高い電圧（例えば０Ｖ）と相対的に低い電圧（たとえば−８Ｖ）が印加され、電荷が右から左に転送されたとする。相対的に高い電圧が印加された電極下に、ウェル領域Ｗ１、Ｗ２、相対的に低い電圧が印加された電極下にバリア領域Ｂ１、Ｂ２、Ｂ３が形成されている。ウェル領域Ｗ１とバリア領域Ｂ２との電極間領域にポテンシャルディップＤ１が形成され、ウェル領域Ｗ２とバリア領域Ｂ３との間の電極間領域にもポテンシャルディップＤ２が形成されているとする。
【００３３】
ウェル領域Ｗ１に蓄積されている電荷は少なく、ウェル領域Ｗ２に蓄積されている電荷は多い（飽和電荷量に近い量）とする。隣接する電極に異なる電圧が印加された場合、電極間の領域及びその周辺においてはフリンジ電界が生じ、ポテンシャルが徐々に変化する。蓄積されている電荷が少ない場合、転送路内の電荷によって印加電圧が打ち消される程度は低く、電荷はウェル領域の中央部に集まり、その外側に電荷が無い領域が広がるであろう。
【００３４】
ウェル領域Ｗ１のポテンシャルプロファイルに示すように、電極端部周辺の高いフリンジ電界によって強い電位勾配が生じ、ポテンシャルディップＤ１が傾くことにより実質的なポテンシャルバリアは消滅することが考えられる。これに対し、蓄積されている電荷が多いと、印加電圧が転送電荷によってほとんど打ち消され、フリンジ電界は弱くなり、小さな電位勾配しか生じず、ポテンシャルディップＤ２がフリンジ電界によって打ち消されずに残ることが考えられる。このように考えると、高照度の場合に高照度縦線が生じる原因が説明できるであろう。
【００３５】
図３（Ａ）に戻って、垂直転送電極１９の一部は、電荷蓄積領域１３と垂直転送路１７との間のｐ型領域上部に延在し、電荷読み出し時にその間のｐ型ウェル領域１２のポテンシャルを制御し、電荷蓄積領域１３から垂直転送路１７に電荷を読み出す。垂直転送電極１９の上に、酸化シリコン等の絶縁層２０ｂが形成され、その表面上にＷ等で形成された遮光膜２５が配置される。遮光膜２５は、電荷蓄積領域１３上方に開口を有し、ホトダイオードのみに入射光を照射する。
【００３６】
遮光膜２５を覆って、ポリイミド等で形成された平坦化膜２６が形成されて平坦な表面を形成する。平坦化膜２６の表面に赤色Ｒ、緑色Ｇ、青色Ｂ等のフィルタ層が個々に形成され、カラーフィルタ層２７が形成される。カラーフィルタ層２７の上に再び平坦化膜２８が形成され、平坦な表面を形成する。平坦化膜２８の上に、マイクロレンズ２９が配置される。マイクロレンズ２９は、例えばホトレジスト層を露光現像してレンズ平面形状のパターンとした後、加熱して軟化させることにより表面を流動化させ、レンズ状とすること等により形成される。このような固体撮像素子の構成は公知のものであり、公知の技術を用いて作成することが出来る。
【００３７】
ＶＣＣＤ中のポテンシャルプロファイルに乱れがある場合、高照度で電荷の転送残りが生じることが考えられる。照度が低い時、すなわち転送電荷量が少ない時には電荷の転送残りは生じにくいと考えられる。
【００３８】
図４は、ホトダイオード部分の基板厚さ方向のポテンシャル分布を示す。横軸が図３（Ａ）に示すＡ−Ａ'線に沿った厚さ方向の位置を示し、縦軸がポテンシャルを示す。ｎ型電荷蓄積領域１３がポテンシャルウェルを形成し、両側に向うに従ってポテンシャルは上昇している。ｐ型ウェル領域１２は、ｎ型蓄積領域１３に蓄積される電子に対し、ポテンシャルバリアを形成している。ｎ型基板１１は、オーバーフロードレイン電圧Ｖоｆｄにより、その電位を変化させる。ｎ型基板１１の電位変化に伴い、ｐ型ウェル領域１２の形成するポテンシャルバリアも、Ｐｌｏｗ、Ｐｈｉｇｈと変化する。
【００３９】
すなわち、オーバーフロードレイン電圧が低いＶｌｏｗの時には、ｐ型ウェル領域１２が形成するポテンシャルバリアは相対的に高いバリアを維持する。オーバーフロードレイン電圧を高いＶｈｉｇｈに変化させると、ｎ型基板１１のポテンシャルは下がり、ｐ型ウェル領域１２の形成するポテンシャルバリアもこれに伴って下がる。ポテンシャルバリアの変化と共に電荷蓄積領域１３に蓄積できる飽和電荷量も変化する。
【００４０】
オーバーフロードレイン電圧をさらに高くすると、ついにはｐ型ウェル領域１２の形成するポテンシャルバリアが消滅し、蓄積領域１３に蓄積された全電荷は基板１１に吐き出される。すなわち基板抜きシャッター作用が行われる。
【００４１】
本発明者は、オーバーフロードレイン電圧を変化させ、飽和電荷量を変化させた時に、高照度縦線の現れかたに変化が生じるか否かを実験した。図２、図３（Ａ），（Ｂ）に示すような正方配列ＣＣＤ型固体撮像素子において、入射光は十分高照度とし、ホトダイオードに飽和電荷量が蓄積されるようにした。オーバーフロードレイン電圧を変化させ、チップの出力電圧、画面内の縦線を測定した。
【００４２】
図５は、オーバーフロードレイン電圧の変化に対し、チップ出力、縦線本数がどのように変化するかを飽和出力を用いて実験した結果を示す。横軸がオーバーフロードレイン電圧を単位Ｖで示し、縦軸がチップ出力（ｍＶ）と縦線本数を示す。
【００４３】
オーバーフロードレイン電圧が約８Ｖ以下の場合、飽和電荷に基づくチップ出力ｖｓａｔは、ほぼ一定に３０００ｍＶであった。飽和電荷量が変化しない領域では、チップ出力はオーバーフロードレイン電圧に依存しない。オーバーフロードレイン電圧を８Ｖより上に増加させると、チップ出力ｖｓａｔは次第に減少した。飽和電荷量が減少したと考えられる。
【００４４】
縦線本数ｎｖｌは、オーバーフロードレイン電圧が約８Ｖまではほぼ一定に２００本近い数であった。オーバーフロードレイン電圧が８Ｖを超えて増加すると、縦線本数は急激に減少し、オーバーフロードレイン電圧が約１１Ｖで縦線本数はほぼ０となった。
【００４５】
図４に示すように、オーバーフロードレイン電圧を増大して行くと、ｐ型ウェル領域１２の形成するポテンシャルバリアのバリア高さが減少するようになる。バリア高さが減少すると、蓄積領域の蓄積できる飽和電荷量も減少する。
【００４６】
チップ出力Ｖｓａｔの減少が、飽和電荷量の減少を示すと考えられる。飽和電荷量が減少すると共に、縦線本数ｎｖｌも減少している。特に、飽和電荷量が減少を開始する領域では、チップ出力はわずかに減少するのみであるが、縦線本数は大きく減少している。飽和電荷量をわずか減少させることにより、縦線本数を大きく減少させることが可能であろう。飽和電荷量を約半分まで減少させると、縦線本数はほぼ０にまで減少している。飽和電荷量を約半分以下にすれば、縦線を防止した画像信号が得られるであろう。
【００４７】
飽和電荷量を一律に減少させると、カメラのダイナミックレンジが減少することになる。入射光量のダイナミックレンジは広く保つことが好ましい。周囲が低照度の時には、入射光量も低く飽和電荷量を減少しても実質的影響は少ないであろう。
【００４８】
図３（Ｃ）で説明した推定が正しいとすれば、電極間のポテンシャルディップは、転送電荷量が多いときに問題となるが、転送電荷量が飽和電荷量よりも少なくなるとその影響は著しく減少するものと考えられる。原理は別として、図５の実験結果は、電荷蓄積領域の飽和電荷量を減少させることにより、縦線が減少することを示している。
【００４９】
図６は、上述の予備実験の結果を取り込んだ本発明の実施例によるデジタルカメラ（固体撮像装置）の構成を示すブロック図である。固体撮像素子１は、図２、図３（Ａ）、（Ｂ）に示すような正方配列型固体撮像素子である。固体撮像素子１の出力は、アッテネータ２を介して増幅器３に供給される。なお、増幅器３は、その前段に相関２重サンプリング回路を有する。増幅器３の出力は演算処理回路８等に供給される。
【００５０】
感度設定器４は、マニュアル又は周辺照度に応じて自動で露光感度を設定する。以下、予備測光を行い、自動的に感度が設定される場合を例にとって説明する。感度設定器４で設定された感度は、出力レベル制御回路５に供給される。出力レベル制御回路５は、感度に応じてアッテネータ２のオン／オフ、増幅器３の増幅度、オーバーフロードレイン電源６から固体撮像素子１に供給されるオーバーフロードレイン電圧を制御する。なお、ドライバ７は固体撮像素子を駆動する駆動信号を供給する。
【００５１】
感度設定器４は、周辺照度に応じて、最も低感度のＩＳＯ１００モード、比較的低感度のＩＳＯ４００モード、比較的高感度のＩＳＯ８００モード、最も高感度のＩＳＯ１６００モードのいずれかを選択し、モードを設定する。
【００５２】
ＩＳＯ１００モードの時には、出力レベル制御回路５は、アッテネータ２をオンとし、固体撮像素子１から供給される最大３０００ｍＶの出力信号を１／３に減衰させ、最大１Ｖの信号電圧を増幅器３に供給する。増幅器３は、増幅率１に設定される。なお、オーバーフロードレイン電源６は、基準電位（たとえば接地電位）とされ、ｐ型ウェル領域１２の形成するポテンシャルバリアは高く維持され、飽和電荷量で３０００ｍＶの出力を発生するようにする。
【００５３】
ＩＳＯ４００モードでは、出力レベル制御回路５は、アッテネーター２をオフとして入力信号をそのまま出力させ、増幅器３の増幅率を１に設定し、オーバーフロードレイン電源６が発生するオーバーフロードレイン電圧を高くしてｐ型ウェル領域１２の形成するポテンシャルバリアを下げ、飽和出力を１／２以下の８００ｍＶに設定する。飽和出力を１／２以下に設定することにより、縦線の発生はほとんど防止される。
【００５４】
ＩＳＯ８００モードでは、出力レベル制御回路５は、アッテネータ２をオフとして入力信号をそのまま出力させ、増幅器３の増幅率を２とし、オーバーフロードレイン電源６の発生するオーバーフロードレイン電圧をさらに高くし、飽和出力を４００ｍＶに設定する。撮像素子外部の増幅器３の増幅率を２倍とすることにより、同一入射光量でのシステムの出力レベルはＩＳＯ４００モードの時の約２倍となる。
【００５５】
ＩＳＯ１６００モードでは、出力レベル制御回路５はアッテネータ２をオフとして入力信号をそのまま出力させ、増幅器３の増幅率を４とし、オーバーフロードレイン電源６の発生するオーバーフロードレイン電圧をさらに高くし、飽和出力を２００ｍＶとする。同一の入射光量でのシステムの出力レベルはさらに約２倍となる。
【００５６】
図７は、各露光感度に対し、ホトダイオード部の基板厚さ方向のポテンシャル分布がどのように変化するかを概念的に示すグラフである。横軸がシリコン基板表面からの深さを示し、縦軸がポテンシャルの高さを示す。Ｐ１００は、ＩＳＯ１００モードの時のポテンシャルバリアの高さを示し、ｐ１００は、ＩＳＯ１００モードの時のポテンシャルプロファイルを示す。同様、Ｐ４００、Ｐ８００、Ｐ１６００はＩＳＯ４００、ＩＳＯ８００、ＩＳＯ１６００モードの時のポテンシャルバリアのバリア高さを示し、ｐ４００、ｐ８００、ｐ１６００は、ＩＳＯ４００、ＩＳＯ８００、ＩＳＯ１６００モードの時のポテンシャルプロファイルを示す。又、Ｐｍｉｎは、電荷蓄積領域１３のポテンシャルミニマムを示す。
【００５７】
図８は、各モードにおける固体撮像素子の応答特性と、デジタルカメラシステムにおける増幅器出力後の信号強度特性を示す。横軸が入射光量を示し、縦軸がチップ出力及びアンプ後出力を示す。
【００５８】
チップ出力ｖout100,ｖout400,ｖout800,ｖout1600は、それぞれＩＳＯ１００モード、ＩＳＯ４００モード、ＩＳＯ８００モード、ＩＳＯ１６００モードにおける出力特性を示し、アンプ後出力ａｍｐ100, ａｍｐ400, ａｍｐ800, ａｍｐ1600は、それぞれＩＳＯ１００モード、ＩＳＯ４００モード、ＩＳＯ８００モード、ＩＳＯ１６００モードにおける増幅器３後の出力特性を示す。
【００５９】
Ｌ１００，Ｌ４００，Ｌ８００，Ｌ１６００は、それぞれＩＳＯ１００モード、ＩＳＯ４００モード、ＩＳＯ８００モード、ＩＳＯ１６００モードにおけるチップ出力が飽和する入射光量を示し、Ｖ１００，Ｖ４００，Ｖ８００，Ｖ１６００は、その時のチップ出力を示す。
【００６０】
なお、ＩＳＯ４００以上の中感度、高感度モードでは、周辺の照度は中程度以下であり、ホトダイオードが蓄積する電荷量は中程度以下である。従って、飽和電荷量を減少させても、画像電荷がホトダイオードから溢れ出す可能性は少ない。
【００６１】
ホトダイオードの飽和電荷量を減少させた場合、ＶＣＣＤの最大転送電荷量は変化していないため、ＶＣＣＤは余裕を持って信号電荷を転送することが出来る。図５に示したように、飽和出力を半分以下とした場合、縦線本数はほぼ０に減少させることが出来る。従って、中感度以上の設定においては、縦線の発生を著しく減少させることが可能である。
【００６２】
ＩＳＯ１００モードでは、周辺照度が高く、ホトダイオードに飽和量に近い電荷が蓄積される可能性がある。飽和電荷量に近い電荷を蓄積すると、ＶＣＣＤは転送限界に近い電荷を転送することとなり、転送残りが発生する可能性がある。しかしながら、固体撮像素子１の出力は、アッテネータで１／３に減衰されるため、転送残りの影響も減衰される。増幅器３は、低い増幅率で出力を形成するため、回路ノイズは減少し、転送残りがあっても画面上に現れる影響は少ない。
【００６３】
感度設定が自動である場合を例にとって説明した。感度設定がマニュアルでなされる場合も、基本的に周辺照度が高い場合に感度を低くし、周辺照度が低い場合に感度を高くするので、自動設定の場合と同様である。
【００６４】
正方行列ＣＣＤ型固体撮像素子を用いたデジタルカメラの場合を説明したが、固体撮像素子はこれに限らない。種々の固体撮像素子を図６のデジタルカメラの固体撮像素子１として用いることができる。
【００６５】
図９は、ハニカム配列ＣＣＤ型固体撮像素子の平面構成を示す。画素Ｒ，Ｇ，Ｂは、ハニカム配列されている。すなわち、緑色画素Ｇが第１の正方行列状に配置され、その格子間位置に赤色画素Ｒ，青色画素Ｂが第２の正方行列状に配置されている。ＶＣＣＤは、画素列間を蛇行しながら垂直方向に延在する。その他の点は、図２の構成と同様である。前述の実施例同様構成要件のバランスがよく、縦線を防止したＣＣＤ型固体撮像装置が提供される。
【００６６】
図１０は、ＭＯＳ型固体撮像素子の等価回路をしめす。ホトダイオードＰＤに蓄積された電荷はＭＯＳ型電荷検出回路ＭＯＳで検出され、出力信号が出力信号線Ｓに供給される。ホトダイオードの正極１２は、図３（Ａ）に示すようなｐ型ウェル領域で形成され、オーバーフロードレイン電圧によってホトダイオードの飽和蓄積電荷量は変化する。この場合、ＶＣＣＤは、存在しないが、感度によって飽和電荷量を変化させる図６のデジタルカメラの機能は実現できる。構成要件のバランスのよい固体撮像装置が提供される。
【００６７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合わせが可能なことは当業者に自明であろう。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、高性能の固体撮像素子と増幅器とを有する固体撮像装置において、バランスの良い撮像性能を実現することができる。
【００６９】
高照度の被写体に対しても、縦線の発生を目立たなくすることが出来る。
【図面の簡単な説明】
【図１】 デジタルカメラのモニター画面において、高照度縦線が発生した状態を示すスケッチである。
【図２】 正方配列ＣＣＤ型固体撮像素子の平面構成を概略的に示す平面図である。
【図３】 図２に示す固体撮像素子の断面図及びＶＣＣＤ部の推定ポテンシャルダイアグラムである。
【図４】 図２に示す固体撮像素子のホトダイオード部の深さ方向ポテンシャルプロファイルを示すグラフである。
【図５】 オーバーフロードレイン電圧を変化させた時のアンプ出力の変化と縦線本数の変化を示すグラフである。
【図６】 固体撮像装置の構成を示すブロック図である。
【図７】 図６の固体撮像素子において、感度を変化させた時のホトダイオード部のポテンシャルプロファイルを示すグラフである。
【図８】 図６の固体撮像装置において感度を変化をさせた時の固体撮像素子の特性及び増幅器５の出力電圧と入射光量の関係を示すグラフである。
【図９】 ハニカム配列ＣＣＤ型固体撮像素子の概略平面図である。
【図１０】 ＭＯＳ型固体撮像素子の等価回路図である。
【符号の説明】
１１ Ｓｉ基板（半導体基板）
１２ ｐ型ウェル領域
１３ ｎ型電荷蓄積領域
１４ 表面ｐ+領域
１７ 垂直転送路
１８ チャネルストップ領域
１９ 垂直転送電極
２５ 遮光膜
２６、２８ 平坦化膜
２７ カラーフィルタ
２９ マイクロレンズ
Ｔｏｆｄ オーバーフロードレイン電圧印加端子
Claims (6)
- 第１導電型の半導体基板と、
前記半導体基板に形成された、第１導電型と逆の第２導電型のウェル領域と、
前記ウェル領域に形成され、第１導電型を有し、ウェル領域と共にホトダイオードを形成する多数の電荷蓄積領域と、
前記半導体基板に電気的に接続され、半導体基板にバイアス電圧を印加して前記ウェル領域の形成する電位障壁を制御するオーバーフロードレイン端子と、
を有する固体撮像素子と；
前記固体撮像素子の出力を増幅する増幅器と；
マニュアル設定可能であり、撮像の露光感度を設定する感度設定器と；
設定された露光感度に応じて，前記増幅器の増幅率を制御して露光感度に応じた出力信号を発生可能にすると共に、前記オーバーフロードレイン端子に印加する電圧を変えて、露光感度が高いほど前記電荷蓄積領域に蓄積できる飽和出力を低くする出力レベル制御回路と；
前記固体撮像素子と前記増幅器との間に接続され、前記出力レベル制御回路に制御され、前記感度が低感度の時に前記固体撮像素子の出力を減衰するアッテネータと；
を有する固体撮像装置。 - 前記出力レベル制御回路は、前記感度が高感度の時に、前記アッテネータをオフとし、前記増幅器の増幅率を１より大に制御する請求項１記載の固体撮像装置。
- 前記出力レベル制御回路は、前記感度が中感度の時に、前記アッテネータをオフとし、前記増幅器の増幅率を１に制御する請求項１または２記載の固体撮像装置。
- 前記電荷蓄積領域が複数の行，複数の列を有する行列状に配置され、前記固体撮像素子は，さらに前記電荷蓄積領域の各列に隣接して前記ウェル内に形成された垂直電荷転送路と、前記垂直電荷転送路の１端に結合されて前記ウェル領域内に形成された水平電荷転送路とを有する請求項１〜３のいずれか１項記載の固体撮像装置。
- 前記電荷蓄積領域の行列は，第１の正方行列と前記第１の正方行列の格子間位置に配置された第２の正方行列とを含む請求項１〜４のいずれか１項記載の固体撮像装置。
- 前記固体撮像素子は，さらに前記電荷蓄積領域の各々に結合されたＭＯＳ型電荷検出回路を有する請求項１〜３のいずれか１項記載の固体撮像装置。
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