JP2001292374A - Ｃｍｏｓ画像センサを動作させる方法 - Google Patents

Ｃｍｏｓ画像センサを動作させる方法

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JP2001292374A
JP2001292374A JP2001044694A JP2001044694A JP2001292374A JP 2001292374 A JP2001292374 A JP 2001292374A JP 2001044694 A JP2001044694 A JP 2001044694A JP 2001044694 A JP2001044694 A JP 2001044694A JP 2001292374 A JP2001292374 A JP 2001292374A
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transistor
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Stefan Lauxtermann
シュテファン・ラックステルマン
Steve Tanner
スティーブ・タナー
Joachim Grupp
ヨアヒム・グルップ
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Abstract

(57)【要約】 【課題】 ＣＭＯＳ画像センサを正確に動作させる方法
を提供すること。 【解決手段】 複数の行および列に配列された画素（５
０）のマトリクスを含み、画素の各々が、照明に比例し
た電荷キャリアを蓄積する光センサ素子（ＰＤ）および
光センサにより蓄積された電荷キャリアを表すサンプリ
ングされた信号を生成するために、所定の時刻に、光セ
ンサ素子（ＰＤ）に接続できる格納手段（Ｃ１、５５）
を含んでいる。格納手段に格納されたサンプリングされ
た信号が読み取られる時に、光センサにより生成された
電荷キャリアが放出され、したがって、格納手段に格納
されたサンプリングされた信号を乱すことがないような
電圧に、光センサ素子が保持される。本発明によれば、
従来の技術によって動作させられる時に、これらセンサ
に関して典型的に生ずる電荷キャリアの拡散問題が解決
される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、集積化画
像センサを動作させる方法に関する。より詳細には、本
発明は、ＣＭＯＳ技術を用いた集積化画像センサを動作
させる方法に関する。そのようなＣＭＯＳ画像センサ
は、特に、集積化された写真およびビデオ・デバイスを
製作することを目的とする。
【０００２】
【従来の技術】現在の集積化技術の結果として、集積化
された形で、操作可能な画像収集デバイスを製作するこ
とが可能である。そのような集積化画像収集でデバイス
は、典型的にはマトリクスの形で組織化された光センサ
素子のアセンブリから成る光センサ構成部と、画像を捕
らえかつ光センサ構成部で収集されたデータを読み出す
処理構成部とを同じチップの上に組み込んでいる。
【０００３】伝統的に、集積化画像収集デバイスは電荷
転送技術に依存している。こうした技術により、光で生
成された電荷は、所定の方法で、集められ、転送され
る。最も普通に使用される電荷転送技術は、ＣＣＤ（電
荷結合デバイス）またはＣＩＤ（電荷注入デバイス）装
置を使用する。これらの装置を使用したデバイスは、こ
れまで、多くの商業的用途を見出してきたが、それで
も、重大な欠陥を持っている。特に、これら装置は、標
準でない製造技術、特に、標準ＣＭＯＳ製造工程と両立
性のない標準に依存している。したがって、こうした装
置は、製造の費用および容易さの点で、画像センサの全
体の集積化の妨げになる。
【０００４】前述の技術を補完するものとして、光セン
サ素子として通常フォトダイオードと呼ばれるｐ−ｎ半
導体接合を使用することに関して、ある概念が生み出さ
れた。そのような素子の本質的な利点は、標準的なＣＭ
ＯＳ製造工程との完全な両立性である。すなわち、光セ
ンサ素子としてフォトダイオードに依存する解決方法
は、従来技術、特に、参照により本明細書に組み込まれ
ている、Ｏｒｌ Ｙａｄｉｄ−Ｐｅｃｈｔ、Ｒａｎ Ｇ
ｉｎｏｓａｒおよびＹｏｓｉ Ｄｉａｍａｎｄの文書
「Ａ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｐｈｏｔｏｄｉｏ
ｄｅ Ａｒｒａｙｆｏｒ Ｉｎｔｅｌｌｉｇｅｎｔ Ｉ
ｍａｇｅ Ｃａｐｔｕｒｅ」、ＩＥＥＥＴｒａｎｓａｃ
ｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ、Ｖｏｌ．３８、ｎｏ．８、Ａｕｇｕｓｔ １９９
１、ｐｐ１７７２−１７８０から公知である。
【０００５】すなわち、この文書は、単一チップの形
で、ＣＭＯＳ技術を用いた集積化画像センサを開示して
いる。ＲＡＭメモリと同様な、センサのアーキテクチャ
が図１で説明される。一般的に、参照番号１で示され
る、このセンサは、Ｍ行およびＮ列に配列された画素の
マトリクス１０を含んでいる。このマトリクス１０はセ
ンサの表面の大部分を占める。マトリクス１０の特定画
素の読取りは、対応する行および列をアドレス指定する
ことにより実行される。この目的のために、センサは、
さらに、共に制御回路４０で制御される、マトリクス１
０に結合された行アドレス指定回路２０およびマトリク
ス１０の列に結合された出力バス３０を含んでいる。
【０００６】マトリクス１０の各画素は、図２Ａで説明
するような構造を持つ。一般的に、図２Ａの参照番号５
０で示される、この画素は、光センサ素子ＰＤ、第１ス
テージＡ１、格納手段Ｃ１および第２ステージＡ２を含
んでいる。光センサ素子ＰＤは、積分期間の間に光で生
成された電子を収集する逆極性フォトダイオードから成
る。第１ステージＡ１は、フォトダイオードＰＤの両端
子に存在する電圧の値を所定の時間でサンプリングする
サンプルおよびホールド型回路である。このサンプリン
グされた値は、典型的には、キャパシタで作られた格納
手段Ｃ１に格納される。キャパシタＣ１に格納された電
圧値は、第１ステージＡ１の伝達関数に、そして、特
に、フォトダイオードＰＤのキャパシタンス値と格納手
段Ｃ１のキャパシタンス値の間の比に依存する。第２ス
テージＡ２は、格納手段Ｃ１に格納されたサンプリング
された電圧の読み取りを行う。図２Ａで説明されるこの
構造は、検出と読取り過程の分離を可能にする。
【０００７】種々の実施形態が、従来技術の前述の文書
において、想定および提示されている。特に、図２Ｂ
は、画素５０が（ｎ型）逆極性フォトダイオードＰＤお
よび５個のｎ−ＭＯＳ型トランジスタＭ１〜Ｍ５を含ん
でいる、それら実施形態の１つを示す。キャパシタ（キ
ャパシタＣ１）で作られ、たとえば、保護金属層で光か
ら保護されているメモリ・ノード５５をそれぞれの画素
５０が含んでいる。
【０００８】トラジスタＭ１は、各積分期間の前に、所
定の電圧でフォトダイオードＰＤの初期化を確実に行
う。トランジスタＭ２は、フォトダイオードＰＤにより
蓄積された電荷のサンプリングを行い、そのサンプリン
グされた信号をメモリ・ノード５５に格納する。さら
に、このトランジスタＭ２は、フォトダイオードＰＤと
メモリ・ノード５５の絶縁または分離を確実に行う。ト
ランジスタＭ３は、所定の電圧でメモリ・ノード５５の
初期化を確実に行う。トランジスタＭ４はソース・フォ
ロワ・トランジスタである。また、トランジスタＭ５は
行選択トランジスタで、読取り過程中に、トランジスタ
Ｍ４の電圧を１つの列の全画素に共通な出力バスへ確実
に転送させる。この構造に印加された信号は、高い電源
電圧ＶDDおよび低電源電圧ＶSSを含んでおり、アース、
第１初期化信号Ｔ１、サンプリング信号ＳＨ、第２初期
化信号ＲＳＴおよび行選択信号ＲＳＥＬを形成する。
【０００９】フォトダイオードＰＤの第１端子は、アー
スＶSSに接続され、他の端子は、ゲートが信号Ｔ１およ
びＳＨによりそれぞれ制御された、トランジスタＭ１お
よびＭ２のソースに接続される。トランジスタＭ１、Ｍ
３およびＭ４のドレインは高電源電圧ＶDDに接続されて
いる。第２初期化信号ＲＳＴはトランジスタＭ３のゲー
トに印加される。トランジスタＭ３のソース、トランジ
スタＭ２のドレインおよびトランジスタＭ４のゲート
は、画素メモリ・ノード５５に共に接続される。トラン
ジスタＭ４のソースは、行選択トランジスタＭ５を介し
て、１つの列の全画素に共通な出力バスに接続される。
行選択信号ＲＳＥＬはトランジスタＭ５のゲートに印加
される。
【００１０】性能の点で、図２Ｂに説明されている画素
５０の構造に関して生じる１つの問題は、メモリ・ノー
ド５５上に格納された、サンプリングされた電荷が、読
取り過程の期間中に一定のままでない事実に存在する。
事実、前述の文書で述べられているように、フォトダイ
オードＰＤのもとで光で生成された電荷は、ノードが光
から保護されているのにかかわらず、基板内で拡散し、
メモリ・ノード５５のキャパシタを放電させるのに十分
に長い時間があるので、メモリ・ノード５５のキャパシ
タンスは比較的に迅速に放電させられる。この電荷キャ
リア拡散問題は、センサの光感知領域上の光の強度が高
くなればなる程、ますます顕著になる。このように、こ
の拡散現象が、画素キャパシタ上に格納されたサンプリ
ングされた電圧の読取りを可能にする利用可能時間を急
激に制限することが理解されている。
【００１１】
【発明が解決しようとする課題】すなわち、この問題は
センサの性能を制限する。特に、動的シーンのスナップ
ショットを得るために、センサの全体的な露光を実行す
ること、すなわち、センサ・マトリクスの各画素を同時
に露光するのが望ましい。実際、前述の電荷キャリア拡
散現象により、画素マトリクスの第１行と最後の行を読
む時刻の間で、電圧が、すでに、かなり変化しているた
め、格納され、サンプリングされた電圧の読取りをでき
なくするであろう。
【００１２】本発明の一目的は、こうしたセンサに関し
て生ずる電荷キャリア拡散の問題に答える、前述のタイ
プのＣＭＯＳ画像センサを動作させる方法を提案するこ
とである。
【００１３】本発明の他の目的は、時間が非常に短いた
めに、露光時間が決定的な要素である適用に、このセン
サを使用できるようにする、前述のタイプのＣＭＯＳ画
像センサを動作させる方法を提案することである。
【００１４】さらに、本発明の他の目的は、機械的シャ
ッタの使用を要しない、前述のタイプのＣＭＯＳ画像セ
ンサを動作させる方法を提案することである。
【００１５】
【課題を解決するための手段】本発明は、複数の行およ
び列に配置された画素のマトリクスを含んでいるＣＭＯ
Ｓ画像センサを動作させる方法である。本方法は、画素
の各々が照明に比例した電荷キャリアを蓄積する光セン
サ素子を含んでおり、さらに、光センサにより蓄積され
た電荷キャリアを表すサンプリングされた信号を生成す
るために、所定の時刻に、光センサ素子に結合できる格
納手段をも含んでおり、その格納手段は、サンプリング
された信号を読み取るために格納するように構成されて
おり、その格納手段に格納されたサンプリングされた信
号を読み取る時に、光センサ素子は、その素子により生
成された電荷キャリアが取り出され、したがって、格納
手段に格納されたサンプリングされた信号を乱さないよ
うな電圧に保持されることを特徴とする、ＣＭＯＳ画像
センサを動作させる方法である。
【００１６】本発明による方法の変形は、従属する請求
項の主題を形成する。
【００１７】本発明による方法の一利点は、積分期間中
にフォトダイオードにより蓄積された電荷がサンプリン
グされ、各画素の格納キャパシタに格納されると、フォ
トダイオード電圧が、直ちに次の収集に対する初期化電
圧になるようにされるという事実に存在する。その結
果、各光生成電荷は、捕らえられ、または、放出され、
メモリ・ノードまで基板内を拡散することがない。こう
して、センサの各画素上でサンプリングされた信号は、
一定を維持する。各画素の行ごとの読取り過程は、余分
に露光時間を要することなく、従来の方法で起こること
ができる。
【００１８】本発明によれば、このように、画像センサ
の使用が、露光時間が非常に短い応用に対して可能にな
る。画像の露光および処理に必要な全期間もまた大きく
低減される。これは、全体シャッタと呼ばれる。
【００１９】本発明の他の利点は、露光および読取り動
作が全く独立に行われるという事実にある。このよう
に、画像収集デバイスを適切に動作させるのに機械的シ
ャッタがもはや必要でない程に、電子シャッタが効果的
に動作させられる。したがって、それらのデバイスの製
造コストもまた低減される。
【００２０】本発明のこれら目的、特徴および利点は、
他の目的、特徴および利点に加えて、制限を付けない例
示により与えられた付随する図を参照してなされる、以
下の詳細な説明により明確になるであろう。
【００２１】
【発明の実施の形態】図２Ｂの画素５０が動作させられ
る本発明による方法は、図３により説明される。図３
は、図２Ｂの画素構造を動作させる、制御信号Ｔ１、Ｓ
Ｈ、ＲＳＴおよびＲＳＥＬの生成の時間図を示す。フォ
トダイオードＰＤの電圧ＶPDの生成および画素メモリ・
ノード５５での電圧Ｖ1の生成が、図示されている。
【００２２】本発明による方法は、図２Ｂで説明された
構造のような構造の動作に限定されず、図２Ａで説明さ
れた構造、すなわち、積分期間中に光センサ素子により
蓄積された電荷キャリアを表すサンプリングされた信号
を生成および格納するために、光センサ素子と所定の時
刻にその光センサ素子に接続される格納手段を含んでい
る構造の概略形状をとる任意のタイプの構造に、同様に
適用できる。しかし、図２Ｂの構造は、単純で、特に有
利な構造を構成する。
【００２３】トランジスタＭ１の第１初期化信号Ｔ１
が、各積分期間前に、所定の初期化電圧で、フォトダイ
オードＰＤを初期化することが、まず第１に思い起こさ
れるであろう。第１初期化信号Ｔ１はセンサ画素全体に
印加され、すなわち、全センサ画素のフォトダイオード
ＰＤが、各積分期間の始めに、初期化電圧に、同時に初
期化される。
【００２４】同様に、サンプリング信号ＳＨは、フォト
ダイオード電圧が画素メモリ・ノード５５で同時にサン
プリングおよび格納されるように、センサ画素全体に印
加される。
【００２５】第２初期化信号ＲＳＴは、全体または行単
位のいずれかで印加される。以下で詳細に見られるよう
に、この第２初期化信号は、所定の初期化電圧で各画素
のメモリ・ノードを初期化するために、最初に全体に印
加され、そして、続くフェーズで、読取り過程中に行単
位で印加される。
【００２６】行選択信号ＲＳＥＬは読取り過程中に行単
位で印加される。
【００２７】本発明による方法は、以下に説明される、
いくつかの連続フェーズに分割することができる。初期
化フェーズと呼ばれる第１フェーズＡの間、第１および
第２初期化信号Ｔ１およびＲＳＴが、所定の電圧で各画
素のフォトダイオードＰＤとメモリ・ノード５５を初期
化するために、共に高い正電圧となる。
【００２８】この第１フェーズＡの間に、サンプリング
信号ＳＨは、トランジスタＭ２が非導通になり、したが
って、フォトダイオードＰＤとメモリ・ノード５５を分
離するように、低レベルとなっている。同様に、行選択
信号ＲＳＥＬは、行選択トランジスタＭ５が非導通にな
るよう低レベルである。
【００２９】フォトダイオードＰＤのの電圧ＶPDおよび
メモリ・ノード５５のＶ1は、それぞれ、所定の初期化
電圧におよそ等しいレベルとなる。
【００３０】第２フェーズＢの間に、第１初期化信号Ｔ
１は、トランジスタＭ１を非導通にする低レベルに変化
する。照明効果により、フォトダイオードＰＤは、図３
の電圧ＶPDの曲線に示されるように、フォトダイオード
ＰＤの各々が受光する光の量に比例して放電を始める。
高レベルから低レベルへの初期化信号Ｔ１の変化によ
り、センサの光に対する露光が始まることが理解される
であろう。これが、積分時間の始まりである。
【００３１】第２フェーズＢの全期間中に、第２初期化
信号ＲＳＴは、各画素のメモリ・ノード５５の電圧が、
所定の初期化電圧におよそ等しい、一定値に保持される
ようなレベルに保持される。
【００３２】第２フェーズＢの終わりに、第２初期化信
号ＲＳＴは、低レベルに変化し、したがって、メモリ・
ノード５５を開放する。第３フェーズＣは、初期化信号
ＲＳＴの高レベルから低レベルへの変化の直後に起こ
る。このフェーズの間に、サンプリング信号ＳＨは、短
時間で高レベルに変化し、フォトダイオードＰＤの両端
の電圧値がサンプリング・トランジスタＭ２を介して、
メモリ・ノード５５にサンプリングおよび格納される。
こうして、メモリ・ノード５５の電圧Ｖ1は、図３に示
されるように生成される。こうして、この第３フェーズ
Ｃの終わりがセンサの露光時間の終わりを決定する。実
際、このフェーズで、各画素のメモリ・ノード５５は、
センサの露光中にフォトダイオードＰＤ下で生成され
た、電荷量を表す電圧値を格納する。
【００３３】サンプリング信号が低レベルに変化する直
後に、第１初期化信号Ｔ１は、各フォトダイオードが初
期化電圧にかなり近い電圧に再び初期化されるレベルに
される。その結果、光の効果により、フォトダイオード
に生成された電荷が、トランジスタＭ１を介して放出さ
れる。したがって、センサの各画素のメモリ・ノードに
格納されたサンプリングされた電圧は、電荷キャリア拡
散現象により乱されなくなり、このメモリに存在する電
圧は一定に維持される。
【００３４】したがって、第４フェーズＤまたは読取り
フェーズの間に、センサの各画素行は、メモリ・ノード
のキャパシタが、基板内で拡散するであろう光で生成さ
れた電荷の効果により放電させられる危険を冒さない
で、連続して読み取られる。第４フェーズの間に、各行
は、各行が各画素のサンプリングされた電圧を各列の出
力バスを介して読み取られるように、連続してアドレス
指定される。この第４フェーズの終わりで、第１初期化
フェーズＡにおいてと同じように信号が印加され、次の
収集動作が始められる。
【００３５】この読取り動作は、相関２重サンプリング
またはＣＤＳの名前で知られる、当業者にとっては公知
の技術により実行されるのが好ましい。この公知の技術
によって、各行を読み取る動作は、１つの行の画素のメ
モリ・ノードに存在する電圧を読み取る第１フェーズ
と、第１フェーズに続いて、行の画素のメモリ・ノード
が再初期化される、第２読取りフェーズとに分離され
る。サンプリングされた計測電圧とメモリ・ノードの初
期化電圧の間の差から成る信号が各画素に対して生成さ
れる。この技術により、固定パターン・ノイズ、すなわ
ち、画素の間に存在する可能性のある、感度の僅かの差
によってセンサの各画素に存在するノイズが除去される
ことが可能になる。図３が示すように、こうして行選択
信号ＲＳＥＬおよび第２初期化信号ＲＳＴ双方が、第４
フェーズＤの間に、行単位で印加される。
【００３６】このように、本発明により、全画素が同時
に露光され、サンプリングされたデータが電荷キャリア
拡散現象により損傷を受ける危険のない状態で、読取り
が行単位で実行されることが理解されるであろう。した
がって、本発明により動作させられたＣＭＯＳ画像セン
サは、機械的シャッタを使用したカメラのように動作す
る。こうして、サンプリング・トランジスタＭ２は、電
子シャッタの機能を果たす。
【００３７】電荷キャリア拡散現象に対する改善によ
り、ｎウェル・タイプ・フォトダイオード、すなわち、
ｎタイプ・ウェルで形成されたフォトダイオードに依存
するのが好ましい。この構造は、通常形成されるフォト
ダイオード構造、たとえば、ｎタイプ拡散の単純領域よ
りも、電荷キャリアの拡散にとってより良い障壁を形成
する利点を提供する。
【００３８】首記の請求項により定義される、本発明の
範囲から逸脱しないで、本発明に対する修正および／ま
たは改善が想定されてもよい。特に、本発明による方法
を説明するために、例により使用された画素構造は、相
補形ｐ−ＭＯＳ技術、または、必要なら追加のトランジ
スタを含んで、理論上、製作することができるであろ
う。たとえば、サンプリング・トランジスタＭ２が、主
として、フォトダイオードとメモリ・ノードを分離する
役割を持つこと、および、この機能を果たすために、他
の構成を設けることができることが理解されるであろ
う。
【図面の簡単な説明】
【図１】すでに論じた、ＣＭＯＳ画像センサの従来技術
のアーキテクチャの概略説明である。
【図２Ａ、図２Ｂ】すでに提示した、図１のＣＭＯＳ画
像センサの画素の公知の構造の、それぞれ、流れ図およ
び詳細図である。
【図３】本発明による、図２Ｂの画素構造に適用された
信号シーケンスを説明する時間図である。
【符号の説明】
１０ 画素のマトリクス ２０ 行アドレス指定回路 ３０ 出力バス ４０ 制御回路 ５０ 画素 ５５ メモリ・ノード
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年３月２７日（２００１．３．２
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】すでに論じた、ＣＭＯＳ画像センサの従来技術
のアーキテクチャの概略説明である。
【図２Ａ】すでに提示した、図１のＣＭＯＳ画像センサ
の画素の公知の構造の、それぞれ、流れ図および詳細図
である。
【図２Ｂ】すでに提示した、図１のＣＭＯＳ画像センサ
の画素の公知の構造の、それぞれ、流れ図および詳細図
である。
【図３】本発明による、図２Ｂの画素構造に適用された
信号シーケンスを説明する時間図である。
【符号の説明】 １０ 画素のマトリクス ２０ 行アドレス指定回路 ３０ 出力バス ４０ 制御回路 ５０ 画素 ５５ メモリ・ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブ・タナー スイス国・シイエイチ−1400・イバードン −レ−バイン・リュ ドゥ ガスパリン・ 29 (72)発明者 ヨアヒム・グルップ スイス国・シイエイチ−2073・エンゲ・シ ュマン デ ブリスコー・33 Ｆターム(参考） 4M118 AA10 AB01 BA14 CA03 DB09 DD09 DD11 DD12 FA06 GB11 5C024 CX04 CX54 CY16 GX03 GY31 GY38 HX13 JX41

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数の行および列に配置された画素（５
    ０）のマトリクスを含んでいるＣＭＯＳ画像センサを動
    作させる方法であって、前記画素（５０）の各々が照明
    に比例した電荷キャリアを蓄積する光センサ素子（Ｐ
    Ｄ）を含んでおり、さらに、前記光センサ（ＰＤ）によ
    り蓄積された前記電荷キャリアを表すサンプリングされ
    た信号を生成するために、所定の時刻に前記光センサ素
    子（ＰＤ）に結合され、前記サンプリングされた信号を
    読み取るために格納する格納手段（Ｃ１、５５）を含ん
    でおり、 前記格納手段（Ｃ１、５５）に格納された、前記サンプ
    リングされた前記信号を読み取る時に、前記光センサ素
    子（ＰＤ）により生成された電荷キャリアが放出され、
    したがって、前記格納手段（Ｃ１）に格納された前記サ
    ンプリングされた信号を乱さないような電圧に、前記光
    センサ素子（ＰＤ）が保持されることを特徴とする、Ｃ
    ＭＯＳ画像センサを動作させる方法。
  2. 【請求項２】 前記光センサ素子（ＰＤ）および前記格
    納手段（Ｃ１、５５）が所定の初期化電圧で初期化され
    る第１フェーズ（Ａ）または初期化フェーズであって、
    前記光センサ素子（ＰＤ）と前記格納手段（Ｃ１、５
    ５）が分離されているフェーズと、 前記光センサ素子（ＰＤ）が前記初期化電圧から開放さ
    れ、照明に比例した電荷キャリアを格納する第２フェー
    ズ（Ｂ）または露光フェーズと、 前記格納手段が、第１ステージにおいて、前記初期化電
    圧から開放され、次に、第２ステージで前記光センサ素
    子（ＰＤ）に短時間の間接続され、したがって、前記サ
    ンプリングされた信号が生成され、前記格納手段（Ｃ
    １、５５）に格納される第３フェーズ（Ｃ）またはサン
    プリングフェーズと、 第１ステージにおいて、前記光センサ素子（ＰＤ）が前
    記所定の初期化電圧で、再び初期化され、次に、第２ス
    テージにおいて、前記格納手段（Ｃ１、５５）上に格納
    された前記サンプリングされた信号が読み取られる第４
    フェーズ（Ｄ）または読取りフェーズを含んでいること
    を特徴とする請求項１に記載の方法。
  3. 【請求項３】 各画素（５０）が、前記光センサ素子を
    構成する逆極性フォトダイオード（ＰＤ）を含んでお
    り、および少なくとも、第１、第２および第３ＭＯＳト
    ランジスタ（Ｍ１、Ｍ２、Ｍ３）を含み、前記フォトダ
    イオード（ＰＤ）が、一方では第１電源電圧に、他方で
    は前記第１および第２トランジスタ（Ｍ１、Ｍ２）のソ
    ースに接続され、前記第１および第３トランジスタ（Ｍ
    １、Ｍ３）のドレインが第２電源電圧に接続され、前記
    第２トランジスタ（Ｍ２）のドレインおよび前記第３ト
    ランジスタ（Ｍ３）が互いに接続され、前記格納手段
    （Ｃ１）のメモリ・ノード（５５）を形成し、 前記第１フェーズ（Ａ）の間に、各画素の前記第１およ
    び第３トランジスタ（Ｍ１、Ｍ３）のゲートにそれぞれ
    印加される第１初期化信号（Ｔ１）および第２初期化信
    号（ＲＳＴ）は、前記フォトダイオード（ＰＤ）と前記
    メモリ・ノード（５５）を所定の初期化電圧で初期化す
    るレベルとされており、各画素の前記第２トランジスタ
    （Ｍ２）のゲートに印加された制御信号（ＳＨ）は、前
    記フォトダイオード（ＰＤ）および前記メモリ・ノード
    （５５）が分離されるレベルとされ、 前記第２フェーズ（Ｂ）の間に、前記第１初期化信号
    （Ｔ１）が、前記フォトダイオード（ＰＤ）が前記初期
    化電圧から開放され、照明に比例した電荷キャリアを蓄
    積するレベルにされ、 前記第３フェーズ（Ｃ）の間に、第１ステージにおい
    て、前記第２初期化信号（ＲＳＴ）が前記メモリ・ノー
    ド（５５）が前記初期化電圧から開放されるレベルにさ
    れ、第２ステージにおいて、前記制御信号（ＳＨ）が前
    記フォトダイオードおよび前記メモリ・ノードが結合さ
    れ、したがって、サンプリングされた信号が生成され、
    前記メモリ・ノード（５５）上に格納されるレベルにさ
    れ、 前記第４フェーズ（Ｄ）の間に、前記第１初期化信号
    （Ｔ１）が、まず、前記フォトダイオード（ＰＤ）が前
    記所定の初期化電圧で再初期化され、前記メモリ・ノー
    ド（５５）上に格納された、前記サンプリングされた信
    号が読み取られるレベルにされることを特徴とする、請
    求項２に記載の方法。
  4. 【請求項４】 さらに、各画素（５０）が、第４および
    第５ＭＯＳトランジスタ（Ｍ４、Ｍ５）を含んでおり、
    前記第４トランジスタ（Ｍ４）のゲート、ドレインおよ
    びソースが、それぞれ、前記メモリ・ノード（５５）、
    前記第２電源電圧および前記第５トランジスタ（Ｍ５）
    のドレインに接続され、前記第５トランジスタ（Ｍ５）
    のソースが、行選択信号（ＲＳＥＬ）が前記第５トラン
    ジスタ（Ｍ５）のゲートに印加された時に、前記メモリ
    ・ノード（５５）上に存在するサンプリングされた信号
    を表す信号を供給する方法であって、 前記第４フェーズ（Ｄ）の間に、画素の各行が、１つの
    行の全ての画素のメモリ・ノード（５５）上に存在する
    サンプリングされた信号が読み取られることを可能にす
    るために、連続してアドレス指定されることを特徴とす
    る、請求項３に記載の方法。
  5. 【請求項５】 前記第４フェーズの間の画素の行の各々
    の読取りに続いて、画素の前記行の各第３トランジスタ
    （Ｍ３）に印加された前記第２初期化信号（ＲＳＴ）
    が、画素の前記行の各メモリ・ノード（５５）が前記所
    定の初期化電圧で再び初期化されるようなレベルにさ
    れ、画素の行の各メモリ・ノード（５５）上にその時に
    存在する信号が、初期化前と後で、各メモリ・ノード
    （５５）上に存在する信号間の差を表す信号を生成する
    ために使用されることを特徴とする、請求項４に記載の
    方法。
  6. 【請求項６】 フォトダイオード（ＰＤ）が、ｎタイプ
    ・ウェルで形成され、前記トランジスタ（Ｍ１とＭ３、
    Ｍ１とＭ５）がｎ−ＭＯＳトランジスタであることを特
    徴とする、請求項３ないし５のいずれか一項に記載の方
    法。
  7. 【請求項７】 前記格納手段（Ｃ１）が、金属層によ
    り、光から保護されたキャパシタから成ることを特徴と
    する、前記請求項のいずれか一項に記載の方法。
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