JPH09260631A

JPH09260631A - 光電変換装置

Info

Publication number: JPH09260631A
Application number: JP8090516A
Authority: JP
Inventors: Tadao Isogai; 忠男磯貝
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1996-03-18
Filing date: 1996-03-18
Publication date: 1997-10-03
Anticipated expiration: 2016-03-18
Also published as: US5847381A; JP3412390B2

Abstract

(57)【要約】【課題】製造歩留りを向上させるとともに、感度むら
の発生を防止する。【解決手段】電界効果トランジスタ２を備えた光電変
換素子が、二次元マトリクス状に配置される。電界効果
トランジスタ２のドレイン領域１７が、列方向及び行方
向に共通接続するように網の目状に連続して形成され
る。電界効果トランジスタ２のドレイン領域１７を、列
方向に共通接続する遮光性を有するドレインシャント配
線１００が、複数列に１本の割合で形成される。ドレイ
ンシャント配線１００が形成されていない列には、電界
効果トランジスタ２のドレイン領域１７と接続がなく電
気的に浮いた遮光性を有するダミー配線２００が形成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光電変換素子を二次元
マトリクス状に配置してなる光電変換装置に関するもの
である。

【０００２】

【従来の技術】従来より光電変換装置（固体撮像装置等
を含む）の感度を高めるために提案されているトランジ
スタを利用した増幅型の光電変換素子には、ＭＯＳ型
（通常は、デプレッション型）、バイポーラ型、接合型
電界効果トランジスタ（ＪＦＥＴ型）などがある。そし
て、これらの光電変換素子では、光電変換素子の構成要
素の一部であるＭＯＳダイオード（ＭＯＳ型）やＰＮ接
合ダイオード（バイポーラ型、ＪＦＥＴ型）への入射光
を、入射光に応じた電荷に光電変換して蓄積し、蓄積し
た電荷に応じた信号を増幅（電流増幅あるいは電荷増
幅）して、出力している。

【０００３】前記のような光電変換素子には、光電変換
動作、増幅動作、初期化動作等の全ての動作を１つのト
ランジスタによって行う光電変換素子（即ち、光電変換
素子を１つのトランジスタによって構成した光電変換素
子）があるが、この光電変換素子には、２つの大きな問
題点がある。なお、ここで、初期化動作とは、トランジ
スタの制御領域の電位をある基準値に設定する動作、又
は制御領域を完全に空乏化する動作をいう。また、トラ
ンジスタの制御領域とは、電流を制御する領域をいい、
例えばＪＦＥＴではゲート拡散領域、バイポーラトラン
ジスタではベース拡散領域をいう。

【０００４】先ず、第１の問題点としては、光電変換部
のノイズが大きくなってしまう点である。例えば、ＭＯ
Ｓ型の場合、通常ポリシリコンをゲート電極としたＭＯ
Ｓダイオードで光電変換を行うが、その際に、シリコン
表面側が空乏化するため、その表面で発生する大きな暗
電流の影響をまともに受けてしまい、ノイズが大きくな
ってしまうのである。また、ポリシリコンは光の透過率
が低いため、光の利用効率（量子効率）が悪いという問
題点もあった。

【０００５】ＰＮ接合ダイオードで光電変換を行うバイ
ポーラ型や、ＪＦＥＴ型の場合でも、前記トランジスタ
の構成要素の一部を利用するという制約から、ＣＣＤ型
撮像素子等で好適に使われている埋め込みフォトダイオ
ードのような理想的なダイオード構造が実現できない
（即ち、バイポーラ型、ＪＦＥＴ型の場合には、ＰＮ接
合部から発生する空乏層が表面に達してしまう）ため、
暗電流の影響を受けてしまい、ノイズが大きくなってし
まうのである。

【０００６】また、通常これらのＰＮ接合ダイオード
は、容量結合による過渡的でかなり深い順方向バイアス
駆動によって、生成して蓄積した電荷を再結合させてリ
セット動作を行うが、このようなリセット方法では、リ
セットノイズや残像が発生してしまうという問題点が生
じる。

【０００７】さらに、生成して蓄積した電荷をリセット
する時、およびブルーミング（にじみ）抑圧動作をする
時にもトランジスタが動作（オン）するため、光電変換
素子を構成するトランジスタ自身に大電流が流れ、これ
により過渡的にトランジスタのバイアス点（動作点）が
大きく変動して増幅率が変わるという問題点があった。
そして、このような光電変換素子を多数並べて、例えば
光電変換装置を構成した場合には、光電変換素子毎の出
力にばらつきが生じ、装置の性能（例えば、Ｓ／Ｎ比）
が低下したり、多数個配列しているため消費電力が大き
くなってしまうという問題点もあった。

【０００８】次に、第２の問題点としては、感度をあま
り高くすることができない点である。そもそも、前記各
種（ＭＯＳ型、バイポーラ型、ＪＦＥＴ型）のトランジ
スタ（光電変換素子）は、光電変換によって生成された
電荷をフローティング状態の制御領域に蓄積することに
よって生ずる電位変化を利用して、電流増幅又は電荷増
幅を行っている。つまり、デプレッション型のＭＯＳ型
トランジスタであればゲート電極下のシリコンの表面電
位の変化、バイポーラ型ではベース領域、ＪＦＥＴ型で
はゲート領域の電位変化を利用して増幅した出力を得て
いる。

【０００９】従って、高い感度を得るためには、この電
位変化量（蓄積電荷量／容量）を大きくすることが必要
であり、そのためには制御領域の容量はできるだけ小さ
い方が良い。しかしながら、入射光の利用効率を高め、
電荷量を増加させるためには、光電変換部の面積（受光
開口率）を大きくしなければならない。しかし、全ての
動作（光電変換動作、増幅動作、初期化動作等）を１つ
のトランジスタで行う光電変換素子においては、制御領
域が光電変換部そのものであるため、開口率を大きくす
れば容量も大きくなってしまい、結果的に感度をあまり
高くすることができなかった。

【００１０】また、他方において、光電変換部と増幅ト
ランジスタとを分離し、光電変換部で生成・蓄積された
電荷を転送制御部の転送ゲートを介してトランジスタの
制御領域に転送し、電流増幅あるいは電荷増幅をするこ
とにより出力を得る光電変換素子が提唱されている。例
えば、特開平５−２３５３１７号公報（米国特許出願第
２６１，１３５号に対応）、特開平５−２７５６７０号
公報には、それぞれ、デプレッション型ＭＯＳトランジ
スタやＪＦＥＴを増幅部として、これにフォトダイオー
ドと転送制御部（転送ゲート）を組み合わせた光電変換
素子が開示されている。

【００１１】このように光電変換部と増幅トランジスタ
とを分離し転送ゲートを備えた光電変換素子において
は、光電変換部に埋め込みフォトダイオードを使用する
ことによって、量子効率が高く、残像、暗電流、リセッ
トノイズなどが発生しない光電変換素子を実現すること
ができる。

【００１２】また、光電変換部に縦型オーバーフロー構
造の埋め込みフォトダイオードを使用した場合は、フォ
トダイオードがブルーミング抑圧機能を有するため、増
幅トランジスタによるブルーミング抑圧動作が不要とな
り、例えば光電変換装置を構成しても、消費電力の増加
やバイアス点（動作点）の変動に伴う光電変換素子毎の
出力にばらつきが生じるという問題点が解決される。

【００１３】さらに、光電変換部と増幅トランジスタと
が分離しているため、増幅機能のみを考慮して、トラン
ジスタの構造及びサイズの最適化が可能となる。従っ
て、制御領域の容量を小さくして、高い感度を確保する
ことができる。

【００１４】加えて、トランジスタ自身から生ずる暗電
流、残像、リセットノイズ等の新たな問題については、
これらの光電変換素子をマトリクス状に並べた光電変換
装置の構成や駆動方法でかなり効果的に除去することが
できる。

【００１５】このように、光電変換部と増幅トランジス
タとを分離し転送ゲートを備えた光電変換素子において
は、トランジスタによって全ての動作（光電変換動作、
増幅動作、初期化動作等）を行う光電変換素子に比べ
て、かなり低ノイズ化、高感度化することが可能になっ
ている。

【００１６】しかしながら、前記従来の光電変換素子
（光電変換部と増幅トランジスタとを分離し転送ゲート
を備えた光電変換素子）においては、１つのトランジス
タによって全ての動作を行うもう一方の従来の光電変換
素子とリセット動作については何ら変わっていないとい
う問題点があった。

【００１７】即ち、トランジスタの制御領域を初期化を
するためにリセット動作を行った場合、従来の光電変換
素子（光電変換部と増幅トランジスタとを分離し転送ゲ
ートを備えた光電変換素子）では、やはり、増幅トラン
ジスタ自身も同時に動作（オン）してしまうという問題
点があった。

【００１８】この結果、増幅トランジスタに大電流が流
れ、これにより過渡的に増幅トランジスタのバイアス点
（動作点）が大きく変動して増幅率が変わり、この光電
変換素子を多数並べて、例えば光電変換装置を構成した
場合には、光電変換素子毎の出力にばらつきが生じ、装
置の性能（例えば、Ｓ／Ｎ比）が低下したり、多数個配
列しているため消費電力が大きくなってしまうという問
題点があった。

【００１９】そこで、本発明者らは、増幅部を動作させ
ることなく、リセット動作を行うことができる光電変換
装置を案出するに至った。この光電変換装置は、公知で
はなく従来技術ではないが、本発明の対比例となるもの
であるので、ここで説明する。

【００２０】この光電変換装置は、入射光に応じた電荷
を生成して蓄積する光電変換部、制御領域を有しこの制
御領域で受け取った前記光電変換部からの電荷に応じた
信号出力を生じる増幅部、前記光電変換部で生成、蓄積
された電荷を前記増幅部の制御領域に転送する転送制御
部、前記増幅部の制御領域に転送された電荷を排出する
リセット用電荷排出手段、及びこのリセット用電荷排出
手段を制御するためのリセット用制御手段を備えた光電
変換素子（画素）を二次元マトリクス状に配置してなる
ものである。

【００２１】この光電変換装置によれば、光電変換部
は、入射光に応じた電荷を生成して蓄積する。増幅部
は、制御領域で受け取った前記電荷に応じて信号出力を
生じる。転送制御部は、前記光電変換部で生成・蓄積さ
れた電荷を前記増幅部の制御領域へ転送する。リセット
用電荷排出手段は、前記増幅部の制御領域へ転送された
電荷を排出する。リセット用制御手段は、前記リセット
用電荷排出手段を制御する。

【００２２】つまり、従来の光電変換素子では、増幅部
の制御領域を初期化（制御領域に残留する電荷（信号電
荷）を除去）するためにリセット動作を行った場合、増
幅部自身も動作（オン）していたため、例えば、増幅部
自身に大電流が流れ、これにより過渡的に増幅部のバイ
アス点（動作点）が大きく変動して増幅率が変わるとい
う問題点が発生していた。

【００２３】そこで、本発明者らが案出した前記光電変
換装置においては、増幅部の制御領域を初期化するため
のリセット用電荷排出手段とリセット用制御手段とを増
幅部とは別個独立に設けることにより、リセット動作時
において増幅部が動作しないようになる。従って、従来
の光電変換素子のように、リセット動作によって、増幅
部自身に大電流が流れ、これに伴って過渡的に増幅部の
バイアス点（動作点）が大きく変動して増幅率が変わる
という問題点が解消される。

【００２４】なお、一般的に、前記増幅部には、増幅部
の制御領域を容量結合によって制御するための制御手段
が備えられる場合が多い。しかし、この制御手段を備え
ない場合には、この制御手段への配線が不要となり、製
造が容易になるとともに、制御手段を備えない分だけ、
増幅部の制御領域の容量を小さくすることができ、感度
を高くすることが可能となる。

【００２５】このような本発明者らが案出した光電変換
装置の一例について、図１５〜図１９を参照して説明す
る。

【００２６】図１５は、本例による光電変換装置を示す
概略平面図である。図１６は本例による光電変換装置を
示す概略断面図であり、図１６（ａ）は図１５のＸ１−
Ｘ２線に沿った断面図、図１６（ｂ）は図１５のＹ５−
Ｙ６線に沿った断面図、図１６（ｃ）は図１５のＹ１−
Ｙ２線に沿った断面図である。なお、本例による光電変
換装置では、Ｙ３−Ｙ４線断面はＹ１−Ｙ２線断面と同
一である。また、図１７は二次元マトリクス状に配置さ
れた個々の光電変換素子（単位画素）を示す概略構成図
であり、図１７（ａ）はその概略平面図、図１７（ｂ）
は図１７（ａ）のＸ１−Ｘ２線に沿った断面図、図１７
（ｃ）は図１７（ａ）のＹ１−Ｙ２線に沿った断面図で
ある。図１８は、本例による光電変換装置の概略構成を
示す模式回路図である。図１９は、図１８に示す模式回
路図の動作を説明するためのパルスタイミングチャート
である。

【００２７】本例による光電変換装置において二次元マ
トリクス状に配置された個々の光電変換素子は、図１５
〜図１７に示すように、入射光に応じた電荷を生成して
蓄積するフォトダイオード（光電変換部、ＰＤ）１と、
制御領域に受け取った電荷に応じた信号を出力する接合
型電界効果トランジスタ（（増幅部）：以下、ＪＦＥＴ
とする）２と、フォトダイオード１によって生成・蓄積
された電荷をＪＦＥＴ２の制御領域へ転送するための転
送ゲート（転送制御部の転送用制御手段、ＴＧ）３と、
ＪＦＥＴ２の制御領域へ転送された電荷を排出するため
のリセットドレイン（リセット用電荷排出手段、ＲＤ）
４と、リセットドレイン４を制御するためのリセットゲ
ート（リセット用制御手段、ＲＧ）５とから主に構成さ
れている。その他、転送ゲート配線３ａ、リセットゲー
ト配線５ａ、ソース配線１６ａ及びドレインシャント配
線１００も、図に示すように形成されている。

【００２８】即ち、Ｐ型シリコン基板１０上にチャネル
領域となるＮ型シリコン層１１をエピタキシャル成長に
よって形成し、このＮ型シリコン層１１中に、例えばボ
ロン（Ｂ⁺）やリン（Ｐ⁺）をイオン注入あるいは熱拡散
法等によってＰ型フォトダイオード領域１２やＰ型ゲー
ト領域１３及びリセットドレイン４等を形成する。さら
に、絶縁層（図示せず）を介してリソグラフィー手法等
によって転送ゲート３やリセットゲート５を形成してフ
ォトダイオード１やＪＦＥＴ２が形成される。

【００２９】なお、フォトダイオード１のＮウェル領域
１４（Ｎ−Ｗｅｌｌ）は、ＰＮ接合で発生するキャリア
のオーバーフローポテンシャルを所定の値にコントロー
ルするために形成したものである。

【００３０】転送ゲート３は、フォトダイオード１のＰ
型フォトダイオード領域１２とＪＦＥＴ２のＰ型ゲート
領域１３とともにＰチャネルＭＯＳトランジスタ（ＭＯ
ＳＦＥＴ；図１７（ａ），（ｃ）参照）を構成してい
る。また、リセットゲート５も、リセットドレイン４の
Ｐ型リセットドレイン領域１５とＪＦＥＴ２のＰ型ゲー
ト領域１３とともにＰチャネルＭＯＳＦＥＴ（図１７
（ａ），（ｂ）参照）を構成している。

【００３１】フォトダイオード１は、シリコン層表面か
らＰ型シリコン基板１０に向かって順に、Ｐ型フォトダ
イオード領域１２、Ｎ型シリコン層１１（Ｎウェル領域
１４を含む）、Ｐ型シリコン基板１０を含み、いわゆる
ＰＮＰ型の縦型オーバーフロー構造を形成している。従
って、発生するキャリア（本例では正孔）によるブルー
ミングやスミア等のにじみの現象を抑制することができ
る。

【００３２】ＪＦＥＴ２は、Ｎ⁺型ソース領域１６、Ｎ⁺
型ドレイン領域１７、Ｐ型ゲート領域１３、及びＮ型チ
ャネル領域１８（Ｎチャネル）より構成されている。こ
れらは、シリコン層表面からＰ型シリコン基板１０に向
かって順に、Ｐ型ゲート領域１３、Ｎ型チャネル領域１
８、Ｐ型シリコン基板１０のＰＮＰ型構造となるように
構成されている。この結果、本来バックゲートの機能を
有するＮ型チャネル領域１８下部のＰ領域（本例ではＰ
型シリコン基板１０）は、一定の電源に接続されること
になる。なお、シリコン層表面からＰ型シリコン基板１
０の表面までの厚さ（高さ）は、約６μｍである。

【００３３】増幅部としてのＪＦＥＴ２の１つの出力領
域であるＮ⁺型ドレイン領域１７は、列方向（図中上下
方向）及び行方向（図中左右方向）に基板上の光電変換
素子（画素）の全体を共通接続するように連続して網の
目状（格子状）に形成されている。そして、各ＪＦＥＴ
２のＮ⁺型ドレイン領域１７は、全ての列に対して各列
毎に、ドレインコンタクト１０１を介してアルミニウム
膜等からなる遮光性を有するドレインシャント配線１０
０によりそれぞれ列方向に共通接続されている。また、
各ＪＦＥＴ２のＮ⁺型ソース領域１６は、各行毎に、ア
ルミニウム膜等からなるソース配線１６ａによりそれぞ
れ行方向に共通接続されている。

【００３４】リセットゲート５とリセットドレイン４
は、リセットゲート５にパルス電圧を加えることによっ
て、ＪＦＥＴ２の制御領域（本例ではＰ型ゲート領域１
３）をリセットドレイン４の電位に初期化する。

【００３５】従って、従来の光電変換素子のように、初
期化動作時にＪＦＥＴ２が動作（オン）することがなく
なるため、これらの素子を多数個配列して、例えば光電
変換装置を構成した場合でも、大電流が流れてトランジ
スタのバイアス点（動作点）が大きく変動し、ＪＦＥＴ
２の増幅率が異なることによって生じていた光電変換素
子毎の出力のばらつきが生じることがなくなる。また、
消費電力も低下する。

【００３６】また、図１５〜図１７から判るように、各
リセットドレイン４は、行方向に延びる行選択線となる
配線（メタル配線、本例ではアルミニウム（Ａｌ）膜２
０）により行方向に共通接続されている。このアルミニ
ウム膜２０は、フォトダイオード１以外の部分を遮光す
るための遮光膜も兼用する。なお、アルミニウム膜２０
は、アルミニウム膜等の中継配線１０２を介してリセッ
トドレイン４に接続されている。このアルミニウム膜２
０は、他の金属の膜でも良く、金属膜をスパッタリング
法によりデポジットさせることにより作製することがで
きる。

【００３７】従って、遮光専用の膜をさらに上部に設け
た素子に比べ、素子全体の厚み（高さ）を抑制すること
ができ、集積度やフォトダイオード１に対する開口率を
向上させることができるとともに、フォトダイオード１
近傍にこの金属配線（アルミニウム膜２０）を配設する
構造となるため、斜め入射光によるブルーミングやスミ
ア等のにじみの現象を抑制することができる。

【００３８】ここで、図１８も参照すると、各画素（光
電変換素子）３１は、入射光に応じて電荷を生成して蓄
積するフォトダイオード１、制御領域で受け取った電荷
に応じた信号出力を生じるＪＦＥＴ２、及びフォトダイ
オード１で生成・蓄積された電荷をＪＦＥＴ２の制御領
域へ転送するための転送ゲート３を備えた転送制御素子
（Ｐチャネル型ＭＯＳＦＥＴ）３１ａと、ＪＦＥＴ２の
制御領域へ転送された電荷を排出するためのリセット用
電荷排出手段であるリセットドレイン４、及びこのリセ
ットドレイン４を制御するためのリセット用制御手段で
あるリセットゲート５を備えたリセット素子（Ｐチャネ
ル型ＭＯＳＦＥＴ）３１ｂとから構成されている。

【００３９】各ＪＦＥＴ２のソースは、マトリクス配置
の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃ
（図１５〜図１７中のソース配線１６ａに相当）に共通
に接続されている。また、各ＪＦＥＴ２のドレイン及び
フォトダイオード１のカソード側には、図１５〜図１７
中のＮ⁺型拡散層１７及びドレインシャント配線１００
を介して全画素共通にドレイン電源３１ｃが接続されて
いる。さらに、各フォトダイオード１のアノード側及び
ＪＦＥＴ２の制御領域は、それぞれ転送制御素子３１ａ
のソース又はドレインに接続されている。

【００４０】転送制御素子３１ａの転送ゲート（転送ゲ
ート電極）３は、マトリクス配置の各行毎に垂直走査回
路３４によって走査されるクロックライン３３ａ，３３
ｂ，３３ｃに共通接続されている。垂直走査回路３４か
ら送出される駆動パルスφ_TG1〜φ_TG3が印加されると、
転送制御素子３１ａが各行毎に順次動作するようになっ
ている。

【００４１】リセット素子３１ｂは、各画素３１毎に設
けられており、リセットドレイン４は各行毎に互いに並
列に配設され、マトリクス配置の各行毎に垂直走査回路
３４によって走査されるクロックライン５０ａ，５０
ｂ，５０ｃ（図１５〜図１７中のアルミニウム膜２０に
相当）に共通接続されている。また、リセットゲート
（リセットゲート電極）５は、行ライン３７ａを介して
駆動パルス発生回路３７に全画素共通接続されている。
また、リセット素子３１ｂのソースは、転送制御素子３
１ａのドレインと共有になっている。そして、リセット
ゲート（リセットゲート電極）５に駆動パルス発生回路
３７から送出される駆動パルスφ_RGが印加されると、こ
のリセット素子３１ｂが動作するようになっている。

【００４２】垂直ソースライン３２ａ，３２ｂ，３２ｃ
は、一方において、各列毎に光信号出力転送用ＭＯＳト
ランジスタＴ_S1，Ｔ_S2，Ｔ_S3及び暗出力転送用ＭＯＳト
ランジスタＴ_D1，Ｔ_D2，Ｔ_D3を介して光信号出力蓄積用
コンデンサ（第２の記憶素子）Ｃ_S1，Ｃ_S2，Ｃ_S3及び暗
出力蓄積用コンデンサ（第１の記憶素子）Ｃ_D1，Ｃ_D2，
Ｃ_D3の一方の電極に接続されるとともに、水平読出し選
択用ＭＯＳトランジスタＴ_HS1，Ｔ_HS2，Ｔ_HS3，Ｔ_HD1，
Ｔ_HD2，Ｔ_HD3を各々経て信号出力線３８及び暗出力線３
９に接続されている。なお、一般的に、これら信号出力
線３８及び暗出力線３９には、寄生容量Ｃ_HS，Ｃ_HDが存
在する。また、これら信号出力線３８及び暗出力線３９
の一方にはバッファアンプ３８ａ，３９ａが接続されて
いる。

【００４３】また、信号出力線３８及び暗出力線３９
は、他方において、送出される映像信号をリセットする
ための水平読出しリセット用ＭＯＳトランジスタ
Ｔ_RHS，Ｔ_RHDのドレインが接続されており、またこの水
平読出しリセット用ＭＯＳトランジスタＴ_RHS，Ｔ_RHDの
ソースは、前記光信号出力蓄積用コンデンサＣ_S1，
Ｃ_S2，Ｃ_S3及び暗出力蓄積用コンデンサＣ_D1，Ｃ_D2，Ｃ
_D3の他方の電極と接続しつつ、接地（ＧＮＤ）されてい
る。そして、この水平読出しリセット用ＭＯＳトランジ
スタＴ_RHS，Ｔ_RHDのゲート電極に、駆動パルス発生回路
４３から送出される駆動パルスφ_RHが印加されると、水
平読出しリセット用ＭＯＳトランジスタＴ_RHS，Ｔ_RHDが
動作するようになっている。

【００４４】前記水平読出し選択用ＭＯＳトランジスタ
Ｔ_HS1，Ｔ_HS2，Ｔ_HS3，Ｔ_HD1，Ｔ_HD2，Ｔ_HD3の各々のゲ
ート電極には、水平走査回路４０に接続された水平選択
信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続
され、水平走査回路４０から送出される駆動パルスφ_H1
〜φ_H3によって水平読出しが制御されるようになってい
る。

【００４５】前記光信号出力転送用ＭＯＳトランジスタ
Ｔ_S1，Ｔ_S2，Ｔ_S3の各ゲート電極は光信号用クロックラ
イン４１ａを介して、また前記暗出力転送用ＭＯＳトラ
ンジスタＴ_D1，Ｔ_D2，Ｔ_D3の各ゲート電極は暗出力用ク
ロックライン４２ａを介して、それぞれ駆動パルス発生
回路４１及び４２に接続され、駆動パルス発生回路４１
及び４２から送出されるそれぞれの駆動パルスφ_TSある
いはφ_TDが印加されると、これら光信号出力転送用ＭＯ
ＳトランジスタＴ_S1，Ｔ_S2，Ｔ_S3及び暗出力転送用ＭＯ
ＳトランジスタＴ_D1，Ｔ_D2，Ｔ_D3が各々予め定められた
順序で交互に動作するようになっている。

【００４６】前記垂直ソースライン３２ａ，３２ｂ，３
２ｃは、他方において、各列毎にリセット用トランジス
タＴ_RV1，Ｔ_RV2，Ｔ_RV3のドレインと、ソースフォロワ
読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続され
ている。また、各リセット用トランジスタＴ_RV1，
Ｔ_RV2，Ｔ_RV3のソースには電源電圧Ｖ_RVが供給され、ソ
ースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４
ｃには電源電圧Ｖ_CSが供給されている。

【００４７】なお、リセット用トランジスタＴ_RV1，Ｔ
_RV2，Ｔ_RV3のゲート電極にはリセットパルスφ_RVが供給
され、このリセットパルスφ_RVがハイレベルになると、
リセット用トランジスタＴ_RV1，Ｔ_RV2，Ｔ_RV3が導通し
て垂直ソースライン３２ａ，３２ｂ，３２ｃを接地状態
（Ｖ_RV＝ＧＮＤの時）にすることができるようになって
いる。

【００４８】また、ソースフォロワ読み出し用定電流源
４４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定
数を制御すると同時に、各画素３１ごとのバイアス点の
変動等による時定数ばらつきを抑えて、ゲインを揃え、
固定パターンノイズ（以下、ＦＰＮとする）を抑えるよ
うになっている。

【００４９】次に、図１９に示すパルスタイミングチャ
ートを参照しながら、本例による光電変換装置の動作に
ついて説明する。なお、図１９において、ｔ₁₁〜ｔ₁₅ま
での期間は、第１行目の画素３１の読み出し動作を示し
ており、以下ｔ₂₁〜ｔ₂₅およびｔ₃₁〜ｔ₃₅の期間は、そ
れぞれ第２行目、第３行目に対応している。また、ｔ₁₁
〜ｔ₁₄のそれぞれは、ｔ₁₁がＪＦＥＴ２の初期化動作、
ｔ₁₂が初期化後の第１行目のＪＦＥＴ２のソースフォロ
ワ動作、ｔ₁₃が第１行目のフォトダイオード１からＪＦ
ＥＴ２への信号電荷の転送動作、ｔ₁₄が転送後のＪＦＥ
Ｔ２のソースフォロワ動作に対応した期間で、この４つ
の動作は水平ブランキング期間内に行われる。また、ｔ
₁₅は映像信号出力期間である。

【００５０】先ず、図１９に示すように、期間ｔ₁₁の最
初で、駆動パルスφ_RD1 をハイレベル（駆動パルスφ
_RD2 とφ_RD3 はローレベルのまま）にして、第１行目の
画素３１のリセットドレイン４に電圧駆動パルスを印加
する。そして、既にローレベルで導通状態（オン）とさ
れている全ての画素３１のリセットゲート５を経由し
て、ハイレベルの電圧が第１行目の画素３１のＪＦＥＴ
２の制御領域に、ローレベルの電圧が第２行目以後の画
素３１のＪＦＥＴ２の制御領域に伝わり、これらのＪＦ
ＥＴ２の制御領域が初期化（電荷が排出）されるととも
に、第１行目の各ＪＦＥＴ２は選択（オン）され、第２
行目以後の各ＪＦＥＴ２は非選択（オフ）とされる。

【００５１】即ち、リセットドレイン４に電圧駆動パル
ス（φ_RD1，φ_RD2，φ_RD3）が送出された行によって、
ＪＦＥＴ２の選択（オン）・非選択（オフ）がなされる
とともに、選択された行のＪＦＥＴ２の制御領域がハイ
レベルの電位に、非選択行のＪＦＥＴ２の制御領域がロ
ーレベルの電位に初期化される。

【００５２】そして、期間ｔ₁₁の終わり（期間ｔ₁₂の最
初）において、駆動パルスφ_RGをハイレベルにして、リ
セットゲート５を非導通状態（オフ）にすることによっ
て、各ＪＦＥＴ２の制御領域は、選択（オン）、非選択
（オフ）状態を保持したまま、フローティング状態とさ
れる。

【００５３】同時に（期間ｔ₁₂の最初で）、駆動パルス
φ_RVをローレベルにして、リセット用トランジスタＴ
_RV1〜Ｔ_RV3を遮断状態（オフ）にして、この期間ｔ₁₂中
において、第１行目の各ＪＦＥＴ２がソースフォロワ動
作を行う。なお、この期間ｔ₁₂中において、駆動パルス
φ_TDはハイレベルで暗出力転送用ＭＯＳトランジスタＴ
_D1，Ｔ_D2，Ｔ_D3は導通状態（オン）となっており、各Ｊ
ＦＥＴ２の制御領域の初期化直後の電位に対応した出力
（暗時出力）電圧が暗出力蓄積用コンデンサＣ_D1，
Ｃ_D2，Ｃ_D3に蓄積される。

【００５４】期間ｔ₁₃においては、駆動パルスφ_TG1 を
ローレベルにして転送ゲート３を非導通状態（オフ）か
ら導通状態（オン）にするとともに、駆動パルスφ_TSを
ハイレベルに、駆動パルスφ_TDをローレベルにして、光
信号出力転送用ＭＯＳトランジスタＴ_S1，Ｔ_S2，Ｔ_S3を
導通状態（オン）に、暗出力転送用ＭＯＳトランジスタ
Ｔ_D1，Ｔ_D2，Ｔ_D3を非導通状態（オフ）にする。

【００５５】この結果、第１行目のフォトダイオード１
で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送
される。なお、電荷を転送した後のＪＦＥＴ２の制御領
域の電位は、電荷量／ゲート容量の分だけ変化（この場
合は上昇）する。また、図６において、駆動パルスφ
_TG1がローレベルのときに転送ゲート３が導通状態（オ
ン）になるのは、転送制御素子３１ａがＰチャネル型で
あるため、他の駆動パルスと極性が反対になるためので
ある。

【００５６】期間ｔ₁₄においては、期間ｔ₁₂と同様に、
駆動パルスφ_TG1をハイレベルして第１行目の転送ゲー
ト３を非導通状態（オフ）にして、フォトダイオード１
において光電変換された電荷が蓄積される状態にすると
ともに、駆動パルスφ_RVをローレベルにしてリセット用
トランジスタＴ_RV1〜Ｔ_RV3を遮断状態（オフ）にして、
第１行目の各ＪＦＥＴ２がソースフォロワ動作をする。

【００５７】なお、この期間ｔ₁₄中において、駆動パル
スφ_TSはハイレベルであるため、光信号出力転送用ＭＯ
ＳトランジスタＴ_S1，Ｔ_S2，Ｔ_S3が導通状態（オン）と
なっており、各ＪＦＥＴ２の制御領域へ電荷を転送した
後の電位に対応した出力（信号出力）電圧が、光信号出
力蓄積用コンデンサＣ_S1，Ｃ_S2，Ｃ_S3に蓄積される。

【００５８】期間ｔ₁₅においては、駆動パルスφ_RD1，
φ_RG，φ_TSのそれぞれをローレベルに、駆動パルスφ_RV
をハイレベルにして、光信号出力蓄積用コンデンサＣ_S1
〜Ｃ_S3及び暗出力蓄積用コンデンサＣ_D1〜Ｃ_D3に蓄積さ
れた出力電圧（映像信号）を出力端子Ｖ_OS，Ｖ_ODに出力
する状態にする。

【００５９】そして、水平走査回路４０から駆動パルス
φ_H1〜φ_H3及び駆動パルス発生回路４３から駆動パルス
φ_RHを順次出力して、光信号出力蓄積用コンデンサＣ_S1
〜Ｃ_S3及び暗出力蓄積用コンデンサＣ_D1〜Ｃ_D3に蓄積さ
れた映像信号をそれぞれ信号出力線３８及び暗出力線３
９の水平読み出しラインに読み出し、出力端子Ｖ_OS，Ｖ
_ODから映像信号を出力しつつ、信号出力線３８及び暗出
力線３９の水平読み出しラインのリセットを行う。

【００６０】なお、出力端子Ｖ_OS，Ｖ_ODから得られた映
像信号は、図示しない外部演算回路によって演算処理さ
れる。これは、出力端子Ｖ_OSから得られる映像信号には
電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、出力端
子Ｖ_ODから得られる映像信号には暗成分（Ｄ）のみが含
まれているため、出力端子Ｖ_OS，Ｖ_ODから得られた映像
信号を演算処理（減算処理（Ｖ_OS−Ｖ_OD））することに
より、電荷成分（Ｓ）に応じた映像信号のみを抽出する
ためである。

【００６１】以上に示した期間ｔ₁₁〜ｔ₁₅に対する第１
行目の読み出し動作は、期間ｔ₂₁〜ｔ₂₅および期間ｔ₃₁
〜ｔ₃₅において、それぞれ第２行目、第３行目に対して
繰り返して、同様に行われる。なお、本例による光電変
換装置では、リセット素子３１ｂが、各画素３１毎に設
けられ、リセットドレイン４が各行毎に互いに並列に配
設されているため、リセット動作が極めて高速となり、
期間ｔ₁₁〜ｔ₁₅，ｔ₂₁〜ｔ₂₅、ｔ₃₁〜ｔ₃₅の全体的な時
間は、従来の光電変換装置に比べて短くすることができ
る。

【００６２】

【発明が解決しようとする課題】以上説明したように、
前述した本発明者らが案出した図１５〜図１９に示す光
電変換装置は、従来の光電変換装置と比べて種々の利点
が得られるものであった。

【００６３】しかしながら、図１５〜図１９に示す光電
変換装置は、製造歩留りが必ずしも高くなかった。これ
は、図１５に示すように、全ての列において、ドレイン
シャント配線１００とソース配線１６ａが狭い間隔で長
い距離を平行に走るため、パーティクル等の影響による
加工精度の僅かな乱れによって配線間ショートが発生し
易いためである。

【００６４】特に、図１５に示した平面形状を有する光
電変換装置においては、行選択線及び遮光膜を兼用する
アルミニウム膜２０の下部において、同一層のメタル配
線、すなわち、中継配線１０２、ドレインシャント配線
１００及びソース配線１６ａが混み合っているため、シ
ョートの発生頻度が高く、製造歩留りが低下する。

【００６５】ところで、ドレインシャント配線１００
は、二次元マトリクス状に配置された各画素のＪＦＥＴ
２の、ドレイン領域１７と電源３１ｃとの間の寄生抵抗
（この場合は拡散抵抗）を、大幅に減ずるために設けた
ものであるが、素子性能上必ずしも全ての列に渡って形
成する必要はない。網の目状に形成されたドレイン領域
１７の不純物濃度が比較的高ければ、例えば、ドレイン
シャント配線１００を数列に１本から１０列に１本程度
まで減らしても全く問題がなく、ドレインシャント配線
１００を更に大幅に減らすことも可能であることが実験
結果によりわかっている。したがって、製造歩留りを改
善するため、このドレインシャント配線１００を減らす
ことが有効であることが判明した。

【００６６】ところが、ドレインシャント配線１００を
減らしてしまうと、製造歩留りは向上するものの、ドレ
インシャント配線１００の形成されている画素列と、ド
レインシャント配線１００の形成されていない画素列と
では、光感度が変化する（すなわち、感度むらが生ず
る）という新たな問題が生じてしまう。これは、（１）
ドレイン領域１７も光感度を持っているため、ドレイン
シャント配線１００の有無によって実効的な開口率が変
化してしまうこと、及び、（２）ドレインシャント配線
１００の有無によって層間絶縁膜の平坦性や形状が変わ
り、実効的な開口率が変化してしまうこと、による。

【００６７】そして、このような事情は、前述した図１
５〜図１９に示すような光電変換装置のみならず、電界
効果トランジスタを備えた光電変換素子を二次元マトリ
クス状に配置してなり、前記電界効果トランジスタのド
レイン領域が少なくとも列方向に共通接続するように連
続して形成された光電変換装置などにおいても、同様で
ある。

【００６８】本発明は、前記事情に鑑みてなされたもの
で、製造歩留りが高いとともに感度むらの発生しない光
電変換装置を提供することを目的とする。

【００６９】

【課題を解決するための手段】前記課題を解決するた
め、本発明の第１の態様による光電変換装置は、電界効
果トランジスタを備えた光電変換素子を二次元マトリク
ス状に配置してなり、前記電界効果トランジスタのドレ
イン領域が少なくとも列方向に共通接続するように連続
して形成された光電変換装置において、前記電界効果ト
ランジスタのドレイン領域を、列方向に共通接続する遮
光性を有するドレインシャント配線が、複数列に１本の
割合で形成され、前記ドレインシャント配線が形成され
ていない列には、前記電界効果トランジスタのドレイン
領域と接続がなく電気的に浮いた遮光性を有するダミー
配線が形成されたものである。

【００７０】この第１の態様では、ドレインシャント配
線が複数列に１本の割合で形成され、残りの列にはドレ
インシャント配線に代えてダミー配線が形成されてい
る。ダミー配線は、電気的に浮いており（すなわち、電
気的にフローティングの状態にあり）、電界効果トラン
ジスタのドレイン領域とも電源とも接続されていない。
したがって、製造過程におけるパーティクル等の影響に
より、例えばダミー配線とソース配線との間やダミー配
線と中継配線との間などが電気的に接続されても、配線
間ショートの問題が発生しない。このため、第１の態様
によれば、ドレインシャント配線を減らしてダミー配線
に置き換えたことにより製造歩留りが向上する。また、
ダミー配線の少なくとも光感度に関与する部分のパター
ン形状をドレインシャント配線と同一にしておくことに
より、ダミー配線を形成した列の画素とドレインシャン
ト配線を形成した列の画素とで、開口率が変化しなくな
る。したがって、第１の態様によれば、感度むらを防止
することができる。

【００７１】本発明の第２の態様による光電変換装置
は、前記第１の態様による光電変換装置において、前記
ダミー配線が列方向に連続的に形成されたものである。
前記第１の態様では、この第２の態様のように、ドレイ
ンシャント配線と同様に、列方向に連続的に形成してお
いてもよい。

【００７２】本発明の第３の態様による光電変換装置
は、前記第１の態様による光電変換装置において、行方
向に延びる遮光膜を各行に備え、前記ダミー配線が、各
行の遮光膜と交差する領域の少なくとも一部において欠
落するように、列方向に断続的に形成されたものであ
る。

【００７３】この第３の態様のように、前記第１の態様
において、行方向に延びる遮光膜を各行に備えている場
合には、前記ダミー配線を、各行の遮光膜と交差する領
域の少なくとも一部において欠落するように、列方向に
断続的に形成してもよい。この場合には、ダミー配線が
列方向に画素ピッチで切断されることになり、ダミー配
線の配線長が大幅に減少する。また、最も配線が混み合
う遮光膜との交差領域においてダミー配線が欠落してい
るため、この領域の配線間隔が広くなる。したがって、
例えばダミー配線とソース配線との間やダミー配線と中
継配線との間などが接続される頻度自体が減少すると同
時に、例えばソース配線と中継配線とが１つのダミー配
線を経由して配線間ショートを引き起こす確率が激減
し、大幅に歩留りが向上する。また、ダミー配線は、細
かいピッチで切断されているため、ダミー配線の寄生容
量が小さく、たとえソース配線や中継配線と接続された
場合においても、動作速度等に与える影響はほとんどな
い。なお、ダミー配線は、遮光膜と交差する領域、すな
わち、光感度に関与しない領域において欠落しているの
で、開口率は変化せず、感度むらは生じない。

【００７４】本発明の第４の態様による光電変換装置
は、入射光に応じた電荷を生成して蓄積する光電変換
部、制御領域を有しこの制御領域で受け取った前記光電
変換部からの電荷に応じた信号出力を生じる増幅部、前
記光電変換部で生成、蓄積された電荷を前記増幅部の制
御領域に転送する転送制御部、前記増幅部の制御領域に
転送された電荷を排出するリセット用電荷排出手段、及
びこのリセット用電荷排出手段を制御するためのリセッ
ト用制御手段を備えた光電変換素子を二次元マトリクス
状に配置してなり、前記増幅部の１つの出力領域が少な
くとも列方向に共通接続するように連続して形成された
光電変換装置において、前記増幅部の前記出力領域を、
列方向に共通接続する遮光性を有するシャント配線が、
複数列に１本の割合で形成され、前記シャント配線が形
成されていない列には、前記増幅部の前記出力領域と接
続がなく電気的に浮いた遮光性を有するダミー配線が形
成されたものである。

【００７５】この第４の態様によれば、前記第１の態様
と同様に、シャント配線が複数列に１本の割合で形成さ
れ、残りの列にはシャント配線に代えてダミー配線が形
成されているので、製造歩留りが向上するとともに感度
むらを防止することができる。

【００７６】また、前記第４の態様によれば、増幅部の
制御領域を初期化するためのリセット用電荷排出手段と
リセット用制御手段とを増幅部とは別個独立に設けられ
ているので、リセット動作時において増幅部が動作しな
いようになる。従って、従来の光電変換素子のように、
リセット動作によって、増幅部自身に大電流が流れ、こ
れに伴って過渡的に増幅部のバイアス点（動作点）が大
きく変動して増幅率が変わるという問題点が解消され
る。

【００７７】本発明の第５の態様による光電変換装置
は、前記第４の態様による光電変換装置において、前記
ダミー配線が列方向に連続的に形成されたものである。

【００７８】本発明の第６の態様による光電変換装置
は、前記第４の態様による光電変換装置において、行方
向に延びる遮光膜を各行に備え、前記ダミー配線が、各
行の遮光膜と交差する領域の少なくとも一部において欠
落するように、列方向に断続的に形成されたものであ
る。この第６の態様によれば、前記第３の態様と同様の
利点が得られる。

【００７９】本発明の第７の態様による光電変換装置
は、前記第６の態様による光電変換装置において、前記
遮光膜が、前記リセット部を行方向に共通接続する行選
択線であるものである。

【００８０】この第７の態様によれば、行選択線が遮光
膜を兼用する。従って、入射光を遮断するための遮光膜
を形成する必要がなくなり、光電変換素子全体の厚みを
薄くすることが可能になって集積度を向上させることが
可能になるとともに、前記光電変換部近傍に前記金属配
線兼遮光膜を配設することが可能になり、斜め入射光に
よるブルーミング等のにじみの現象を抑制することが可
能になる。

【００８１】本発明の第８の態様による光電変換装置
は、前記第４乃至第７のいずれかの態様による光電変換
装置において、前記増幅部が電界効果トランジスタから
なり、前記増幅部の前記出力領域が当該電界効果トラン
ジスタのドレイン領域であるものである。

【００８２】即ち、前記増幅部は、信号（電荷）破壊に
基づく固定パターンノイズの発生を抑制するものによっ
て構成することが好ましい。このためには、前記光電変
換部によって生成・蓄積された電荷（信号電荷）を非破
壊で増幅する電界効果トランジスタ（ＦＥＴ）によって
構成することが好ましい。

【００８３】もっとも、前記第４乃至第７の態様では、
増幅部は、電界効果トランジスタに限定されるものでは
なく、例えばバイポーラトランジスタから構成されても
よい。増幅部がバイポーラトランジスタからなる場合に
は、増幅部の前記出力領域は例えばコレクタ領域とな
る。

【００８４】本発明による第９の態様による光電変換装
置は、前記第４乃至第７のいずれかの態様による光電変
換装置において、前記光電変換素子が、増幅部の制御領
域を容量結合によって制御する制御手段をさらに備えた
ものである。

【００８５】即ち、光電変換素子の増幅部には、該増幅
部の制御領域を容量結合によって制御するための制御手
段が備えられる場合が多い。従って、前記制御手段を備
えた光電変換素子でも、増幅部の制御領域を初期化する
ためのリセット用電荷排出手段とリセット用制御手段と
を増幅部とは別個独立に設けることにより、リセット動
作時において増幅部が動作しないようになる。従って、
従来の光電変換素子のように、リセット動作によって、
増幅部自身に大電流が流れ、これにより過渡的に増幅部
のバイアス点（動作点）が大きく変動して増幅率が変わ
るという問題点が解消される。

【００８６】本発明による第１０の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子における光電変換
部、増幅部、転送制御部、リセット用電荷排出手段、リ
セット用制御手段の各相互領域間に、予め定められた導
電型の素子分離領域を形成したものである。

【００８７】つまり、前記光電変換部、増幅部、転送制
御部、リセット用電荷排出手段、リセット用制御手段の
各相互領域の間隙は、一般的に、開口率や集積度の観点
からできるだけ小さくすることが望まれているが、光電
変換素子の製造工程においては、ドーパント（不純物）
の所謂サイド拡散の影響を受けるため、各相互領域の間
隙を小さくすることが困難である。

【００８８】従って、前記光電変換部、増幅部、転送制
御部、リセット用電荷排出手段、リセット用制御手段の
各相互領域間に、予め定められた導電型の素子分離領域
を形成し、前記各相互領域の間隙をできるだけ小さくす
ることにより、開口率や集積度を向上させることが可能
になる。

【００８９】本発明による第１１の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子におけるリセット
用電荷排出手段に接続される金属配線を、前記増幅部、
転送制御部、リセット用電荷排出手段、リセット用制御
手段への入射光を遮断する遮光膜によって形成したもの
である。

【００９０】つまり、金属配線が遮光膜を兼用する。従
って、入射光を遮断するための遮光膜を形成する必要が
なくなり、光電変換素子全体の厚みを薄くすることが可
能になって集積度を向上させることが可能になるととも
に、前記光電変換部近傍に前記金属配線兼遮光膜を配設
することが可能になり、斜め入射光によるブルーミング
等のにじみの現象を抑制することが可能になる。

【００９１】本発明による第１２の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子における光電変換
部を、縦形オーバーフロー構造のＰＮ接合フォトダイオ
ードによって構成したものである。

【００９２】即ち、増幅部とは別個独立のリセット用電
荷排出手段とリセット用制御手段とを設けた光電変換素
子においても、光電変換部を縦形オーバーフロー構造の
ＰＮ接合フォトダイオードによって構成することが可能
であり、光電変換部を縦形オーバーフロー構造のＰＮ接
合フォトダイオードで構成することによって、ブルーミ
ングやスミア等のにじみ現象を抑制することが可能にな
る。

【００９３】本発明による第１３の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子における光電変換
部を、縦形オーバーフロー構造の埋め込みフォトダイオ
ードによって構成したものである。

【００９４】即ち、増幅部とは別個独立のリセット用電
荷排出手段とリセット用制御手段とを設けた光電変換素
子においても、光電変換部を縦形オーバーフロー構造の
埋め込みフォトダイオードによって構成することが可能
であり、光電変換部を縦形オーバーフロー構造の埋め込
みフォトダイオードによって構成することによって、ブ
ルーミングやスミア等のにじみ現象のほか、暗電流や残
像、リセットノイズを抑制した理想的な特性を得ること
が可能になる。

【００９５】本発明による第１４の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子における増幅部
を、接合型電界効果トランジスタ（ＪＦＥＴ）によって
構成し、前記接合型電界効果トランジスタのチャネル形
成部を、半導体表面から半導体基板内部に向かって順
に、第１導電型ゲート領域、第２導電型チャネル領域、
第１導電型半導体基板によって形成したものである。

【００９６】即ち、光電変換素子の増幅部としては、接
合型電界効果トランジスタ（ＪＦＥＴ）によって構成し
てもよく、この接合型電界効果トランジスタ（ＪＦＥ
Ｔ）のチャネル形成部を半導体表面から半導体基板内部
に向かって順に、第１導電型ゲート領域、第２導電型チ
ャネル領域、第１導電型半導体基板としてもよい。従っ
て、電荷（信号電荷）を増幅時には、第１導電型ゲート
領域及び第２導電型チャネル領域を介して前記電荷（信
号電荷）が増幅される。

【００９７】本発明による第１５の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子における増幅部
を、接合型電界効果トランジスタ（ＪＦＥＴ）によって
構成し、前記接合型電界効果トランジスタ（ＪＦＥＴ）
のチャネル形成部は、半導体表面から半導体基板内部に
向かって順に、浅い第１導電型ゲート領域、浅い第２導
電型チャネル領域、第１導電型ゲート領域、第２導電型
ウェル領域、第１導電型半導体基板によって形成したも
のである。

【００９８】即ち、光電変換素子の増幅部としては、接
合型電界効果トランジスタ（ＪＦＥＴ）によって構成し
てもよく、この接合型電界効果トランジスタ（ＪＦＥ
Ｔ）のチャネル形成部を半導体表面から半導体基板内部
に向かって順に、浅い第１導電型ゲート領域、浅い第２
導電型チャネル領域、第１導電型ゲート領域、第２導電
型ウェル領域、第１導電型半導体基板によって形成され
ている。

【００９９】つまり、浅い第１導電型ゲート領域と浅い
第２導電型チャネル領域によってチャネル形成部分がシ
ャロー化（浅接合化）して、この接合型電界効果トラン
ジスタ全体を縮小化するとともに、第１導電型ゲート領
域と第１導電型半導体基板との間隙に第２導電型ウェル
領域を介在させることによって、前記第１導電型ゲート
領域と第１導電型半導体基板とが電気的に分離される。

【０１００】従って、シャロー化により相互コンダクタ
ンスが向上し、また縮小化した分だけ集積度や開口率が
向上するとともに、感度を高くすることが可能になる。
また、接合型電界効果トランジスタ（ＪＦＥＴ）のゲー
ト（制御領域）と半導体基板とを電気的に分離すること
により基板電圧の影響（基板バイアス効果）を抑えて、
電流増幅動作時の増幅率や、ソースフォロワ動作時の電
荷増幅率を向上することが可能になる。

【０１０１】本発明による第１６の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子における増幅部
を、接合型電界効果トランジスタ（ＪＦＥＴ）によって
構成し、前記接合型電界効果トランジスタ（ＪＦＥＴ）
のチャネル形成部は、半導体表面から半導体基板内部に
向かって順に、浅い第１導電型ゲート領域、浅い第２導
電型チャネル領域、第１導電型ゲート領域、第２導電型
ウェル領域、第１導電型半導体基板によって形成され、
前記浅い第１導電型ゲート領域と前記第１導電型ゲート
領域とは、チャネル形成部以外の部分で電気的に導通さ
れている。

【０１０２】即ち、光電変換素子の増幅部としては、接
合型電界効果トランジスタ（ＪＦＥＴ）によって構成し
てもよく、この接合型電界効果トランジスタ（ＪＦＥ
Ｔ）のチャネル形成部を半導体表面から半導体基板内部
に向かって順に、浅い第１導電型ゲート領域、浅い第２
導電型チャネル領域、第１導電型ゲート領域、第２導電
型ウェル領域、第１導電型半導体基板によって形成さ
れ、前記浅い第１導電型ゲート領域と前記第１導電型ゲ
ート領域とは、チャネル形成部以外の部分で電気的に導
通されている。

【０１０３】従って、シャロー化により相互コンダクタ
ンスが向上し、また縮小化した分だけ集積度や開口率が
向上するとともに、感度を高くすることが可能になる。
また、前記浅い第１導電型ゲート領域と第１導電型ゲー
ト領域とを導通し、接合型電界効果トランジスタ（ＪＦ
ＥＴ）のゲート（制御領域）と半導体基板とを電気的に
分離することにより基板電圧の影響（基板バイアス効
果）を大幅に抑えて、電流増幅動作時の増幅率や、ソー
スフォロワ動作時の電荷増幅率を向上することが可能と
なる。

【０１０４】本発明による第１７の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子における光電変換
部を縦形オーバーフロー構造の埋め込みフォトダイオー
ドとし、増幅部を、接合型電界効果トランジスタとし、
前記接合型電界効果トランジスタのチャネル形成部は、
半導体表面から半導体基板内部に向かって順に、浅い第
１導電型ゲート領域、浅い第２導電型チャネル領域、第
１導電型ゲート領域、第２導電型ウェル領域、及び第１
導電型半導体基板によって形成され、前記浅い第１導電
型ゲート領域と前記第１導電型ゲート領域とは、チャネ
ル形成部以外の部分で電気的に導通されており、前記第
１導電型ゲート領域の不純物濃度と前記埋め込みフォト
ダイオードの電荷蓄積部の不純物濃度とは異なることを
特徴とする。これによって、埋め込みフォトダイオード
と接合型電界効果トランジスタとを好適な条件で動作さ
せることが可能となる。

【０１０５】本発明による第１８の態様による光電変換
装置は、前記第１７の態様による光電変換装置におい
て、前記光電変換素子における第１導電型ゲート領域の
不純物濃度を６×１０¹⁵ｃｍ^-3〜３×１０¹⁶ｃｍ^-3の範
囲とし、埋め込みフォトダイオードの電荷蓄積部の不純
物濃度は５×１０¹⁵ｃｍ^-3〜３×１０¹⁶ｃｍ^-3の範囲と
する。これによって、埋め込みフォトダイオードと接合
型電界効果トランジスタとを最適な条件で動作させるこ
とが可能となる。

【０１０６】本発明による第１９の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子における増幅部
を、デプレッション型のＭＯＳ型電界効果トランジスタ
によって構成したものである。

【０１０７】従って、信号（電荷）破壊に基づく固定パ
ターンノイズの発生を抑制することが可能になる。ま
た、ＭＯＳ型電界効果トランジスタは制御領域のリセッ
ト動作時にリセットノイズや残像が発生しないため、電
子シャッター動作を可能とする光電変換素子を構成する
場合に好適である。

【０１０８】本発明による第２０の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、前記光電変換素子における増幅部
を、バイポーラトランジスタによって構成し、このバイ
ポーラトランジスタは、埋め込みコレクタ又は予め定め
られた導電型の高濃度基板を用いたコレクタを形成する
ことなく、光電変換素子の周りを囲うようにシリコン表
層部に形成された予め定められた導電型の高濃度領域を
コレクタとしている。

【０１０９】従って、バイポーラトランジスタと縦形オ
ーバーフロー構造のフォトダイオードの組合せが可能と
なり、ブルーミングやスミア等の偽信号を抑制すること
が可能になる。

【０１１０】本発明による第２１の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、少なくとも１つの方向、例えば水平
読出し方向に配列された各光電変換素子のリセット用電
荷排出手段同士が、互いに並列に配設されていることを
特徴とする。

【０１１１】つまり、水平読出し方向に配列された各光
電変換素子のリセット用電荷排出手段同士を互いに並列
に配設することによって、光電変換素子の単位画素内に
おいて、必ず増幅部とリセット部とが対応することとな
り、極めて短時間で増幅部の制御領域をリセット部の電
位に初期化することが可能になる。即ち、リセット動作
を高速にすることが可能となる。

【０１１２】本発明による第２２の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、垂直走査回路と、パルス駆動源とを
さらに備え、全ての光電変換素子における転送制御部の
転送用制御手段とリセット用電荷排出手段とが、それぞ
れ水平読出し方向に共通接続されてパルス駆動のための
前記垂直走査回路に接続され、全ての光電変換素子のリ
セット用制御手段が、共通に前記パルス駆動源に接続さ
れていることを特徴とする。

【０１１３】つまり、前記のように構成された光電変換
装置においては、先ず、垂直走査回路によってある特定
の水平ライン（選択行）のリセット用電荷排出手段にハ
イレベルの電圧が印加され、他の水平ライン（非選択
行）のリセット用電荷排出手段にはローレベルの電圧が
印加される。次いで、全てのリセット用制御手段にパル
ス駆動源より駆動パルスが印加される。

【０１１４】この結果、選択行の光電変換素子に備えら
れた増幅部の制御領域がハイレベルの電圧に、非選択行
の光電変換素子に備えられた増幅部の制御領域はローレ
ベルの電圧に初期化される。

【０１１５】このように、増幅部の制御領域の初期化動
作をリセット用電荷排出手段とリセット用制御手段とに
よって行うことにより、従来の光電変換装置のように、
増幅部の制御領域を順方向バイアス駆動して電荷（信号
電荷）を再結合するリセット動作を行う必要がない。

【０１１６】従って、増幅部に大電流が流れ、光電変換
素子を多数個並べて光電変換装置を構成した場合、過渡
的に増幅部のバイアス点（動作点）が大きく変動して増
幅率が変わり、各光電変換素子毎の出力にばらつきが生
じ、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、消
費電力が大きくなってしまうという問題点を解消するこ
とが可能になる。

【０１１７】なお、増幅部の制御領域が初期化された後
は、垂直走査回路から送出される駆動パルスが前記光電
変換素子に備えられた転送用制御手段に印加される。こ
の結果、前記光電変換素子に備えられた光電変換部で生
成・蓄積された電荷（信号電荷）が、前記光電変換部か
ら前記増幅部の制御領域へ転送され、該増幅部において
電荷（信号電荷）の増幅動作が行われる。

【０１１８】本発明による第２３の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、垂直走査回路と、パルス駆動源と、
電源とをさらに備え、全ての光電変換素子における転送
制御部の転送用制御手段と増幅部の制御領域を容量結合
によって制御する制御手段とが、それぞれ水平読出し方
向に共通接続されてパルス駆動のための前記垂直走査回
路に接続され、全ての光電変換素子におけるリセット用
制御手段とリセット用電荷排出手段とが、それぞれ共通
接続されて、前記リセット用制御手段が前記パルス駆動
源に、前記リセット用電荷排出手段が前記電源に接続さ
れていることを特徴とする。

【０１１９】つまり、この第２３の態様の特徴を従来の
最も一般的な光電変換装置の構成に適用した場合には、
前記の構成となる。即ち、前記第２３の態様の特徴は、
増幅部を動作させることなく、増幅部の制御領域を初期
化するために、前記増幅部に対して独立別個のリセット
用電荷排出手段とリセット用制御手段を設け、さらに、
リセット動作の高速化を図るため、水平読出し方向に配
列された各光電変換素子の前記リセット用電荷排出手段
同士を互いに並列に配設している点である。従って、前
記のような構成にすることによって、従来の光電変換装
置の構成をほとんど変えることなく、光電変換装置を製
造することが可能となる。従って、容易に製造すること
が可能となる。

【０１２０】また、前記のように構成された光電変換装
置においては、リセット用電荷排出手段は、電源から固
定的に電圧が供給されるようになっており、供給された
電圧を増幅部の制御領域へ供給する。また、リセット用
制御手段は、パルス駆動源から送出される駆動パルスに
応じて動作（オン，オフ）する。ここで、前記リセット
用制御手段の動作（オン，オフ）は、リセット用電荷排
出手段から増幅部の制御領域へ供給される電圧を制御す
る。

【０１２１】即ち、リセット用制御手段の動作（オン，
オフ）に応じて、リセット用電荷排出手段から増幅部の
制御領域に電圧が供給されるのである。そして、増幅部
の制御領域に供給された電圧によって、増幅部の制御領
域がリセット用電荷排出手段の電位と同電位にされ、増
幅部の制御領域が初期化される。

【０１２２】従って、増幅部の初期化動作時に、増幅部
が動作（オン）しないため、増幅部に大電流が流れ、こ
れにより過渡的に増幅部のバイアス点（動作点）が大き
く変動して増幅率が変わり、各光電変換素子毎の出力に
ばらつきが生じ、装置の性能（例えば、Ｓ／Ｎ比）が低
下したり、光電変換素子を多数個配列しているため消費
電力が大きくなってしまうという問題点を解消すること
が可能になる。

【０１２３】なお、前記第２３の態様の構成は、容量結
合による制御手段を用いて、行の選択、非選択動作を可
能とするものである。

【０１２４】本発明による第２４の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、垂直走査回路と、パルス駆動源と、
電源とをさらに備え、全ての光電変換素子における増幅
部の制御領域を容量結合によって制御するための制御手
段とリセット用制御手段とが、それぞれ水平読出し方向
に共通接続されてパルス駆動のための前記垂直走査回路
に接続され、全ての光電変換素子における転送部の転送
用制御手段とリセット用電荷排出手段とがそれぞれ共通
接続されて、前記転送用制御手段が前記パルス駆動源
に、前記リセット用電荷排出手段が前記電源に接続され
ていることを特徴とする。

【０１２５】つまり、パルス駆動源から送出される駆動
パルスが前記転送部の転送用制御手段に印加されると、
光電変換部において生成・蓄積された電荷（信号電荷）
が増幅部の制御領域へ全画素同時に転送される。そし
て、垂直走査回路から送出される駆動パルスが前記増幅
部の制御領域を容量結合によって制御するための制御手
段に印加されると、前記増幅部は増幅動作を行い、該増
幅部から増幅された信号出力を生じる。

【０１２６】また、リセット用制御手段は、垂直走査回
路から送出される駆動パルスに応じて動作（オン，オ
フ）し、この動作に応じてリセット用電荷排出手段に接
続された電源からの電圧が前記増幅部の制御領域へ供給
され、リセット用電荷排出手段の電位と同電位にされ
て、増幅部の制御領域が初期化される。

【０１２７】従って、増幅部が動作（オン）することな
く、増幅部の制御領域をリセットすることが可能とな
り、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、光
電変換素子を多数個配列しているため消費電力が大きく
なるということを抑制することが可能になる。

【０１２８】なお、前記２４の態様の構成は、画面内同
時性の成り立つ電子シャッター動作を可能とするもので
ある。

【０１２９】本発明による第２５の態様による光電変換
装置は、前記第４乃至第７のいずれかの態様による光電
変換装置において、各光電変換素子を水平読出し方向に
共通駆動する垂直走査回路と、垂直走査に応じて前記増
幅部の制御領域が初期化された直後の１水平ライン分の
信号出力を記憶する第１の記憶手段と、垂直走査に応じ
て前記増幅部の制御領域へ前記電荷を転送した直後の１
水平ライン分の信号出力を記憶する第２の記憶手段とを
さらに備えたものである。

【０１３０】つまり、前記増幅部の制御領域が初期化さ
れた直後の信号出力には、ノイズ成分が混入しており、
又、前記光電変換部によって生成・蓄積された電荷（信
号電荷）を増幅部の制御領域へ転送した直後の信号出力
には、電荷成分とノイズ成分とが混入している。従っ
て、前記増幅部の制御領域が初期化された直後の信号出
力と前記光電変換部によって生成・蓄積された電荷（信
号電荷）を増幅部の制御領域へ転送した直後の信号出力
とを分けて、それぞれの信号出力の差を取ることによ
り、電荷成分のみに応じた信号出力を得ることが可能に
なる。

【０１３１】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。なお、前述した図１５乃至図
１９及び本発明の実施形態を示す各図中、同一符号は同
一又は相当部分を示し、重複する説明は省略する。

【０１３２】［実施形態１］図１は本発明の実施形態１
による光電変換装置を示す概略構成図であり、図１
（ａ）はその概略平面図、図１（ｂ）は図１（ａ）のＹ
１−Ｙ２線に沿った断面図である。また、図２は、本発
明の実施形態１による光電変換装置における二次元マト
リクス状に配置された個々の光電変換素子（単位画素）
を示す概略平面図である。

【０１３３】本発明の実施形態１による光電変換装置が
図１５乃至図１９に示す光電変換装置と異なる所は、以
下の点のみである。

【０１３４】すなわち、実施形態１では、図１及び図２
に示すように、ＪＦＥＴ２のドレイン領域１７を列方向
に共通接続するドレインシャント配線１００が、複数列
に１本の割合（２列に１本の割合でもよいが、３列以上
に１本の割合にすると２列に１本の割合の場合に比べて
製造歩留りがかなり高くなり、例えば、１０列以上に１
本の割合にすると製造歩留りが極めて高くなり、例えば
２０列以上に１本の割合にしてもよい。）で形成され、
ドレインシャント配線１００が形成されていない列に
は、ドレイン領域１７と接続がなく（すなわち、ドレイ
ンコンタクトがなく）電気的に浮いた遮光性を有するア
ルミニウム膜等のダミー配線２００が列方向に連続的に
形成されている。なお、本実施形態では、ダミー配線２
００は、ドレインコンタクトがない点が異なるのみで、
パターン形状等についてはドレインシャント配線２００
と同一となっている。

【０１３５】実施形態１による光電変換装置が図１５乃
至図１９に示す光電変換装置と異なる所が以上の点のみ
であるので、図１（ａ）のＸ１−Ｘ２線に沿った断面図
は図１６（ａ）において左側及び右側の符号「１００」
を符号「２００」に置き換えたものとなる。また、図１
のＹ５−Ｙ６線に沿った断面図は図１６（ｂ）と同一と
なり、図１のＹ３−Ｙ４線に沿った断面図は図１６
（ｃ）と同一となる。さらに、図２中のＸ１−Ｘ２線に
沿った断面図は図１７（ｂ）において左側の符号「１０
０」を符号「２００」に置き換えたものとなる。図２中
のＹ１−Ｙ２線に沿った断面図は図１７（ｃ）と同一と
なる。

【０１３６】この実施形態１では、ドレインシャント配
線１００が複数列に１本の割合で形成され、残りの列に
はドレインシャント配線１００に代えてダミー配線２０
０が形成されている。ダミー配線２００は、電気的に浮
いており（すなわち、電気的にフローティングの状態に
あり）、ＪＦＥＴ２のドレイン領域１７とも電源３１ｃ
とも接続されていない。したがって、製造過程における
パーティクル等の影響により、ダミー配線２００とソー
ス配線１６ａとの間やダミー配線２００と中継配線１０
２との間が電気的に接続されても、配線間ショートの問
題が発生しない。このため、実施形態１によれば、ドレ
インシャント配線１００を減らしてダミー配線２００に
置き換えたことにより製造歩留りが向上する。また、ダ
ミー配線２００はパターン形状的にはドレインシャント
配線１００と同一であるので、ダミー配線２００を形成
した列の画素とドレインシャント配線１００を形成した
列の画素とで、開口率が変化しない。したがって、実施
形態１によれば、感度むらを防止することができる。

【０１３７】［実施形態２］図３は本発明の実施形態２
による光電変換装置を示す概略構成図であり、図３
（ａ）はその概略平面図、図３（ｂ）は図３（ａ）のＹ
１−Ｙ２線に沿った断面図である。

【０１３８】実施形態２による光電変換装置が実施形態
１による光電変換装置と異なる所は、実施形態１では、
ダミー配線２００が列方向に連続的に形成されていたの
に対し、実施形態２では、図３に示すように、ダミー配
線２００が、行方向に延びる遮光膜を兼用する行選択線
としてのアルミニウム膜２０と交差する領域のほぼ全体
において欠落するように、列方向に断続的に形成されて
いる点のみである。なお、実施形態２では、ダミー配線
２００のパターン形状は、ドレインシャント配線１００
における同一列方向位置の部分のパターン形状と同一と
されている。また、ダミー配線２００の列方向の端部は
アルミニウム膜２０と若干オーバーラップしている。

【０１３９】なお、図３（ａ）のＸ１−Ｘ２線に沿った
断面図は図１６（ａ）において左側及び右側のドレイン
シャント配線１００を除去したものとなる。また、図３
のＹ５−Ｙ６線に沿った断面図は図１６（ｂ）と同一と
なり、図１のＹ３−Ｙ４線に沿った断面図は図１６
（ｃ）と同一となる。

【０１４０】この実施形態２では、ダミー配線２００が
列方向に画素ピッチで切断されることになり、ダミー配
線２００の配線長が大幅に減少する。また、最も配線が
混み合う遮光膜２０との交差領域においてダミー配線２
００が欠落しているため、この領域の配線間隔が広くな
る。したがって、ダミー配線２００とソース配線１６ａ
との間やダミー配線２００と中継配線１０２との間など
が接続される頻度自体が減少すると同時に、ソース配線
１６ａと中継配線１０２とが１つのダミー配線２００を
経由して配線間ショートを引き起こす確率が激減し、大
幅に歩留りが向上する。また、ダミー配線２００は、細
かいピッチで切断されているため、ダミー配線２００の
寄生容量が小さく、たとえソース配線１６ａや中継配線
１０２と接続された場合においても、動作速度等に与え
る影響はほとんどない。なお、ダミー配線２００は、遮
光膜２０と交差する領域、すなわち、光感度に関与しな
い領域において欠落しているので、開口率は変化せず、
感度むらは生じない。

【０１４１】［実施形態３］図４は本発明の実施形態３
による光電変換装置における二次元マトリクス状に配置
された個々の光電変換素子（単位画素）を示す概略構成
図であり、図４（ａ）はその概略平面図、図４（ｂ）は
図４（ａ）のＸ１−Ｘ２線に沿った断面図、図４（ｃ）
は図４（ａ）のＹ１−Ｙ２線に沿った断面図である。

【０１４２】実施形態３による光電変換装置が図１５乃
至図１９に示す光電変換装置と異なる所は、以下の点の
みである。

【０１４３】この実施形態３と図１５乃至図１９に示す
光電変換装置との１つの相違は、光電変換素子のフォト
ダイオード１とＪＦＥＴ２の構造が異なっている点であ
る。

【０１４４】即ち、実施形態３における光電変換素子の
フォトダイオード１は、第１に、シリコン層表面からＰ
型シリコン基板１０に向かって、ＮＰＮＰ型の縦型オー
バーフロー構造の埋め込みフォトダイオード（ＮＰＮに
よって埋め込みフォトダイオードが構成され、ＰＮＰに
よってオーバーフロー構造が構成される）を形成してい
る点が、図１５乃至図１９に示す光電変換装置における
光電変換素子のフォトダイオード１と異なっている。

【０１４５】従って、溢れ出るキャリアを吸収するオー
バーフロー構造によって、ブルーミング、スミア等のに
じみの現象を抑制することができるとともに、埋め込み
フォトダイオードによってＰＮ接合部に生じる空乏層が
表面に達しないため、暗電流が抑制される。また、電荷
が転送された後にフォトダイオードに電荷が残らない
（完全空乏化になる）ため、残像、リセットノイズを抑
えた理想的な特性を得ることができる。

【０１４６】さらに、図１５乃至図１９に示す光電変換
装置においてフォトダイオード１の周囲のみに形成され
ていたＮウェル（Ｎ−Ｗｅｌｌ）領域１４を、Ｐ型シリ
コン基板１０上の全面に渡って形成している点も異なっ
ている。一般的に、縦型オーバーフロー構造のフォトダ
イオードは、内部量子効率を高く保つため、ＰＮ接合を
シリコン層表面からＰ型シリコン基板１０側に向かって
できるだけ深く形成することが望ましい。

【０１４７】従って、Ｎウェル領域１４はＰ型シリコン
基板１０側に向かってさらに深く形成することになる
が、この時、Ｎウェル領域１４は横方向（Ｐ型シリコン
基板１０に向かう方向と直交する方向）にも拡散（サイ
ド拡散）するため、このサイド拡散を考慮した設計が必
要となる。この実施形態２では、Ｐ型シリコン基板１０
上の全面に渡ってＮウェル領域１４を形成し、このＮウ
ェル領域１４中にＪＦＥＴ２を形成する構造としたこと
により、Ｎウェル領域１４のサイド拡散の影響を防止
し、集積度や開口率を向上することができる。

【０１４８】この実施形態３における光電変換素子のＪ
ＦＥＴ２は、先ず第１に、全体的（特にチャネル部分）
にシャロー化（浅接合化）した点が図１５乃至図１９に
示す光電変換装置におけるＪＦＥＴ２の構成と異なって
いる。増幅動作のみを行うＪＦＥＴ２をシャロー化する
ことは、シャロー化した分だけＪＦＥＴ２全体の大きさ
（サイズ）が小さくなり、光電変換素子全体の集積度や
フォトダイオード１の開口率を向上することができる。

【０１４９】加えて、増幅部としての特性、つまり相互
コンダクタンス（ｇm）の向上や、飽和特性の改善（飽
和領域のドレイン電圧依存性の低減）を図ることもでき
る。相互コンダクタンス（ｇｍ）の向上は、例えばＪＦ
ＥＴ２を電流増幅に使用する場合に重要であることは勿
論、ソースフォロワ動作させた場合（つまり、容量負荷
で電荷増幅させた場合）でも時定数の低減（スピードア
ップ）あるいは感度の向上を図ることができる。

【０１５０】実施形態３における光電変換素子のＪＦＥ
Ｔ２は、第２に、チャネル（Ｎチャネル）の上下にＰ型
ゲート領域１３（図４（ｂ）参照、浅い第１導電型ゲー
ト領域１３ａ及び第１導電型ゲート領域１３ｂ）を形成
し、チャネルの形成されていない部分でこれらの浅い第
１導電型ゲート領域１３ａ及び第１導電型ゲート領域１
３ｂを電気的に導通させている。さらに、このＰ型ゲー
ト領域１３とＰ型シリコン基板１０をＮウェル領域１４
によって電気的に分離した点が実施形態１によるＪＦＥ
Ｔ２と異なっている。この結果、光電変換素子自身の特
性に与える基板電圧の影響（基板バイアス効果）を大幅
に低減することができる。

【０１５１】さらに、先に述べたドレイン電圧依存性の
低減と基板バイアス効果の低減は、例えば光電変換装置
を構成して、ＪＦＥＴ２をソースフォロワ動作させた場
合、光電変換装置に配設された各画素の感度の向上及び
感度のばらつき（例えば、固定パターンノイズ）を抑制
することに大きな効果を奏する。

【０１５２】このように、実施形態３による光電変換素
子のＪＦＥＴ２は、図１５乃至図１９に示す光電変換装
置における光電変換素子に比べて集積度や開口率が向上
するとともに、感度が高く、感度のばらつきを抑制する
ことができる。

【０１５３】また、実施形態３では、図１５乃至図１９
に示す光電変換装置と異なり、実施形態１と同様に、Ｊ
ＦＥＴ２のドレイン領域１７を列方向に共通接続するド
レインシャント配線１００が複数列に１本の割合で形成
され、ドレインシャント配線１００が形成されていない
列には、ドレイン領域１７と接続がなく（すなわち、ド
レインコンタクトがなく）電気的に浮いた遮光性を有す
るアルミニウム膜等のダミー配線２００が列方向に連続
的に形成されている。したがって、実施形態３によって
も、実施形態１と同様に、製造歩留りが向上するととも
に感度むらが発生しない。なお、ダミー配線２００は、
実施形態２と同様に、列方向に断続的に形成してもよ
い。

【０１５４】［実施形態４］図５は本発明の実施形態４
による光電変換装置における二次元マトリクス状に配置
された個々の光電変換素子（単位画素）を示す概略構成
図であり、図５（ａ）はその概略平面図、図５（ｂ）は
図５（ａ）のＸ１−Ｘ２線に沿った断面図、図５（ｃ）
は図５（ａ）のＹ１−Ｙ２線に沿った断面図である。

【０１５５】本発明の実施形態４による光電変換装置が
図１５乃至図１９に示す光電変換装置と異なる所は、以
下の点のみである。

【０１５６】すなわち、この実施形態４における光電変
換素子は、フォトダイオード１、ＪＦＥＴ２、リセット
ドレイン４の各周囲領域（転送ゲート３、リセットゲー
ト５が形成される領域を含む）に、予め定められた導電
型（この実施形態４ではＮ型）の素子分離領域２１を形
成した点が図１５乃至図１９に示す光電変換装置におけ
る光電変換素子と異なっている。

【０１５７】通常、フォトダイオード１、ＪＦＥＴ２、
リセットドレイン４の各Ｐ型領域は、それぞれＮウェル
領域１４中に形成されているため、このＮウェル領域１
４によってそれぞれ電気的に分離されている。一般的
に、Ｎウェル領域１４による分離は、集積度や開口率の
向上の観点から分離幅をできるだけ小さくすることが望
ましい。

【０１５８】ところが、フォトダイオード１、ＪＦＥＴ
２、リセットドレイン４の各Ｐ型領域は、光電変換素子
の性能上あまり浅く（シリコン表面から基板側に向かっ
て浅く）形成することができない。特に、フォトダイオ
ード１については、量子効率の観点から、逆にシリコン
表面から基板側に向かって深く形成することが望まし
い。従って、横方向（基板に向かう方向と直交する方
向）への広がり（サイド拡散）も大きくなり、分離幅の
縮小が行いにくいのが実情である。

【０１５９】そこで、この実施形態４においては、Ｎ型
の素子分離領域２１を形成することによって、前記各Ｐ
型領域のサイド拡散を抑え、分離幅の縮小化を図り、光
電変換素子全体の集積度やフォトダイオード１の開口率
を向上させるとともに、転送ゲート３及びリセットゲー
ト５のしきい値電圧制御を容易にすることができる。

【０１６０】また、実施形態４では、図１５乃至図１９
に示す光電変換装置と異なり、実施形態１と同様に、Ｊ
ＦＥＴ２のドレイン領域１７を列方向に共通接続するド
レインシャント配線１００が複数列に１本の割合で形成
され、ドレインシャント配線１００が形成されていない
列には、ドレイン領域１７と接続がなく（すなわち、ド
レインコンタクトがなく）電気的に浮いた遮光性を有す
るアルミニウム膜等のダミー配線２００が列方向に連続
的に形成されている。したがって、実施形態４によって
も、実施形態１と同様に、製造歩留りが向上するととも
に感度むらが発生しない。なお、ダミー配線２００は、
実施形態２と同様に、列方向に断続的に形成してもよ
い。

【０１６１】［実施形態５］図６は、本発明の実施形態
５による光電変換装置における二次元マトリクス状に配
置された個々の光電変換素子（単位画素）を示す要部概
略断面図である。図６は、図４（ｃ）又は図５（ｃ）の
一部分を示しているものであり、従って実施形態５は実
施形態３又は４の図でも説明可能である。

【０１６２】この実施形態５におけるフォトダイオード
は、図６に示すように、縦型オーバーフロー構造の埋め
込みフォトダイオード（ＢＰＤ）１である。従って、こ
こで用いられるＰ型拡散層１２は、次の条件を満たす必
要がある。なお、シリコン層表面には、ＳｉＯ₂膜１１
ａが形成されている。

【０１６３】（１）過剰な光生成電荷が基板にオーバー
フローすること。

【０１６４】（２）信号読み出し時に光生成電荷がＪＦ
ＥＴ２に完全転送され、ＢＰＤ１のＰ型拡散が完全空乏
化すること。

【０１６５】一方、ＪＦＥＴ２に用いられているＰ型拡
散は、次の条件を満たす必要がある。

【０１６６】（１）ＢＰＤ１から転送されてきた電荷が
基板にオーバーフローしないこと。

【０１６７】（２）ＪＦＥＴ２のソースＮ⁺拡散とＮウ
ェル領域１４がパンチスルーしないこと（３）ＪＦＥＴ
２として動作させるバイアス条件で空乏化しないこと。

【０１６８】これらの条件を同時に満たすためには、Ｂ
ＰＤ１とＪＦＥＴ２とにおけるＰ型拡散領域の濃度を別
々に異なる値となるように設定した方が最適化し易い。

【０１６９】従って、本実施形態における光電変換素子
では、ＢＰＤ１のＰ型拡散領域である電荷蓄積部１２の
不純物濃度を５×１０¹⁵ｃｍ^-3〜３×１０¹⁶ｃｍ^-3の範
囲とし、かつ、ＪＦＥＴ２のＰ型拡散領域である第１導
電型ゲート領域１３ｂの不純物濃度を６×１０¹⁵ｃｍ^-3
〜３×１０¹⁶ｃｍ^-3の範囲とするとともに、これらの不
純物濃度を異なる値に設定する。ここで、これらの不純
物濃度は、ボロンやリン等のイオン注入における注入条
件例えば注入量や拡散時間を変更することにより調整す
ることができる。

【０１７０】他の点については、実施形態５は実施形態
３又は４と同様である。

【０１７１】［実施形態６］図７は、本発明の実施形態
６による光電変換装置における二次元マトリクス状に配
置された個々の光電変換素子（単位画素）を示す概略構
成図であり、図７（ａ）はその概略平面図、図７（ｂ）
は図７（ａ）のＸ１−Ｘ２線に沿った断面図、図７
（ｃ）は図７（ａ）のＹ１−Ｙ２線に沿った断面図であ
る。図８は、実施形態６による光電変換装置の概略構成
を示す模式回路図である。図９は、図８に示す模式回路
図の動作を説明するためのパルスタイミングチャートで
ある。

【０１７２】本発明の実施形態６による光電変換装置が
図１５乃至図１９に示す光電変換装置と異なる所は、以
下の点のみである。

【０１７３】すなわち、図７に示す光電変換装置の光電
変換素子と図１７において示した光電変換素子との最も
異なる点は、ＪＦＥＴ２（増幅部）に容量結合によって
ＪＦＥＴ２の制御領域を制御するためのゲート電極５０
が形成されている点であり、他の構成については図１に
おいて示した光電変換素子と同一である。なお、図７に
示すように、ゲート配線５１が形成されている。

【０１７４】通常、ＪＦＥＴ２には、制御領域を容量結
合によって制御するためのゲート電極５０が形成されて
いる。しかしながら、図１７において示した光電変換素
子では、ゲート電極５０が形成されていない。このこと
による相違点は、後述する。

【０１７５】なお、図７に示す光電変換素子は、ゲート
電極５０が形成されている点を除けば図１７において示
した光電変換素子と同一である。従って、図７に示す光
電変換素子のフォトダイオード１やＪＦＥＴ２の構造を
図４において示した光電変換素子のフォトダイオード１
やＪＦＥＴ２の構造と同一にすると、ゲート電極５０が
形成されている点を除き、図４において示した光電変換
素子と同一になり、又図７に示す光電変換素子のフォト
ダイオード１、ＪＦＥＴ２、リセットドレイン４の各相
互領域間に、予め定められた導電型の素子分離領域２１
を形成すると、ゲート電極５０が形成されている点を除
き、図５おいて示した光電変換素子と同一になる。この
ため、同一部分についての説明は省略する。

【０１７６】そして、実施形態６による光電変換装置で
は、図７において示した光電変換素子を二次元マトリク
ス状に配置しており、その概略構成を示す模式回路図で
ある図８を図１８と比較すると、図８に示す光電変換装
置では、画素（光電変換素子）３１を構成するＪＦＥＴ
２のゲート電極５０が、各行毎に共通に垂直走査回路３
４に接続されている。そして、このゲート電極５０がパ
ルス駆動される。

【０１７７】つまり、図１８において説明した光電変換
装置では、ＪＦＥＴ２にゲート電極５０が形成されてい
なかったため、リセットドレイン４が前記ゲート電極５
０の代わりにパルス駆動されていた。しかし、図１８に
おいて説明した光電変換装置では、ＪＦＥＴ２にゲート
電極５０が形成されていないため、ゲート電極５０への
配線が不要となる。従って、ゲート電極５０を形成しな
い分だけ、ＪＦＥＴ２の制御領域の容量を小さくするこ
とができ、感度を高くすることができるという利点を有
している。

【０１７８】一方、図８に示す光電変換装置では、ＪＦ
ＥＴ２にゲート電極５０が形成されているため、リセッ
トドレイン４をパルス駆動する必要がないという利点を
有している。

【０１７９】図８に示す光電変換装置において、各画素
３１は、入射光に応じた電荷を生成して蓄積するフォト
ダイオード１、制御領域を容量結合によって制御するた
めのゲート電極５０、制御領域に受け取った電荷に応じ
た信号出力を生じるＪＦＥＴ２、及びフォトダイオード
１で生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転
送するための転送ゲート３を備えた転送制御素子（Ｐチ
ャネル型ＭＯＳＦＥＴ）３１ａと、ＪＦＥＴ２の制御領
域へ転送された電荷を排出するためのリセットドレイン
４、及びこのリセットドレイン４を制御するためのリセ
ットゲート５を備えたリセット素子（Ｐチャネル型ＭＯ
ＳＦＥＴ）３１ｂとから構成されている。

【０１８０】各ＪＦＥＴ２のソースは、マトリクス配置
の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃに
共通に接続されている。また、各ＪＦＥＴ２のドレイン
及びフォトダイオード１のカソード側には、図示しない
配線又は拡散層によって全画素共通にドレイン電源３１
ｃが接続されている。さらに、各フォトダイオード１の
アノード側及びＪＦＥＴ２の制御領域は、それぞれ転送
制御素子３１ａのソース又はドレインに接続されてい
る。

【０１８１】転送制御素子３１ａの転送ゲート（転送ゲ
ート電極）３は、マトリクス配置の各行毎に垂直走査回
路３４によって走査されるクロックライン３３ａ，３３
ｂ，３３ｃに共通接続され、前記垂直走査回路３４から
送出される駆動パルスφT_G1〜φT_G3が印加されると、転
送制御素子３１ａが各行毎に順次動作するようになって
いる。

【０１８２】ＪＦＥＴ２に備えられたゲート電極５０
は、マトリクス配置の各行毎に垂直走査回路３４によっ
て走査されるクロックライン３５ａ，３５ｂ，３５ｃに
共通接続され、前記垂直走査回路３４から送出される駆
動パルスφ_G1~φ_G3が印加されると、ＪＦＥＴ２が各行
毎に順次動作するようになっている。

【０１８３】リセット素子３１ｂは、各画素３１毎に設
けられており、リセットドレイン４は各行毎に互いに並
列に配設され、行ライン３６を介して電源電圧Ｖ_RDに全
画素共通接続されており、また、リセットゲート（リセ
ットゲート電極）５も行ライン３７ａを介して駆動パル
ス発生回路３７に全画素共通接続されている。また、リ
セット素子３１ｂのソースは、転送制御素子３１ａのド
レインと共有になっている。そして、リセットゲート５
に前記駆動パルス発生回路３７から送出される駆動パル
スφ_RGが印加されると、このリセット素子３１ｂが動作
して、ＪＦＥＴ２の制御領域が初期化されるようになっ
ている。

【０１８４】前記垂直ソースライン３２ａ，３２ｂ，３
２ｃは、一方において、各列毎に光信号出力転送用ＭＯ
ＳトランジスタＴ_S1，Ｔ_S2，Ｔ_S3及び暗出力転送用ＭＯ
ＳトランジスタＴ_D1，Ｔ_D2，Ｔ_D3を介して光信号出力蓄
積用コンデンサ（第２の記憶素子）Ｃ_S1，Ｃ_S2，Ｃ_S3及
び暗出力蓄積用コンデンサ（第１の記憶素子）Ｃ_D1，Ｃ
_D2，Ｃ_D3の一方の電極に接続されるとともに、水平読出
し選択用ＭＯＳトランジスタＴ_HS1，Ｔ_HS2，Ｔ_HS3，Ｔ
_HD1，Ｔ_HD2，Ｔ_HD3を各々経て信号出力線３８及び暗出
力線３９に接続されている。なお、一般的に、これら信
号出力線３８及び暗出力線３９には寄生容量Ｃ_HS，Ｃ_HD
が存在する。また、これら信号出力線３８及び暗出力線
３９は、バッファアンプ３８ａ，３９ａが接続されてい
る。

【０１８５】また、前記信号出力線３８及び暗出力線３
９は、送出される映像信号をリセットするための水平読
出しリセット用ＭＯＳトランジスタＴ_RHS，Ｔ_RHDのドレ
インが接続されており、またこの水平読出しリセット用
ＭＯＳトランジスタＴ_RHS，Ｔ_RHDのソースは、前記光信
号出力蓄積用コンデンサＣ_S1，Ｃ_S2，Ｃ_S3及び暗出力蓄
積用コンデンサＣ_D1，Ｃ_D2，Ｃ_D3の他方の電極と接続し
つつ、接地（ＧＮＤ）されている。そして、この水平読
出しリセット用ＭＯＳトランジスタＴ_RHS，Ｔ_RHDのゲー
ト電極に、駆動パルス発生回路４３から送出される駆動
パルスφ_RHが印加されると、水平読出しリセット用ＭＯ
ＳトランジスタＴ_RHS，Ｔ_RHDが動作するようになってい
る。

【０１８６】前記水平読出し選択用ＭＯＳトランジスタ
Ｔ_HS1，Ｔ_HS2，Ｔ_HS3，Ｔ_HD1，Ｔ_HD2，Ｔ_HD3の各々のゲ
ート電極には、水平走査回路４０に接続された水平選択
信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続
され、この水平走査回路４０から送出される駆動パルス
φ_H1〜φ_H3によって水平読出しが制御されるようになっ
ている。

【０１８７】前記光信号出力転送用ＭＯＳトランジスタ
Ｔ_S1，Ｔ_S2，Ｔ_S3の各ゲート電極は、光信号用クロック
ライン４１ａを介して、また前記暗出力転送用ＭＯＳト
ランジスタＴ_D1，Ｔ_D2，Ｔ_D3の各ゲート電極は暗出力用
クロックライン４２ａを介して、それぞれ駆動パルス発
生回路４１及び４２に接続され、駆動パルス発生回路４
１１及び４２から送出されるそれぞれの駆動パルスφ_TS
あるいはφ_TDが印加されると、これら光信号出力転送用
ＭＯＳトランジスタＴ_S1，Ｔ_S2，Ｔ_S3及び暗出力転送用
ＭＯＳトランジスタＴ_D1，Ｔ_D2，Ｔ_D3が各々予め定めら
れた順序で交互に動作するようになっている。

【０１８８】前記垂直ソースライン３２ａ，３２ｂ，３
２ｃは、他方において、各列毎にリセット用トランジス
タＴ_RV1，Ｔ_RV2，Ｔ_RV3のドレインと、ソースフォロワ
読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続され
ており、各リセット用トランジスタＴ_RV1，Ｔ_RV2，Ｔ
_RV3のソースには電源電圧Ｖ_RVが供給され、ソースフォ
ロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃには電
源電圧Ｖ_CSが供給されている。

【０１８９】なお、リセット用トランジスタＴ_RV1，Ｔ
_RV2，Ｔ_RV3のゲート電極には、リセットパルスφ_RVが供
給され、このリセットパルスφ_RVがハイレベルになる
と、リセット用トランジスタＴ_RV1，Ｔ_RV2，Ｔ_RV3が導
通して垂直ソースライン３２ａ，３２ｂ，３２ｃを接地
状態（Ｖ_RV＝ＧＮＤの時）にすることができるようにな
っている。

【０１９０】また、ソースフォロワ読み出し用定電流源
４４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定
数を制御すると同時に、各画素３１ごとのバイアス点の
変動等による時定数ばらつきを抑えて、ゲインを揃え、
ＦＰＮを抑えるようになっている。

【０１９１】次に、図９に示すパルスタイミングチャー
トを参照しながら、図８に示した本発明の実施形態６に
よる光電変換装置の動作について説明する。なお、図９
において、ｔ₁₁〜ｔ₁₅までの期間は、第１行目の画素３
１の読み出し動作を示しており、以下ｔ₂₁〜ｔ₂₅および
ｔ₃₁〜ｔ₃₅の期間は、それぞれ第２行目、第３行目に対
応している。またｔ₁₁〜ｔ₁₄はそれぞれ、ｔ₁₁がＪＦＥ
Ｔ２の初期化動作、ｔ₁₂は初期化後の第１行目のＪＦＥ
Ｔ２のソースフォロワ動作、ｔ₁₃は第１行目のフォトダ
イオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ
₁₄は転送後のＪＦＥＴ２のソースフォロワ動作に対応し
た期間で、この４つの動作は水平ブランキング期間内に
行われる。ｔ₁₅は映像信号出力期間である。

【０１９２】先ず、図９に示すように、期間ｔ₁₁におい
て、駆動パルスφ_RG及びφ_TDをハイレベルにして、各画
素３１のリセットゲート５を導通状態（オン）から非導
通状態（オフ）にするとともに、暗出力転送用ＭＯＳト
ランジスタＴ_D1，Ｔ_D2，Ｔ_D3を導通状態（オン）にす
る。

【０１９３】この結果、全てのＪＦＥＴ２の制御領域
は、リセットドレイン４と行ライン３６を介して接続さ
れた電源電圧Ｖ_RDの電位にされ、初期化（電荷が排出）
されて、フローティング状態になる。なお、図９におい
て、リセットゲート５への駆動パルスφ_RGがハイレベル
で非導通状態（オフ）となっているのは、リセット素子
３１ｂがＰチャネル型であるため、他の駆動パルスと極
性が反対になるためのである。

【０１９４】次いで、期間ｔ₁₂の最初で、駆動パルスφ
_G1をハイレベルにして、第１行目のＪＦＥＴ２のゲート
電極の電位を上昇させ、第１行目のＪＦＥＴ２が選択
（オン）され、第２行目以後のＪＦＥＴ２は非選択（オ
フ）とされる。即ち、リセットゲート５が非導通状態
（オフ）となっているときに、ＪＦＥＴ２のゲート電極
へ駆動パルス（φ_G1，φ_G2，φ_G3）が送出された行によ
って、ＪＦＥＴ２の選択（オン）・非選択（オフ）がな
される。

【０１９５】同時に（期間ｔ₁₂の最初）、駆動パルスφ
_RVをローレベルにして、リセット用トランジスタＴ_RV1
〜Ｔ_RV3を遮断状態（オフ）にして、この期間ｔ₁₂中に
おいて、第１行目の各ＪＦＥＴ２がソースフォロワ動作
を行う。なお、このｔ₁₂の期間中において、駆動パルス
φ_TDはハイレベルで暗出力転送用ＭＯＳトランジスタＴ
_D1，Ｔ_D2，Ｔ_D3が導通状態（オン）となっており、ＪＦ
ＥＴ２の制御領域の初期化直後の電位に対応した出力
（暗時出力）電圧が暗出力蓄積用コンデンサＣ_D1，
Ｃ_D2，Ｃ_D3に蓄積される。

【０１９６】期間ｔ₁₃においては、駆動パルスφ_TG1を
ローレベルにして転送ゲート３を非導通状態（オフ）か
ら導通状態（オン）にするとともに、駆動パルスφ_TSを
ハイレベルに、駆動パルスφ_TDをローレベルにして、光
信号出力転送用ＭＯＳトランジスタＴ_S1，Ｔ_S2，Ｔ_S3を
導通状態（オン）とし、暗出力転送用ＭＯＳトランジス
タＴ_D1，Ｔ_D2，Ｔ_D3を非導通状態（オフ）にする。

【０１９７】この結果、第１行目のフォトダイオード１
で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送
される。なお、電荷を転送した後のＪＦＥＴ２の制御領
域の電位は、電荷量／ゲート容量の分だけ変化（この場
合は上昇）する。また、図９において、転送ゲート３へ
の駆動パルスφ_TG1がローレベルで導通状態（オン）と
なっているのは、転送制御素子３１ａがＰチャネル型で
あるため、他の駆動パルスと極性が反対になるためので
ある。

【０１９８】期間ｔ₁₄においては、期間ｔ₁₂と同様に、
駆動パルスφ_TG1をハイレベルにして第１行目の転送ゲ
ート３を非導通状態（オフ）にしてフォトダイオード１
において光電変換された電荷を蓄積する状態にするとと
もに、駆動パルスφ_RVをローレベルにしてリセット用ト
ランジスタＴ_RV1〜Ｔ_RV3を遮断状態（オフ）にして、第
１行目のＪＦＥＴ２がソースフォロワ動作をする。

【０１９９】なお、このｔ₁₄の期間中において、駆動パ
ルスφ_TSはハイレベルで光信号出力転送用ＭＯＳトラン
ジスタＴ_S1，Ｔ_S2，Ｔ_S3をが導通状態（オン）となって
おり、ＪＦＥＴ２の制御領域へ電荷を転送した後の電位
に対応した出力（信号出力）電圧が、光信号出力蓄積用
コンデンサＣ_S1，Ｃ_S2，Ｃ_S3に蓄積される。

【０２００】期間ｔ₁₅においては、駆動パルスφ_G1，φ
_RG，φ_TSのそれぞれをローレベルに、駆動パルスφ_RVを
ハイレベルにして、光信号出力蓄積用コンデンサＣ_S1〜
Ｃ_S3及び暗出力蓄積用コンデンサＣ_D1〜Ｃ_D3に蓄積され
た出力電圧（映像信号）を出力端子Ｖ_OS，Ｖ_ODに出力す
る状態にする。

【０２０１】そして、水平走査回路４０から駆動パルス
φ_H1〜φ_H3及び駆動パルス発生回路４３から駆動パルス
φ_RHを順次出力して、光信号出力蓄積用コンデンサＣ_S1
〜Ｃ_S3及び暗出力蓄積用コンデンサＣ_D1〜Ｃ_D3に蓄積さ
れた映像信号をそれぞれ信号出力線８及び暗出力線９の
水平読み出しラインに転送し、出力端子Ｖ_OS，Ｖ_ODから
映像信号を出力しつつ、信号出力線３８及び暗出力線３
９の水平読み出しラインのリセットを行う。

【０２０２】なお、出力端子Ｖ_OS，Ｖ_ODから得られた映
像信号は、図示しない外部演算回路によって演算処理さ
れる。これは、出力端子Ｖ_OSから得られる映像信号には
電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、又出力
端子Ｖ_ODから得られる映像信号には暗成分（Ｄ）のみが
含まれているため、出力端子Ｖ_OS，Ｖ_ODから得られた映
像信号を演算処理（減算処理（Ｖ_OS−Ｖ_OD））すること
により、電荷成分（Ｓ）に応じた映像信号のみを抽出す
るためである。

【０２０３】以上に示した期間ｔ₁₁〜ｔ₁₅に対する第１
行目の読み出し動作は、期間ｔ₂₁〜ｔ₂₅および期間ｔ₃₁
〜ｔ₃₅において、それぞれ第２行目、第３行目に対して
繰り返して同様に行われる。なお、図８に示す光電変換
装置では、リセット素子３１ｂが、各画素３１毎に設け
られ、リセットドレイン４が各行毎に互いに並列に配設
されているため、リセット動作が極めて高速となり、期
間ｔ₁₁〜ｔ₁₅，ｔ₂₁〜ｔ₂₅およびｔ₃₁〜ｔ₃₅の全体的な
時間は、従来の光電変換装置に比べて短くすることがで
きる。

【０２０４】また、実施形態６では、図１５乃至図１９
に示す光電変換装置と異なり、実施形態１と同様に、Ｊ
ＦＥＴ２のドレイン領域１７を列方向に共通接続するド
レインシャント配線１００が複数列に１本の割合で形成
され、ドレインシャント配線１００が形成されていない
列には、ドレイン領域１７と接続がなく（すなわち、ド
レインコンタクトがなく）電気的に浮いた遮光性を有す
るアルミニウム膜等のダミー配線２００が列方向に連続
的に形成されている。したがって、実施形態６によって
も、実施形態１と同様に、製造歩留りが向上するととも
に感度むらが発生しない。なお、ダミー配線２００は、
実施形態２と同様に、列方向に断続的に形成してもよ
い。

【０２０５】［実施形態７］図１０は、本発明の実施形
態７による光電変換装置における二次元マトリクス状に
配置された個々の光電変換素子（単位画素）を示す概略
構成図であり、図１０（ａ）はその概略平面図、図１０
（ｂ）は図１０（ａ）のＸ１−Ｘ２線に沿った断面図、
図１０（ｃ）は図１０（ａ）のＹ１−Ｙ２線に沿った断
面図である。図１１は、実施形態７による光電変換装置
の概略構成を示す模式回路図である。図１２は、図１１
に示す模式回路図の動作を説明するためのパルスタイミ
ングチャートである。

【０２０６】この実施形態７における光電変換素子は、
増幅部にデプレッション型のＭＯＳトランジスタ５２を
用いている点が図１５乃至図１９に示す光電変換装置に
おける光電変換素子と異なっている。

【０２０７】ＭＯＳ型トランジスタは、ＪＦＥＴ２と同
様に、増幅動作時に電荷（信号電荷）を破壊しない、所
謂非破壊増幅動作を行うため、ＦＰＮが発生しにくいと
いう特性を有しており、さらに、信号電荷のリセット
時、制御領域（ゲート電極下のシリコン（Ｎ型シリコン
層）表面）に電荷が残らないため、残像およびリセット
ノイズも発生しにくいという特性を有している。従っ
て、例えば画面内で同時性の成り立つ電子シャッタ動作
が可能な固体撮像素子を構成するには好適である。

【０２０８】そして、実施形態７による光電変換装置で
は、図１０において示した光電変換素子を二次元マトリ
クス状に配置しており、その概略構成を示す模式回路図
である図１１を図１８と比較すると、図１１に示す光電
変換装置と図１８において説明した光電変換装置との相
違点は、画素３１の増幅部をＭＯＳトランジスタ（ＭＯ
Ｓ）とし、転送制御素子３１ａの転送ゲート３を行ライ
ン５１ａを介して駆動パルス発生回路５１によって全画
素共通接続するとともに、リセット素子３１ｂのリセッ
トゲート５を各行毎にクロックライン５２ａ，５２ｂ，
５２ｃを介して垂直走査回路３４から送出される駆動パ
ルス（φ_RG1〜φ_RG3）によって動作するようにした点で
ある。なお、図１１に示す光電変換装置にすることによ
って、一画面内で同時性のある電子シャッター動作を実
現することができる光電変換装置とすることができる。

【０２０９】以下、図１２に示すパルスタイミングチャ
ートを参照しながら、図１１に示した光電変換装置の動
作について説明する。先ず、図１２に示すように、期間
ｔ₁₀において、駆動パルスφ_TG及びφ_RG1〜φ_RG3をロー
レベルにして、各画素３１の転送ゲート３及びリセット
ゲート５を非導通状態（オフ）から導通状態（オン）に
する。

【０２１０】この結果、全てのフォトダイオード１とリ
セットドレイン４、及び全てのＭＯＳトランジスタ（Ｍ
ＯＳ）の制御領域とリセットドレイン４が導通状態（オ
ン）となり、フォトダイオード１は空乏化して初期化さ
れ、またＭＯＳトランジスタ（ＭＯＳ）の制御領域は、
リセットドレイン４の電位に初期化される。

【０２１１】そして、期間ｔ₁₁において、駆動パルスφ
_TG及びφ_RG1〜φ_RG3をハイレベルにして、各画素３１の
転送ゲート３及びリセットゲート５を非導通状態（オ
フ）にし、フォトダイオード１を電荷蓄積状態にする。
そして、期間ｔ₁₁がシャッタータイムとなる。

【０２１２】次いで、期間ｔ₁₂において、駆動パルスφ
_RG1〜φ_RG3を再びローレベルにして、各画素３１のリセ
ットゲート５を非導通状態（オフ）から導通状態（オ
ン）にする。この結果、ＭＯＳトランジスタ（ＭＯＳ）
は、電源電圧Ｖ_RDと行ライン３６を介して接続されたリ
セットドレイン４の電位となり、期間ｔ₁₁中にこのＭＯ
Ｓトランジスタ（ＭＯＳ）で発生した暗電流が除去さ
れ、ＭＯＳトランジスタ（ＭＯＳ）が再度初期化され
る。なお、このＭＯＳトランジスタ（ＭＯＳ）の初期化
動作は、静止画モードの撮像において、フォトダイオー
ド１を長時間蓄積する場合には必要な動作である。

【０２１３】期間ｔ₁₃において、駆動パルスφ_TSをハイ
レベルにして、光信号出力転送用ＭＯＳトランジスタＴ
_S1，Ｔ_S2，Ｔ_S3を導通状態（オン）にしておき、駆動パ
ルスφ_RG1〜φ_RG3をハイレベルにして各画素３１のリセ
ットゲート５を非導通状態（オフ）にすると共に、駆動
パルスφ_TGをローレベルにして各画素３１の転送ゲート
３を導通状態（オン）にする。この結果、期間ｔ₁₁にお
いて生成・蓄積された電荷がフォトダイオード１からＭ
ＯＳトランジスタの制御領域へ転送される。

【０２１４】そして、期間ｔ₁₄〜ｔ₁₇においては、図１
８において示した光電変換装置とほぼ同様に、第１行目
の画素３１の読み出し動作を行う。即ち、図１１に示す
光電変換装置の期間ｔ₁₄〜ｔ₁₇までの動作は、図１８に
おいて示した光電変換装置の期間ｔ₁₂〜ｔ₁₅までの動作
に相当する。

【０２１５】つまり、図１１に示す光電変換装置の期間
ｔ₁₄において、駆動パルスφ_G1をハイレベルにして容量
結合によって動作するゲート電極の電位を上昇させると
ともに、駆動パルスφ_RVをローレベルにしてリセット用
トランジスタＴ_RV1〜Ｔ_RV3を遮断状態（オフ）にし、第
１行目のＭＯＳトランジスタ（ＭＯＳ）がソースフォロ
ワ動作（容量負荷による電荷増幅動作）を行う。なお、
各行単位のＭＯＳトランジスタ（ＭＯＳ）の選択（オ
ン）・非選択（オフ）は、このゲート電極への駆動パル
ス（φ_G1〜φ_G3）によって決定される。

【０２１６】また、この期間ｔ₁₄中において、駆動パル
スφ_TSは既にハイレベルで光信号出力転送用ＭＯＳトラ
ンジスタＴ_S1，Ｔ_S2，Ｔ_S3が導通状態（オン）となって
おり、ＭＯＳトランジスタの制御領域へ電荷を転送した
後の電位に対応した出力（信号出力）電圧が、光信号出
力蓄積用コンデンサＣ_S1，Ｃ_S2，Ｃ_S3に蓄積される。

【０２１７】次いで、期間ｔ₁₅において、駆動パルスφ
_TDをハイレベルにして、暗出力転送用ＭＯＳトランジス
タＴ_D1，Ｔ_D2，Ｔ_D3を導通状態（オン）にしておき、駆
動パルスφ_RGをローレベルにして、第１行目のリセット
ゲート５を導通状態（オン）にして、第１行目のＭＯＳ
トランジスタ（ＭＯＳ）の制御領域をリセット（電荷を
排出）する。

【０２１８】さらに、期間ｔ₁₆において、再度駆動パル
スφ_RVをローレベルにしてリセット用トランジスタＴ
_RV1 〜Ｔ_RV3 を遮断状態（オフ）にし、第１行目のＭＯ
Ｓトランジスタ（ＭＯＳ）がリセット後のソースフォロ
ワ動作を行う。

【０２１９】なお、この期間ｔ₁₆中において、駆動パル
スφ_TDは既にハイレベルで暗出力転送用ＭＯＳトランジ
スタＴ_D1，Ｔ_D2，Ｔ_D3が導通状態（オン）となってお
り、ＭＯＳトランジスタ（ＭＯＳ）の制御領域のリセッ
ト後の電位に対応した出力（暗時出力）電圧が暗出力蓄
積用コンデンサＣ_D1，Ｃ_D2，Ｃ_D3に蓄積される。

【０２２０】そして、期間ｔ₁₇において、駆動パルスφ
_G1，φ_TDのそれぞれをローレベルに、駆動パルスφ_RVを
ハイレベルにして、光信号出力蓄積用コンデンサＣ_S1〜
Ｃ_S3及び暗出力蓄積用コンデンサＣ_D1〜Ｃ_D3に蓄積され
た出力電圧（映像信号）を出力端子Ｖ_OS，Ｖ_ODに出力す
る状態にして、水平走査回路４０から駆動パルスφ_H1〜
φ_H3及び駆動パルス発生回路４３から駆動パルスφ_RHを
順次出力して、光信号出力蓄積用コンデンサＣ_S1〜Ｃ_S3
及び暗出力蓄積用コンデンサＣ_D1〜Ｃ_D3に蓄積された映
像信号をそれぞれ信号出力線３８及び暗出力線３９の水
平読み出しラインに転送し、出力端子Ｖ_OS，Ｖ_ODから映
像信号を出力しつつ、信号出力線３８及び暗出力線３９
の水平読み出しラインのリセットを行う。

【０２２１】これで第１行目の読み出し動作が終了し、
ｔ₂₄〜ｔ₂₇およびｔ₃₄〜ｔ₃₇において、第２行目、第３
行目の読み出し動作が行われる。

【０２２２】なお、図１１に示した光電変換装置では、
主として静止画を撮像する場合ついて説明したが、動画
を撮像する場合についても適用することができる。即
ち、動画を撮像する場合でも電子シャッター動作を行う
ことができる。但し、動画を撮像する場合は、図１２に
示した期間ｔ₁₀〜ｔ₁₃の動作（動画の場合、期間ｔ₁₂は
不要である。）は、垂直ブランキング期間内に行う必要
があるため、シャッタースピードの可変範囲には一定の
制限が生ずる。

【０２２３】また、図１１に示した光電変換装置（画面
内で同時性のある電子シャッター動作）では、容量結合
で動作可能な構造であれば、ＭＯＳ型に限らず、ＪＦＥ
Ｔ型、バイポーラ型光電変換素子でも適用することがで
きる。但し、２回のソースフォロワ動作の間に、リセッ
ト動作が入るため、リセットノイズを発生しないＭＯＳ
型が最も好ましい。

【０２２４】また、実施形態７では、図１５乃至図１９
に示す光電変換装置と異なり、実施形態１と同様に、Ｊ
ＦＥＴ２のドレイン領域１７を列方向に共通接続するド
レインシャント配線１００が複数列に１本の割合で形成
され、ドレインシャント配線１００が形成されていない
列には、ドレイン領域１７と接続がなく（すなわち、ド
レインコンタクトがなく）電気的に浮いた遮光性を有す
るアルミニウム膜等のダミー配線２００が列方向に連続
的に形成されている。したがって、実施形態７によって
も、実施形態１と同様に、製造歩留りが向上するととも
に感度むらが発生しない。なお、ダミー配線２００は、
実施形態２と同様に、列方向に断続的に形成してもよ
い。

【０２２５】［実施形態８］図１３は、本発明の実施形
態８による光電変換装置における二次元マトリクス状に
配置された個々の光電変換素子（単位画素）を示す概略
構成図であり、図１３（ａ）はその概略平面図、図１３
（ｂ）は図１３（ａ）のＸ１−Ｘ２線に沿った断面図、
図１３（ｃ）は図１３（ａ）のＹ１−Ｙ２線に沿った断
面図である。

【０２２６】本発明の実施形態８による光電変換装置が
図１５乃至図１９に示す光電変換装置と異なる所は、以
下の点のみである。

【０２２７】すなわち、図１３に示す光電変換素子にお
いては、増幅部にバイポーラトランジスタ５３を用いて
いる点が図１７に示す光電変換素子と異なっている。な
お、エミッタ５４、コレクタ５５及びベース５６が図１
３に示すように構成されるとともに、エミッタ配線５７
が形成されている。なお、増幅部としてのバイポーラト
ランジスタ５３の１つの出力領域であるコレクタ領域５
５は、列方向及び行方向に基板上の光電変換素子（画
素）の全体を共通接続するように連続して網の目状に形
成されている。また、各バイポーラトランジスタ５３の
エミッタ領域５４は、各列毎に、アルミニウム膜等から
なるエミッタ配線５７によりそれぞれ列方向に共通接続
されている。

【０２２８】図１３に示すバイポーラトランジスタ５３
では、通常用いられるＮ⁺型埋め込みコレクタ、又は高
濃度Ｎ型基板を用いたコレクタを形成せずに、コレクタ
領域をシリコン（Ｎウェル領域１４）表層部に設けてい
る。従って、バイポーラトランジスタ５３と縦型オーバ
ーフロー構造のフォトダイオード１の組合せが可能とな
り、ブルーミング、スミア等による出力信号のばらつき
を抑えることができる。

【０２２９】また、この実施形態８では、ベース領域を
容量結合で駆動するための電極を形成していないため、
制御領域の容量が小さくなり、高い感度を確保すること
ができる。

【０２３０】また、実施形態８では、図１５乃至図１９
に示す光電変換装置と異なり、実施形態１と同様に、バ
イポーラトランジスタ５３のコレクタ領域５５を列方向
に共通接続するシャント配線１００が複数列に１本の割
合で形成され、シャント配線１００が形成されていない
列には、コレクタ領域５５と接続がなく（すなわち、コ
レクタコンタクトがなく）電気的に浮いた遮光性を有す
るアルミニウム膜等のダミー配線２００が列方向に連続
的に形成されている。したがって、実施形態８によって
も、実施形態１と同様に、製造歩留りが向上するととも
に感度むらが発生しない。なお、ダミー配線２００は、
実施形態２と同様に、列方向に断続的に形成してもよ
い。

【０２３１】［実施形態９］図１４は、本発明の実施形
態９による光電変換装置における二次元マトリクス状に
配置された個々の光電変換素子（単位画素）を示す概略
構成図であり、図１４（ａ）はその概略平面図、図１４
（ｂ）は図１４（ａ）のＸ１−Ｘ２線に沿った断面図、
図１４（ｃ）は図１４（ａ）のＹ１−Ｙ２線に沿った断
面図である。

【０２３２】本発明の実施形態９による光電変換装置が
図７乃至図９に示す光電変換装置と異なる所は、以下の
点のみである。

【０２３３】すなわち、図１４に示す光電変換素子にお
いては、遮光膜（アルミニウム膜２０）を兼用するリセ
ット用電荷排出手段（リセットドレイン４）に接続され
ている金属配線を、中継配線１０２を用いることなく、
コンタクトホール５９を介して直接Ｐ型リセットドレイ
ン領域１５に接続している。このような構成によって、
光電変換素子の集積度を向上させることができる。

【０２３４】以上、本発明の各実施の形態について説明
したが、本発明はこれらの実施形態に限定されるもので
はない。

【０２３５】例えば、前記各実施形態においては、転送
制御素子３１ａと、リセット素子３１ｂをＭＯＳ型電界
効果トランジスタ（ＭＯＳＦＥＴ）として説明したが、
バイポーラトランジスタで構成しても同様の効果を得る
ことができる。

【０２３６】

【発明の効果】以上説明したとおり、本発明によれば、
製造歩留りが高いとともに感度むらが発生しないという
効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施形態１による光電変換装置を示す
概略構成図である。

【図２】本発明の実施形態１による光電変換装置の単位
画素を示す概略平面図である。

【図３】本発明の実施形態２による光電変換装置を示す
概略構成図である。

【図４】本発明の実施形態３による光電変換装置の単位
画素を示す概略構成図である。

【図５】本発明の実施形態４による光電変換装置の単位
画素を示す概略構成図である。

【図６】本発明の実施形態５による光電変換装置の単位
画素を示す要部概略断面図である。

【図７】本発明の実施形態６による光電変換装置の単位
画素を示す概略構成図である。

【図８】本発明の実施形態６による光電変換装置の概略
構成を示す模式回路図である。

【図９】図８に示す模式回路図の動作を説明するための
パルスタイミングチャートである。

【図１０】本発明の実施形態７による光電変換装置の単
位画素を示す概略構成図である。

【図１１】本発明の実施形態７による光電変換装置の概
略構成を示す模式回路図である。

【図１２】図１１に示す模式回路図の動作を説明するた
めのパルスタイミングチャートである。

【図１３】本発明の実施形態８による光電変換装置の単
位画素を示す概略構成図である。

【図１４】本発明の実施形態９による光電変換装置の単
位画素を示す概略構成図である。

【図１５】本発明の対比例となる光電変換装置を示す概
略平面図である。

【図１６】本発明の対比例となる光電変換装置を示す概
略断面図である。

【図１７】本発明の対比例となる光電変換装置の単位画
素を示す概略構成図である。

【図１８】本発明の対比例となる光電変換装置の概略構
成を示す模式回路図である。

【図１９】図１８に示す模式回路図の動作を説明するた
めのパルスタイミングチャートである。

【符号の説明】

１…フォトダイオード、２…ＪＦＥＴ、３…転送ゲー
ト、４…リセットドレイン、５…リセットゲート、１０
…Ｐ型シリコン基板、１１…Ｎ型シリコン層、１１ａ…
ＳｉＯ₂膜、１２…Ｐ型フォトダイオード領域（Ｐ型拡
散層）、１３…Ｐ型ゲート領域、１３ａ…浅い第１導電
型ゲート領域、１３ｂ…第１導電型ゲート領域、１４…
Ｎウェル領域、１５，１５ａ，１５ｂ…Ｐ型リセットド
レイン領域、１６…Ｎ⁺型ソース領域、１７…Ｎ⁺型ドレ
イン領域、１８…Ｎ型チャンネル領域、２０…アルミニ
ウム膜、２１…素子分離領域、３１…画素、３１ａ…転
送制御素子、３１ｂ…リセット素子、３１ｃ…ドレイン
電源、３２ａ〜３２ｃ…垂直ソースライン、３３ａ〜３
３ｃ，３５ａ〜３５ｃ，５０ａ〜５０ｃ，５２ａ〜５２
ｃ…垂直クロックライン、３４…垂直走査回路、３６，
３７ａ，５１ａ…行ライン（共通接続線）、３７，５１
…駆動パルス発生回路、３８…信号出力線、３８ａ，３
９ａ…バッファアンプ、３９…暗出力線、４０…水平走
査回路、４０ａ〜４０ｃ…水平クロックライン、４１，
４２，４３…駆動パルス発生回路、４１ａ…光信号用ク
ロックライン、４２ａ…暗出力用クロックライン、４４
ａ〜４４ｃ…ソースフォロワ読み出し用定電流源、５０
…ゲート電極、５１…ゲート配線、５２…ＭＯＳトラン
ジスタ、５３…バイポーラトランジスタ、５４…エミッ
タ、５５…コレクタ、５６…ベース、５７…エミッタ配
線、５９…コンタクトホール、１００…ドレインシャン
ト配線、１０１…コンタクト、１０２…中継配線、２０
０…ダミー配線。

Claims

【特許請求の範囲】

【請求項１】電界効果トランジスタを備えた光電変換
素子を二次元マトリクス状に配置してなり、前記電界効
果トランジスタのドレイン領域が少なくとも列方向に共
通接続するように連続して形成された光電変換装置にお
いて、前記電界効果トランジスタのドレイン領域を、列方向に
共通接続する遮光性を有するドレインシャント配線が、
複数列に１本の割合で形成され、前記ドレインシャント配線が形成されていない列には、
前記電界効果トランジスタのドレイン領域と接続がなく
電気的に浮いた遮光性を有するダミー配線が形成された
ことを特徴とする光電変換装置。
【請求項２】前記ダミー配線が列方向に連続的に形成
されたことを特徴とする請求項１記載の光電変換装置。
【請求項３】行方向に延びる遮光膜を各行に備え、前
記ダミー配線が、各行の遮光膜と交差する領域の少なく
とも一部において欠落するように、列方向に断続的に形
成されたことを特徴とする請求項１記載の光電変換装
置。
【請求項４】入射光に応じた電荷を生成して蓄積する
光電変換部、制御領域を有しこの制御領域で受け取った
前記光電変換部からの電荷に応じた信号出力を生じる増
幅部、前記光電変換部で生成、蓄積された電荷を前記増
幅部の制御領域に転送する転送制御部、前記増幅部の制
御領域に転送された電荷を排出するリセット用電荷排出
手段、及びこのリセット用電荷排出手段を制御するため
のリセット用制御手段を備えた光電変換素子を二次元マ
トリクス状に配置してなり、前記増幅部の１つの出力領
域が少なくとも列方向に共通接続するように連続して形
成された光電変換装置において、前記増幅部の前記出力領域を、列方向に共通接続する遮
光性を有するシャント配線が、複数列に１本の割合で形
成され、前記シャント配線が形成されていない列には、前記増幅
部の前記出力領域と接続がなく電気的に浮いた遮光性を
有するダミー配線が形成されたことを特徴とする光電変
換装置。
【請求項５】前記ダミー配線が列方向に連続的に形成
されたことを特徴とする請求項４記載の光電変換装置。
【請求項６】行方向に延びる遮光膜を各行に備え、前
記ダミー配線が、各行の遮光膜と交差する領域の少なく
とも一部において欠落するように、列方向に断続的に形
成されたことを特徴とする請求項４記載の光電変換装
置。
【請求項７】前記遮光膜が、前記リセット部を行方向
に共通接続する行選択線であることを特徴とする請求項
６記載の光電変換装置。
【請求項８】前記増幅部が電界効果トランジスタから
なり、前記増幅部の前記出力領域が当該電界効果トラン
ジスタのドレイン領域であることを特徴とする請求項４
乃至７のいずれかに記載の光電変換装置。