JPH1187684A

JPH1187684A - 固体撮像装置及びその製造方法

Info

Publication number: JPH1187684A
Application number: JP9268149A
Authority: JP
Inventors: Satoshi Suzuki; 智鈴木; Tadao Isogai; 忠男磯貝
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1997-09-13
Filing date: 1997-09-13
Publication date: 1999-03-30
Anticipated expiration: 2017-09-13
Also published as: JP3876496B2

Abstract

(57)【要約】【課題】画素間のクロストークを低減させると同時
に、画素を構成する素子に十分な給電を与える。【解決手段】高濃度のＮ型半導体基板１００とこの上
の低濃度のＮ型半導体層１０１からなる基体に形成され
たＪＦＥＴは、基板１００及び半導体層１０１をこの順
に経由してＪＦＥＴのＮ型ドレイン領域１６に給電され
ることにより、作動する。画素間に形成された分離領域
１１０は、トレンチ１１１に埋め込まれたＮ型不純物を
有するポリシリコン１１２と、その周囲のＮ型拡散層１
１３とからなる。トレンチ１１１は、半導体層１０１
に、その表面から、基板１００の半導体層１０１側の表
面に概略達する深さで形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像装置及び
その製造方法に関するものであり、特に、高濃度の第１
導電型半導体基板と該第１導電型半導体基板上に形成さ
れた低濃度の第１導電型半導体層とからなる基体を備
え、該基体に複数の画素が形成され、前記各画素が、前
記第１導電型半導体基板及び前記第１導電型半導体層を
この順に経由して給電されることにより作動する素子を
含む固体撮像装置及びその製造方法に関するものであ
る。

【０００２】

【従来の技術】従来から、この種の固体撮像装置とし
て、例えば、篠原他の「バイポーラタイプのエリアセン
サー「ＢＡＳＩＳ」の開発」と題する論文（雑誌「映像
情報 INDUSTRIAL」（産業開発機構株式会社映像情報編
集部発行）、１９８９年５月号、pp.41-46）に開示され
た固体撮像装置が知られている。

【０００３】この従来の固体撮像装置について、図１６
〜図２０を参照して簡単に説明する。

【０００４】図１６は、この従来の固体撮像装置を示す
概略平面図である。図１７は、図１６中のＸ１１−Ｘ１
２線に沿った概略断面図である。図１８は、図１６中の
Ｘ１３−Ｘ１４線に沿った概略断面図である。図１９
は、図１６中のＹ１１−Ｙ１２線に沿った概略断面図で
ある。図２０は、この従来の固体撮像装置の画素及び読
み出し回路系の基本回路構成を示す回路図である。な
お、図１９では、画素を１つのみ示している。

【０００５】この従来の固体撮像装置は、図１６〜図１
９に示すように、高濃度のＮ型半導体基板３０１と、該
半導体基板３０１上に形成された低濃度のエピタキシャ
ル層であるＮ型半導体層３０２とからなる基体を備えて
いる。該基体には、２次元マトリクス状に配置された複
数の画素、及び、読み出し回路が形成されている。

【０００６】個々の画素は、図２０に示すように、ｎｐ
ｎ型バイポーラトランジスタＴｒと、ＰＭＯＳＦＥＴ３
０３と、バイポーラトランジスタＴｒのベース上に形成
された容量Ｃｏｘとから構成されている。

【０００７】前記読み出し回路は、バイポーラトランジ
スタＴｒのエミッタからの出力電圧を一次的に蓄積して
おくための容量Ｃｔと、垂直出力線ＶＬと容量Ｃｔとを
接続するための転送ＭＯＳＦＥＴ３０４と、垂直出力線
ＶＬをリセットするためのリセットＭＯＳＦＥＴ３０５
とを備えている。

【０００８】この画素の動作は、蓄積動作、読み出し動
作及びリセット動作からなる。

【０００９】リセット動作が終了し、バイポーラトラン
ジスタＴｒのベース・エミッタ間が逆バイアスされた時
点から蓄積動作が開始し、バイポーラトランジスタＴｒ
のベース領域及びベース・コレクタ間の空乏層におい
て、入射光により発生したホールがベースに蓄積される
に従い、ベース電位が上昇する。

【００１０】ＦＥＴ３０５をオフしてバイポーラトラン
ジスタＴｒのエミッタをフローティングとする。次に、
水平駆動線ＨＬの電位φＲを正として容量Ｃｏｘを通し
た容量結合によりベース電位を正方向へ持ち上げ、バイ
ポーラトランジスタＴｒのベース・エミッタ間を順バイ
アスすると、読み出し動作となる。容量負荷であるエミ
ッタ電位は、読み出し動作が終わる時点で、ある一定の
電位差まで、ベース電位に近づくので、蓄積動作時のベ
ース電位の変化分はバイポーラトランジスタＴｒのエミ
ッタ端子に現れることになる。

【００１１】リセット動作は２つの動作の組み合わせか
らなる。第１のリセットは、ＦＥＴ３０５をオンし、バ
イポーラトランジスタＴｒのベースを接地する働きをす
る。次に、第２のリセットでは、まず、ＦＥＴ３０５の
ゲート電位φＶＣを正としてバイポーラトランジスタＴ
ｒのエミッタを接地し、電位φＲを正にする。バイポー
ラトランジスタＴｒのベースは正に持ち上げられ、ベー
ス・エミッタ間は順バイアスとなり、電子とホールとの
再結合によって、ベース電位は下がってくる。電位φＲ
がアースレベルに戻った時点で、リセット動作は終了
し、次の蓄積動作に入る。

【００１２】再び図１６〜図１９を参照して、画素の構
造について説明する。図１６〜図１９において、３０６
はベースを構成するＰ型拡散領域、３０７はエミッタを
構成する高濃度のＮ型拡散領域であり、これらは、コレ
クタを構成するＮ型半導体基板３０１及びＮ型半導体層
３０２とともに前記バイポーラトランジスタＴｒを構成
している。基板３０１の下面の全体には、コレクタ電極
としての金属膜３０８が形成されている。したがって、
前記バイポーラトランジスタＴｒは、金属膜３０８か
ら、高濃度のＮ型半導体基板３０１及び低濃度のＮ型半
導体層３０２をこの順に経由して給電されることにより
作動する素子となっている。

【００１３】また、３０９は中継配線用ポリシリコン、
３１０は前記垂直出力線ＶＬを構成するＡｌ配線、３１
１は画素間に配置され画素分離領域としての高濃度のＮ
型拡散領域である。３１２は画素のバイポーラトランジ
スタＴｒのベースであるＰ型拡散領域３０６を酸化膜容
量Ｃｏｘを介して容量結合にて駆動するためのポリシリ
コンであり、前記ＰＭＯＳＦＥＴ３０３のゲート電極と
しても作用する。このポリシリコン３０６は前記水平駆
動線ＨＬも構成している。当該ＰＭＯＳＦＥＴ３０３は
画素分離領域に形成され、そのベースであるポリシリコ
ン３１２がＡｌ配線３１０で遮光されている。ＰＭＯＳ
ＦＥＴ３０３のベース（ポリシリコン３１２）がオンす
ると、隣接する画素のバイポーラトランジスタＴｒのベ
ース（Ｐ型拡散層３０６）間が導通し、ＰＭＯＳＦＥＴ
３０３のベースがオフすると、Ｎ型拡散領域３１１が画
素分離領域として作用する。ポリシリコン３１２とバイ
ポーラトランジスタＴｒのベースであるＰ型拡散領域３
０６との重なり部分が、前記容量Ｃｏｘを構成してい
る。なお、図中、３１３はＳｉＯ₂膜、３１４はＬＯＣ
ＯＳである。

【００１４】このように、前記従来の固体撮像装置で
は、前述したように、バイポーラトランジスタＴｒが高
濃度のＮ型半導体基板３０１及び低濃度のＮ型半導体層
３０２をこの順に経由して給電されることにより作動さ
れる。また、前述したように、画素間にはＮ型拡散領域
３１１が形成されているのみで、当該Ｎ型拡散領域３１
１により画素間のクロストークは低減するものの、バイ
ポーラトランジスタＴｒには、低濃度のＮ型半導体層３
０２を経由しなければ電圧を印加することはできない。

【００１５】

【発明が解決しようとする課題】前記従来の固体撮像装
置では、検出感度を長波長側へも拡げようとする場合に
は、Ｎ型半導体層３０２の不純物濃度を低くして、バイ
ポーラトランジスタＴｒのＰ型ベース（Ｐ型拡散層３０
６）とＮ型コレクタ（Ｎ型半導体層３０２）との間の空
乏層を拡げることになる。しかしながら、この場合に
は、Ｎ型半導体層３０２の不純物濃度を低くすることに
より、その抵抗値が増大するため、Ｎ型半導体基板３０
１からの電位がＮ型半導体層３０２へ十分伝わらなくな
り、バイポーラトランジスタＴｒの性能が低下するとと
もにそのバラツキが増大し、固体撮像装置としての性能
が低下してしまう。

【００１６】このような事情は、前記図１６〜図２０に
示す従来の固体撮像装置に限らず、高濃度の第１導電型
半導体基板と該第１導電型半導体基板上に形成された低
濃度の第１導電型半導体層とからなる基体を備え、該基
体に複数の画素が形成され、前記各画素が、前記第１導
電型半導体基板及び前記第１導電型半導体層をこの順に
経由して給電されることにより作動する素子を含む他の
固体撮像装置についても、種々の理由から前記第１導電
型半導体基板の不純物濃度を低くする必要が生ずる場合
があるので、同様である。

【００１７】本発明は、このような事情に鑑みてなされ
たもので、画素間のクロストークを低減させることがで
きるとともに、画素を構成する素子への給電の途中経路
をなす低濃度の半導体層の不純物濃度を低くしても、当
該素子に十分な給電を与えて当該素子の性能を十分に発
揮させることができる固体撮像装置を提供することを目
的とする。

【００１８】また、本発明は、このような固体撮像装置
の製造に適した製造方法を提供することを目的とする。

【００１９】

【課題を解決するための手段】前記課題を解決するた
め、本発明の第１の態様による固体撮像装置は、高濃度
の第１導電型半導体基板と該第１導電型半導体基板上に
形成された低濃度の第１導電型半導体層とからなる基体
を備え、該基体に複数の画素が形成され、前記各画素
が、前記第１導電型半導体基板及び前記第１導電型半導
体層をこの順に経由して給電されることにより作動する
素子を含む固体撮像装置であって、前記基体には、前記
各画素間において、トレンチが前記第１導電型半導体層
の表面から形成され、前記第１導電型半導体基板と前記
第１導電型半導体層における表面側領域との間の抵抗が
低減するとともに、前記各画素間のクロストークが低減
するように、前記トレンチに１種以上の材料が埋め込ま
れたものである。なお、前記高濃度及び前記低濃度は、
必ずしも不純物濃度が絶対的に高いこと又は低いことを
いうものではなく、第１導電型半導体層の不純物濃度が
第１導電型半導体基板の不純物濃度に比べて相対的に低
いことを意味するものである。また、給電の経由順序
は、電流が流れる順序ではなく、電位を供給する経路を
いうものとする。

【００２０】この第１の態様によれば、前記基体には、
前記各画素間においてトレンチが前記第１導電型半導体
層の表面から形成され、前記第１導電型半導体基板と前
記第１導電型半導体層における表面側領域との間の抵抗
が低減するとともに前記各画素間のクロストークが低減
するように、前記トレンチに１種以上の材料が埋め込ま
れている。したがって、この第１の態様によれば、当該
１種以上の埋め込み材料の特性に従って、前記第１導電
型半導体基板と前記第１導電型半導体層における表面側
領域との間の抵抗が低減して両者間の電位降下が小さく
なるとともに、各画素間のクロストークが低減すること
となる。このため、単に画素間のクロストークを低減さ
せることができるのみならず、画素を構成する前記素子
への給電の途中経路をなす低濃度の第１導電型半導体層
の不純物を種々の理由から低くしても、当該素子に十分
な給電を与えて当該素子の性能を十分に発揮させること
ができ、固体撮像装置としての性能を損なうようなこと
がない。

【００２１】本発明の第２の態様による固体撮像装置
は、前記第１の態様による固体撮像装置において、前記
トレンチが前記第１導電型半導体基板の前記第１導電型
半導体層側の表面に達している（当該表面を越えている
場合も含む）ものである。

【００２２】本発明の第３の態様による固体撮像装置
は、前記第１の態様による固体撮像装置において、前記
トレンチが前記第１導電型半導体基板の表面に達してい
ないものである。

【００２３】前記第２の態様のようにトレンチが第１導
電型半導体基板の第１導電型半導体層側の表面に達して
いると、前記１種以上の埋め込み材料の特性に従って、
クロストーク及び抵抗の低減の効果が一層高まるので、
好ましい。もっとも、第３の態様のようにトレンチが第
１導電型半導体基板の第１導電型半導体層側の表面に達
していなくてもよい。この場合には、トレンチの深さに
応じたクロストーク及び抵抗の低減の効果が得られるの
みならず、トレンチの形成方法が簡易となるために歩留
りの向上やトレンチ開口幅の微細化が可能となる。

【００２４】本発明の第４の態様による固体撮像装置
は、前記第１乃至第３のいずれかの態様による固体撮像
装置において、前記トレンチが、少なくとも前記第１導
電型半導体層に対して導電性を有する導電材料のみで埋
め込まれたものである。少なくとも第１導電型半導体層
に対して導電性を有する導電材料は、金属材料等の完全
な導電体材料であってもよいし、第１導電型の不純物を
有する半導体やポリシリコン等であってもよく、第１導
電型半導体層を経由した前記素子への給電に際してその
抵抗を減ずる材料であればよい。この点は、後述する第
５乃至第７の態様における導電材料についても同様であ
る。

【００２５】本発明の第５の態様による固体撮像装置
は、前記第１乃至第３のいずれかの態様による固体撮像
装置において、前記トレンチが、少なくとも前記第１導
電型半導体層に対して導電性を有する導電材料と、絶縁
物とで埋め込まれたものである。

【００２６】本発明の第６の態様による固体撮像装置
は、前記第１乃至第３のいずれかの態様による固体撮像
装置において、少なくとも前記第１導電型半導体層に対
して導電性を有する導電材料が前記トレンチの内壁に沿
った部分に埋め込まれ、前記トレンチの残りの部分に絶
縁物が埋め込まれたものである。

【００２７】本発明の第７の態様による固体撮像装置
は、前記第１乃至第３のいずれかの態様による固体撮像
装置において、前記トレンチの内壁に沿った部分のうち
の前記トレンチの底面に沿った部分及び前記トレンチの
開口付近の部分を除く部分に絶縁物が埋め込まれ、前記
トレンチの残りの部分に、少なくとも前記第１導電型半
導体層に対して導電性を有する導電材料が埋め込まれた
ものである。

【００２８】前記第４乃至第７の態様は、埋め込み材料
の例とそのトレンチにおける配置例を挙げたものであ
る。

【００２９】本発明の第８の態様による固体撮像装置
は、前記第４乃至第８のいずれかの態様による固体撮像
装置において、前記導電材料が、第１導電型不純物を有
するポリシリコンであるものである。

【００３０】この第８の態様は、前記導電材料の例とし
てポリシリコンを挙げたものであるが、前記導電材料が
ポリシリコンに限定されるものではないことは前述した
通りである。

【００３１】本発明の第９の態様による固体撮像装置
は、前記第４乃至第８のいずれかの態様による固体撮像
装置において、前記導電材料における前記トレンチの内
壁に沿った部分に沿って、前記トレンチの外側に第１導
電型拡散層が形成されたものである。

【００３２】この第９の態様のようにトレンチの外側に
第１導電型拡散層を形成すると、当該第１導電型拡散層
も抵抗の低減効果を促進し、好ましい。なお、トレンチ
への埋め込み材料の少なくとも１つとして前記第８の態
様のようにポリシリコンを用いた場合、ポリシリコンの
埋め込み後にアニールすれば、前記第１導電型拡散層が
形成される。

【００３３】本発明の第１０の態様による固体撮像装置
は、前記第１乃至第９のいずれかの態様による固体撮像
装置において、前記第１導電型半導体層がエピタキシャ
ル層であるものである。

【００３４】この第１０の態様は、第１導電型半導体層
の例を挙げたものであるが、前記第１乃至第９の態様で
は、第１導電型半導体層はエピタキシャル層に限定され
るものではない。

【００３５】本発明の第１１の態様による固体撮像装置
は、前記第１乃至第１０のいずれかの態様による固体撮
像装置において、前記素子が増幅素子であるものであ
る。

【００３６】画素に増幅素子を含む固体撮像装置は、入
射光量に応じて光電変換された信号電荷を各画素毎に設
けられた増幅素子に蓄積し、蓄積した電荷に応じた信号
を増幅して出力することになるので、感度が高くなり、
好ましい。

【００３７】本発明の第１２の態様による固体撮像装置
は、前記第１乃至第１１のいずれかの態様による固体撮
像装置を製造する方法であって、前記基体に前記トレン
チを形成する工程と、前記基体上に、前記トレンチを埋
め込むように、それぞれ前記１種以上の材料からなる１
つ以上の膜を形成する工程と、前記１つ以上の膜におけ
る前記トレンチの外部の部分を、ＣＭＰ法により除去す
る工程と、を含むものである。

【００３８】この第１２の態様によれば、トレンチを埋
め込むように１つ以上の膜を成膜し、該１つ以上の膜に
おけるトレンチの外部の部分をＣＭＰ法により除去する
ので、同一装置の同一工程において、前記１つ以上の膜
を同時に除去することができ、また、トレンチ内部の膜
をオーバーエッチングすることなく形成できるので、ト
レンチ上部も平坦に形成することができ、その後のＡｌ
配線等の形成工程においても歩留まりを向上させること
ができる。

【００３９】

【発明の実施の形態】以下、本発明による固体撮像装置
及びその製造方法について、図面を参照して詳細に説明
する。

【００４０】［第１の実施の形態］まず、本発明の第１
の実施の形態による固体撮像装置について、図１〜図８
を参照して説明する。

【００４１】図１は、本実施の形態による固体撮像装置
を示す概略平面図であり、複数画素が２次元マトリクス
上に配置された状態を示している。図２は、本実施の形
態による固体撮像装置の単位画素を示す概略平面図であ
り、図１の一部を拡大したものとなっている。図３は、
図２中のＸ１−Ｘ２線に沿った概略断面図である。図４
は、図２中のＹ１−Ｙ２線に沿った概略断面図である。
図５は、図２中のＹ３−Ｙ４線に沿った概略断面図であ
る。図６は、図２中のＸ３−Ｘ４線に沿った概略断面図
である。なお、図６は、理解を容易にするため、他の断
面図である図３〜図５と比例する大きさでは、描かれて
いない。図７は、本実施の形態による固体撮像装置の概
略構成を示す回路図である。図８は、本実施の形態によ
る固体撮像装置の動作を説明するためのパルスタイミン
グチャートである。

【００４２】本実施の形態の以下の説明においては、
「基本的構造」、「回路構成」、「動作」、「特徴的構
造及び製造方法」の４つに分けて説明する。

【００４３】（基本的構造）本実施の形態による固体撮
像装置は、図１〜図６に示すように、高濃度のＮ型半導
体基板１０１と、該半導体基板１０１上に形成された低
濃度のＮ型エピタキシャル層であるＮ型半導体層１０２
とからなる基体を備えている。該基体には、２次元マト
リクス状に配置された複数の画素（本発明では、１次元
状に配置されてもよい。）、及び、図７を参照して後述
する読み出し回路等が形成されている。

【００４４】個々の画素（単位画素）は、図１〜図７に
示すように（画素の構造については図１〜図６を参照。
画素の回路構成については図７を参照。）、入射光に応
じた電荷を生成して蓄積するフォトダイオード１と、フ
ォトダイオード１の電荷をゲート領域１５で受け取り、
これを増幅して出力する増幅素子としての接合型電界効
果トランジスタ（以下、「ＪＦＥＴ」という）２と、フ
ォトダイオード１で生成・蓄積された電荷をＪＦＥＴ２
のゲート領域１５に転送するポリシリコン膜による転送
ゲート３と、フォトダイオード１で過剰に生成された電
荷を排出し、また、ＪＦＥＴ２のゲート領域１５の電位
を制御するリセットドレイン４と、フォトダイオード１
で過剰に生成された電荷をリセットドレイン４に導くオ
ーバーフロー制御領域６ａと、ＪＦＥＴ２のゲート領域
１５とリセットドレイン４との電気的な接続状態を制御
するポリシリコン膜によるリセットゲート５とから、主
に構成されている。

【００４５】本実施の形態では、ＪＦＥＴ２は、Ｎ型半
導体基板１００及びＮ型半導体層１０１をこの順に経由
して給電されることにより作動する素子となっている。
すなわち、ＪＦＥＴ２は、そのＮ型ドレイン領域１６
に、Ｎ型半導体基板１００及びＮ型半導体層１０１をこ
の順に経由して給電されることにより、作動する。

【００４６】前記フォトダイオード１、ＪＦＥＴ２、リ
セットドレイン４及びオーバーフロー制御領域６ａは、
高濃度のＮ型半導体基板１００上に形成されたＮ型半導
体層１０１中に形成され、転送ゲート３及びリセットゲ
ート５はＮ型半導体層１０１上にＳｉＯ₂膜等の絶縁膜
１０２を介して形成されている。

【００４７】フォトダイオード１は、高濃度のＮ型半導
体基板１００上のＮ型半導体層１０１中に形成されたＰ
型電荷蓄積領域１２と、Ｐ型電荷蓄積領域１２上部の半
導体表面近傍に形成された高濃度のＮ型半導体領域１３
と、Ｎ型半導体層１０１とから構成され、入射光に応じ
た電荷を生成して蓄積する。本実施の形態において、Ｎ
型半導体層１０１の不純物濃度が低くされているのは、
空乏層を拡げることにより長波長側の検出感度を上げる
ことにて、フォトダイオード１の感度を高めるためであ
る。

【００４８】ＪＦＥＴ２は、Ｎ型半導体層１０１中に形
成されたＰ型のゲート領域１５と、このＰ型ゲート領域
１５中に形成されたＮ型ソース領域１４及びＮ型チャネ
ル領域１７と、該Ｎ型チャネル領域１７を挟んでソース
領域１４と向き合う位置に形成されたＮ型ドレイン領域
１６とから構成され、フォトダイオード１の電荷をゲー
ト領域１５で受け取り、これを増幅して出力する。

【００４９】ＪＦＥＴ２のＮ型ドレイン領域１６は、画
素の周囲領域（転送ゲート３とリセットゲート５下部の
半導体表面近傍を除く）にも形成され、分離領域を兼用
している。画素の周囲領域に形成されたＮ型ドレイン領
域１６の部分（ただし、オーバーフロー制御領域６ａの
付近など一部の部分を除く）に沿って、当該ドレイン領
域１６の幅方向の両側部分を残して当該Ｎ型ドレイン領
域１６を除去する如く、トレンチ１１１による画素分離
領域１１０が形成されている。この各画素間に形成され
た画素分離領域１１０は、画素間のクロストークを低減
させるとともに、Ｎ型半導体基板１００とＮ型半導体層
１０１における表面側領域（本実施の形態では、ＪＦＥ
Ｔ２のドレイン領域１６）との間の抵抗を低減させるも
のであるが、本発明において特に重要であるので、後に
詳述する。なお、画素分離領域１１０が形成されている
部分のドレイン領域１６は、必ずしも形成しなくてもよ
い。そして、ＪＦＥＴ２のＮ型ドレイン領域１６は、フ
ォトダイオード１の表面近傍に形成された高濃度のＮ型
半導体領域１３と連続して形成されている。また、フォ
トダイオード１を構成するＰＮ接合のＮ型領域（１３、
１０１）と、ＪＦＥＴのＮ型ドレイン領域１６とは、電
気的に接続された構成となっている。さらに、Ｎ型ドレ
イン領域１６は、Ｎ型半導体層１０１を介して、また、
画素分離領域１１０を介して、高濃度のＮ型半導体基板
１００と電気的に接続されている。そして、図面には示
していないが、各画素をマトリクス配置した画素領域の
周囲に基板表面側に形成したドレイン電極（図示せず）
から、高濃度のＮ型半導体基板１００を経由して、更に
はＮ型半導体層１０１及び画素分離領域１１０を経由し
て、ドレイン電圧（電位）が各画素のＪＦＥＴ２のドレ
イン領域１６に供給される。もっとも、前述した図１６
〜図２０に示す従来の固体撮像装置と同様に、基板１０
０の裏面にドレイン電極を形成し、このドレイン電極か
ら各画素のＪＦＥＴ２にドレイン電圧を供給するように
してもよいことは、勿論である。

【００５０】ＪＦＥＴ２のＰ型ゲート領域１５は、Ｎ型
チャネル領域１７を上下から挟むように形成されてお
り、ソースフォロワ動作のゲインを高めると同時にゲイ
ンばらつきを抑圧する構造となっている。

【００５１】転送ゲート３は、フォトダイオード１のＰ
型電荷蓄積領域１２とＪＦＥＴ２のＰ型ゲート領域１５
との境界領域上に絶縁膜を介して形成されたゲート電極
より構成され、フォトダイオード１のＰ型電荷蓄積領域
１２で蓄積された電荷をＪＦＥＴ２のＰ型ゲート領域１
５に転送する。

【００５２】すなわち、フォトダイオード１を構成する
ＰＮ接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送
ゲート３と、ＪＦＥＴ２のＰ型ゲート領域１５とで、Ｐ
チャネルＭＯＳトランジスタが構成されている。

【００５３】リセットドレイン４は、Ｎ型半導体層１０
１中に形成された、Ｐ型電荷排出領域１８より構成さ
れ、フォトダイオード１で過剰に生成された電荷を排出
し、また、リセットゲート５を介して、ＪＦＥＴ２のＰ
型ゲート領域１５の電位を制御する。

【００５４】リセットゲート５は、ＪＦＥＴ２のＰ型ゲ
ート領域１５とリセットドレイン４のＰ型電荷排出領域
１８との境界領域上に絶縁膜１０２を介して形成された
ゲート電極より構成され、ＪＦＥＴ２のＰ型ゲート領域
１５とリセットドレイン４のＰ型電荷排出領域１８との
電気的な接続状態を制御する。

【００５５】すなわち、ＪＦＥＴ２のＰ型ゲート領域１
５と、リセットゲート５と、リセットドレイン４のＰ型
電荷排出領域１８とで、ＰチャネルＭＯＳトランジスタ
が構成されている。

【００５６】オーバーフロー制御領域６ａは、フォトダ
イオード１のＰ型電荷蓄積領域１２と、リセットドレイ
ン４のＰ型電荷排出領域１８との境界領域の半導体層１
０１内部に形成されたＰ型半導体領域からなり、フォト
ダイオード１で過剰に生成された電荷をリセットドレイ
ン４の電荷排出領域１８に導くオーバーフロー動作を制
御する。また、オーバーフロー制御領域６ａ上部の半導
体表面近傍には、高濃度のＮ型半導体領域１６（ＪＦＥ
Ｔ２のＮ型ドレイン領域１６と同一）が形成されいる。

【００５７】すなわち、フォトダイオード１のＰ型電荷
蓄積領域１２、Ｐ型オーバーフロー制御領域６ａ、リセ
ットドレインのＰ型電荷排出領域１８を、それぞれ、ソ
ース領域、チャネル領域、ドレイン領域とし、高濃度の
Ｎ型半導体領域１６及びＮ型半導体層１０１をゲート領
域とした、ＰチャネルＪＦＥＴが形成されている。

【００５８】このＰチャネルＪＦＥＴは、フォトダイオ
ード１が標準的な動作をしている場合はカットオフ（遮
断）状態にあり、フォトダイオード１に強い光が入射し
て、Ｐ型電荷蓄積領域１２にある一定量以上の電荷（こ
の場合は正孔による正電荷）が蓄積されると、つまり、
Ｐ型電荷蓄積領域１２の電位があるレベル以上に上昇す
ると、導通（オン）状態となるように形成されている。

【００５９】したがって、フォトダイオード１で過剰に
生成された電荷は、オーバーフロー制御領域６ａを経由
して、リセットドレイン４のＰ型電荷排出領域１８に流
出する。この過剰電荷はリセットドレイン用コンタクト
穴３０、Ａｌ配線による中継配線２３、中継配線接続穴
３１を経由して、Ａｌ配線によるリセットドレイン配線
２４から排出される。

【００６０】オーバーフロー制御領域６ａ上部の半導体
表面近傍に形成された高濃度のＮ型半導体領域１６（Ｊ
ＦＥＴ２のＮ型ドレイン領域１６と同一）は、フォトダ
イオード１の表面近傍に形成された、高濃度のＮ型半導
体領域１３と連続して形成されている。

【００６１】したがって、フォトダイオード１のＰ型電
荷蓄積領域１２の半導体表面近傍は、周囲領域も含め
て、高濃度のＮ型半導体領域（１３及び１６）で覆われ
た構造となり、フォトダイオード１は埋め込みフォトダ
イオードとなっている。

【００６２】なお、フォトダイオード１の転送ゲート３
側の端部及び転送ゲート３下部には、構造上、高濃度の
Ｎ型半導体領域（１３及び１６）が形成されていない
が、埋め込みフォトダイオードの性能（半導体表面の非
空乏化による低暗電流特性）は保持される。これは、フ
ォトダイオード１が光電変換によって信号電荷の蓄積動
作を行っている期間中は、転送ゲート３は遮断（オフ）
状態で、ハイレベルのパルス電圧が印加されており、結
果として、この領域の半導体表面近傍に電子が誘起さ
れ、高濃度のＮ型半導体領域とされるためである。

【００６３】このように、フォトダイオード１は、ＪＦ
ＥＴ型の横型オーバーフロードレイン構造を備えた、埋
め込み型のフォトダイオードとなっており、縦型オーバ
ーフロードレイン構造の埋め込み型フォトダイオードと
同様、オーバーフロー構造によって、ブルーミング、ス
ミア等のにじみの現象を抑圧することができるととも
に、埋め込みフォトダイオードによって、ＰＮ接合部に
生じる空乏層が半導体表面に達しないため、暗電流が抑
圧される。また、電荷が転送された後にフォトダイオー
ドに電荷が残らない（完全転送、または完全空乏化によ
る）ため、残像、リセットノイズを抑えた理想的な特性
が得られる。

【００６４】なお、フォトダイオード１のＰ型電荷蓄積
領域１２と、Ｐ型オーバーフロー制御領域６ａは同一の
製造工程で形成することがより好ましい。これは、フォ
トダイオード１のＰ型電荷蓄積領域１２とＰ型オーバー
フロー制御領域６ａの接続部に不純物濃度の不連続性が
発生せず（両者がオーバーラップすることによる高濃度
領域が発生せず）、Ｐ型電荷蓄積領域１２の完全空乏化
特性が得やすくなると同時に、製造工程が簡単になるた
めである。

【００６５】その他、ポリシリコン膜による転送ゲート
配線２０、ポリシリコン膜によるリセットゲート配線２
１、中継配線２３，リセットドレイン配線２４、Ａｌ配
線による垂直信号線２２も図に示すように形成されてい
る。すなわち、各ＪＦＥＴ２のＮ型ソース領域１４は、
垂直信号線２２により、垂直走査方向に共通に接続され
ている。また、転送ゲート３は転送ゲート配線２０によ
り、リセットゲート５はリセットゲート配線２１によ
り、それぞれ水平走査方向に共通に接続されている。リ
セットドレイン４の電荷排出領域１８は、コンタクト穴
３０、中継配線２３、中継配線接続穴３１を介して、リ
セットドレイン配線２４により、水平走査方向に共通に
接続されている。また、このリセットドレイン配線２４
はフォトダイオード１以外の部分を遮光する遮光膜を兼
用している。

【００６６】ところで、ＪＦＥＴ２のＰ型ゲート領域１
５とリセットドレイン４のＰ型電荷排出領域１８は、水
平走査方向に隣り合って交互に配置され、両者の境界領
域上には、絶縁膜を介してリセットゲート５がもれなく
配置されている。つまり、リセットゲート５が１画素当
たり２個の割合で形成されている。そして、ＪＦＥＴ２
のＰ型ゲート領域１５と、リセットゲート５と、リセッ
トドレイン４のＰ型電荷排出領域１８とで構成されるＰ
チャネルＭＯＳトランジスタが、水平走査方向に直列に
接続された構成となっている。

【００６７】したがって、リセットゲート５が導通（オ
ン）状態になると、水平走査方向に交互に配置された各
ＪＦＥＴ２のＰ型ゲート領域１５と、各リセットドレイ
ン４のＰ型電荷排出領域１８は、リセットゲート５を介
して、全て電気的に接続される。

【００６８】その結果、ある画素においてリセットドレ
イン配線２４とリセットドレイン４との接続が不完全と
なる解放モードの不良が発生しても、水平走査方向に配
置された他の画素のリセットドレイン４から、前記ＭＯ
Ｓトランジスタを経由してＪＦＥＴのゲート領域は正し
く制御される。

【００６９】フォトダイオード１のＰ型電荷蓄積領域１
２とリセットドレイン４のＰ型電荷排出領域１８は、垂
直走査方向に隣り合って交互に配置され、両者の境界領
域には、オーバーフロー制御領域６ａがもれなく形成さ
れている。つまり、ある画素のフォトダイオード１に強
い光が入射して、過剰に電荷が生成した場合、この過剰
電荷をリセットドレイン４に導くオーバーフロー制御領
域６ａが垂直走査方向に２カ所形成されており、１つの
フォトダイオードに対して、２つの経路でオーバーフロ
ー動作が可能となっている。

【００７０】（回路構成）次に、本実施の形態による固
体撮像装置の回路構成について、図７を参照して説明す
る。

【００７１】前述した構造に関する説明からもわかるよ
うに、単位画素となる各画素は、フォトダイオード１、
ＪＦＥＴ２、転送ゲート３、リセットドレイン４、及
び、１画素あたり２個の割合で存在するリセットゲート
５から構成されている。なお、フォトダイオード１のＮ
型領域（１０１及び１３）（図７では符号は図示せず）
はＪＦＥＴ２のドレイン領域１６（図７では、符号
「Ｄ」で示す）と電気的に接続され、また、フォトダイ
オード１のＰ型領域１３（図７では符号は図示せず）、
転送ゲート３及びＪＦＥＴ２のゲート領域１５（図７で
は符号は図示せず）とでＰチャネルＭＯＳトランジスタ
が構成されている。さらに、ＪＦＥＴ２のゲート領域１
５、リセットゲート５及びリセットドレイン４で構成さ
れるＰチャネルＭＯＳトランジスタが、１画素あたり２
個の割合で存在し、水平走査方向に直列に接続された構
成となっている。

【００７２】図７に示す回路中には明示されていない
が、フォトダイオード１は、１画素あたり２個の割合で
存在するオーバーフロー制御領域６ａ（図７では符号は
図示せず）とリセットドレイン４により、横型オーバー
フロードレイン構造が構成され、１つのフォトダイオー
ド１に対して２つの経路で、過剰電荷をリセットドレイ
ン４に排出する機能を有している。この過剰電荷はリセ
ットドレイン配線２４ａ〜２４ｃ（図１〜図５中のリセ
ットドレイン配線２４ａに相当）を経由して、最終的に
は垂直走査回路７に吸収される。

【００７３】各ＪＦＥＴ２のソース領域１４（図７で
は、符号「Ｓ」で示す）は、マトリクス配置の各列毎に
垂直信号線２２ａ〜２２ｄによって共通に接続されてい
る。

【００７４】各ＪＦＥＴ２のドレイン領域１６（Ｄ）
は、既に説明したように、全画素共通にドレイン電源Ｖ
Ｄに接続されている。

【００７５】転送ゲート３は、マトリクス配置の各行毎
に、転送ゲート配線２０ａ〜２０ｃ（図５中の転送ゲー
ト配線２０に相当）によって水平走査方向に共通に接続
され、垂直走査回路７に接続されている。そして、垂直
走査回路７から送出されるパルスφＴＧ１〜φＴＧ３に
よって、各行毎に動作するようになっている。

【００７６】リセットゲート５は、マトリクス配置の各
行毎に、リセットゲート配線２１ａ〜２１ｃ（図１、図
２、図４、図５中のリセットゲート配線２１に相当）に
よって水平走査方向に共通に接続され、更に各リセット
ゲート配線２１ａ〜２１ｃはマトリクス配置の周囲（左
端または右端）において、全て共通に接続されている。
そして駆動パルスφＲＧによって、全画素同時に動作す
るようになっている。

【００７７】リセットドレイン４は、マトリクス配置の
各行毎に、リセットドレイン配線２４ａ〜２４ｃ（図１
〜図５中のリセットドレイン配線２４に相当）によって
水平走査方向に共通に接続され、垂直走査回路７に接続
されている。そして、垂直走査回路７から送出されるパ
ルスφＲＤ１〜φＲＤ３によって駆動されるようになっ
ている。

【００７８】垂直信号線２２ａ〜２２ｄ（図１〜図４、
図６中のリセットゲート配線２１に相当）は、一方にお
いて、光信号出力転送用ＭＯＳトランジスタＴＳ１〜Ｔ
Ｓ４及び暗出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ
４を介して、光信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出
力蓄積容量ＣＤ１〜ＣＤ４に接続されるとともに、水平
選択ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ４、ＴＨＤ１
〜ＴＨＤ４を経て、水平信号線２７ａ（信号出力線）及
び２７ｂ（暗出力線）に接続されている。

【００７９】前記ＭＯＳトランジスタＴＳ１〜ＴＳ４、
及びＴＤ１〜ＴＤ４は駆動パルスφＴＳ及びφＴＤによ
ってそれぞれ動作するようになっている。また、ＭＯＳ
トランジスタＴＨＳ１〜ＴＨＳ４及び、ＴＨＤ１〜ＴＨ
Ｄ４は水平走査回路８から送出されるパルスφＨ１〜φ
Ｈ４によって順次動作するようになっている。

【００８０】水平信号線２７ａ，２７ｂには、出力バッ
ファアンプ２８ａ，２８ｂ及び、水平信号線のリセット
用ＭＯＳトランジスタＴＲＨＳ、ＴＲＨＤが接続されて
いる。そしてＭＯＳトランジスタＴＲＨＳ，ＴＲＨＤ
は、駆動パルスφＲＨによって動作するようになってい
る。また、水平信号線２７ａ，２７ｂには、寄生容量Ｃ
ＨＳ，ＣＨＤが存在する。

【００８１】垂直信号線２２ａ〜２２ｄは、他方におい
て垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１
〜ＴＲＶ４及び定電流源２６ａ〜２６ｄに接続されてい
る。垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ
１〜ＴＲＶ４は駆動パルスφＲＶによって動作するよう
になっている。

【００８２】（動作）次に、本実施の形態による固体撮
像装置の動作について、図７及び図８を参照して説明す
る。なお、既に説明したように、単位画素を構成する各
画素の転送ゲート３及びリセットゲート５はＰチャネル
型であるため、図７及び図８において、φＴＧ１〜φＴ
Ｇ３及びφＲＧは、他のパルスと極性が逆になる。すな
わち、これらのパルスがローレベルの時に、対応する転
送ゲート３またはリセットゲート５が導通（オン）状態
となり、これらのパルスがハイレベルの時に遮断（オ
フ）状態となる。

【００８３】図８において、ｔ１１〜ｔ１５までの期間
は、第１行目の画素の読み出し動作を示しており、以下
ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞれ
第２行目、第３行目に対応している。また、ｔ１１〜ｔ
１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２の
初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ２
のソースフォロワ動作、ｔ１３が第１行目のフォトダイ
オード１からＪＦＥＴ２への信号電荷の転送動作、ｔ１
４が信号電荷転送後の第１行目のＪＦＥＴ２のソースフ
ォロワ動作に対応した期間で、この４つの動作は水平帰
線期間内に行われる。また、ｔ１５は映像信号出力期間
である。

【００８４】まず、期間ｔ１１の最初で駆動パルスφＲ
Ｄ１をハイレベル（駆動パルスφＲＤ２、φＲＤ３はロ
ーレベルのまま）にして、第１行目の画素のリセットド
レイン４にハイレベルの電圧を、第２行目、第３行目の
リセットドレイン４にはローレベルの電圧を印加する。
そして、ローレベルのφＲＧが印加され、既に導通（オ
ン）状態になっている、全ての画素のリセットゲート５
を経由して、ハイレベルの電圧が第１行目の画素のＪＦ
ＥＴ２のゲート領域に、ローレベルの電圧が第２行目、
第３行目の画素のＪＦＥＴ２のゲート領域に伝わり、第
１行目のＪＦＥＴ２はオン（選択）状態とされ、２行目
以後の各ＪＦＥＴ２はオフ（非選択）状態とされる。

【００８５】そして、期間ｔ１１の終わりにおいて、駆
動パルスφＲＧをハイレベルにして、全ての画素のリセ
ットゲート５を遮断（オフ）状態にすることによって、
各ＪＦＥＴ２のゲート領域は、オン（選択）状態、オフ
（非選択）状態を保持したまま、フローティング状態と
される。すなわち、選択された行のＪＦＥＴ２のゲート
領域１５はハイレベルの電位に、非選択行のＪＦＥＴ２
のゲート領域１５はローレベルの電位に初期化される。

【００８６】この期間ｔ１１の動作において、本実施の
形態による固体撮像装置は、ＪＦＥＴ２のゲート領域１
５、リセットゲート５及びリセットドレイン４で構成さ
れるＰチャネルＭＯＳトランジスタが水平走査方向に直
列に接続されているため、たとえある画素においてリセ
ットドレイン４とリセットドレイン配線２４ａ〜２４ｃ
との接続が不完全となる解放モードの不良が発生して
も、水平走査方向に配置された他のリセットドレイン４
から前記ＭＯＳトランジスタを経由してＪＦＥＴ２のゲ
ート領域１５は正しく制御され、選択行の場合はハイレ
ベル、非選択行の場合はローレベルの電位に初期化され
る。

【００８７】期間ｔ１２においては、駆動パルスφＲＶ
をローレベルにして、リセット用トランジスタＴＲＶ１
〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各Ｊ
ＦＥＴ２がソースフォロワ動作を行う。なお、この期間
ｔ１２中において、駆動パルスφＴＤはハイレベルで暗
出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４は導通
（オン）状態となっており、各ＪＦＥＴ２のゲート領域
１５の初期化直後の電位に対応した出力（暗時出力）電
圧が暗出力蓄積容量ＣＤ１〜ＣＤ４に充電される。

【００８８】期間ｔ１３においては、駆動パルスφＴＧ
１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイ
レベルのまま）にして第１行目の画素の転送ゲート３を
導通（オン）状態にし、第１行目のフォトダイオード１
で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域
１５に転送する。なお、信号電荷を転送した後のＪＦＥ
Ｔ２のゲート領域１５の電位は、信号電荷量／ゲート容
量の分だけ変化（この場合は上昇）する。

【００８９】期間ｔ１３の終わりで、駆動パルスφＴＧ
１をハイレベルにして転送ゲート３を遮断（オフ）状態
にすると、第１行目のフォトダイオード１は、光電変換
による次の信号電荷蓄積動作に入る。図８において、ｔ
ＬＩはフォトダイオードの電荷蓄積時間を示している。

【００９０】期間ｔ１４においては、期間ｔ１２と同様
に、駆動パルスφＲＶをローレベルにして、リセット用
トランジスタＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態に
して、第１行目の各ＪＦＥＴ２がソースフォロワ動作を
行う。この期間ｔ１４中において、駆動パルスφＴＳは
ハイレベルで光信号出力転送用ＭＯＳトランジスタＴＳ
１〜ＴＳ４は導通（オン）状態となっており、各ＪＦＥ
Ｔ２のゲート領域１５へ電荷を転送した後の電位に対応
した出力（信号出力）電圧が光信号出力蓄積容量ＣＳ１
〜ＣＳ４に充電される。

【００９１】定電流源２６ａ〜２６ｄは、期間ｔ１２及
びｔ１４におけるソースフォロワ動作の負荷となり、Ｊ
ＦＥＴの動作点と動作速度を制御する。

【００９２】前記、ソースフォロワ動作の電荷増幅率
は、光信号出力蓄積容量ＣＳ１〜ＣＳ４とＪＦＥＴのゲ
ート容量Ｃｇとの比（ＣＳ／Ｃｇ）で決まり、数百倍か
ら千倍以上という高い増幅率を得ることが可能である。

【００９３】また、このソースフォロワ動作は水平帰線
期間内に１行毎に行われるため、水平走査（例えばφＨ
１〜φＨ４）に同期して１画素毎に増幅される画素と比
べて、増幅動作の時間を長くすることが可能であり、光
信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出力蓄積容量ＣＤ
１〜ＣＤ４の容量値を大きくすることによって、動作帯
域を１桁から２桁狭くできる。したがって、増幅動作に
伴うノイズを大幅に抑圧することが可能である。

【００９４】期間ｔ１５においては、水平走査回路８か
ら駆動パルスφＨ１〜φＨ４を順次出力して、光信号出
力蓄積容量ＣＳ１〜ＣＳ４及び、暗出力蓄積容量ＣＤ１
〜ＣＤ４に蓄積された電荷を、それぞれ水平信号線２７
ａ（信号出力線）及び２７ｂ（暗出力線）に転送し、出
力バッファアンプ２８ａ，２８ｂを経て、出力端子ＶＯ
Ｓ及びＶＯＤから映像信号を出力する。また、駆動パル
スφＲＨを順次出力して、水平信号線（２７ａ，２７
ｂ）のリセットを行う。

【００９５】出力端子ＶＯＳ，ＶＯＤから得られた映像
信号は、図示しない外部演算回路によって減算処理され
る。これは出力端子ＶＯＳから得られる映像信号は光信
号成分（Ｓ）と暗成分（Ｄ）が含まれており、出力端子
ＶＯＤから得られる映像信号には暗成分（Ｄ）のみが含
まれているため、出力端子ＶＯＳ，ＶＯＤから得られた
映像信号を減算処理（ＶＯＳ−ＶＯＤ）することによ
り、光信号成分に応じた映像信号のみを抽出するためで
ある。

【００９６】ＶＯＳ，ＶＯＤ両者に含まれる暗成分とし
ては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固
定パターンノイズ、リセットドレイン４からリセットゲ
ート５を介してＪＦＥＴ２のゲート領域１５を初期化し
た時に発生するリセットノイズ、ＪＦＥＴ２と定電流源
（２６ａ〜２６ｄ）によるソースフォロワ動作時に発生
する１／ｆノイズ等がある。

【００９７】すなわち、ＶＯＳとＶＯＤを減算処理する
ことにより、前記ノイズ成分を除去した光信号成分のみ
の映像信号を抽出することができ、Ｓ／Ｎ比が向上す
る。

【００９８】以上に示した期間ｔ１１〜期間ｔ１５に対
する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及
び期間ｔ３１〜期間ｔ３５において、それぞれ第２行
目、第３行目に対して繰り返して、同様に行われる。

【００９９】図８において、リセットドレイン４の駆動
パルス（φＲＤ１〜φＲＤ３）はほとんどの期間ローレ
ベルであり、フォトダイオード１で発生した過剰電荷
は、オーバーフロー制御領域６ａを経由してこのローレ
ベルとなっているリセットドレイン４に流出する。

【０１００】ところが、期間ｔ１１〜ｔ１４の間は、駆
動パルスφＲＤ１がハイレベル（φＲＤ２，φＲＤ３は
ローレベル状態）となっているため、１行目のリセット
ドレイン４に対するオーバーフロー動作は、停止（また
は状態が変化）する。

【０１０１】ｔ２１〜ｔ２４、ｔ３１〜ｔ３４におけ
る、それぞれ２行目、３行目のリセットドレイン４に対
するオーバーフロー動作も同様である。

【０１０２】しかしながら、１つのフォトダイオード１
に対して垂直走査方向に２つの経路でオーバーフロー動
作が可能となっている本実施の形態による固体撮像装置
においては、一方の経路が一時的にオーバーフロー動作
を停止する場合においても、他方の経路にてオーバーフ
ロー動作が正常に行われるため、ブルーミング、スミア
等のにじみの現象を抑圧することができる。

【０１０３】以上のように、フォトダイオード１、ＪＦ
ＥＴ２、転送ゲート３、リセットドレイン４、１画素当
たり２つのリセットゲート５、１画素当たり２つのオー
バーフロー制御領域６ａを備えた画素をマトリクス状に
配置して構成した本実施の形態による固体撮像装置は、
横型オーバーフロードレイン構造で埋込型のフォトダイ
オードを採用しているため、暗電流、残像、リセットノ
イズ、及びブルーミング、スミアが抑圧され、また、光
信号出力蓄積容量及び暗出力蓄積容量を負荷としたＪＦ
ＥＴ２の狭帯域ソースフォロワ動作によって、高い電荷
増幅率の実現と共に増幅動作時のノイズが抑圧される。
さらに、ＶＯＳとＶＯＤを減算処理することによって、
ＪＦＥＴ２のしきい値電圧のばらつきによる固定パター
ンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発
生するリセットノイズ、ソースフォロワ動作時の１／ｆ
ノイズ等が抑圧される。したがって、高感度で低ノイズ
の（Ｓ／Ｎ比が高い）映像信号が得られる。

【０１０４】また、本実施の形態による固体撮像装置に
おいては、ドレイン配線が削除されているため、ドレイ
ン配線と垂直信号線との短絡モードによる不良が解消さ
れ、製造歩留まりが向上する。

【０１０５】また、リセットドレインとリセットドレイ
ン配線との接続が不完全となる解放モードの不良が発生
してもＪＦＥＴのゲート領域は正しく制御されるため、
縦線状の画像欠陥が減少し、製造歩留まりが向上する。

【０１０６】また、フォトダイオード１の受光開口率が
増加するため感度が向上する。

【０１０７】また、光電変換によりフォトダイオード１
深部で発生した電荷もフォトダイオード１に蓄積される
ようになるため、感度（特に波長の長い光に対する感
度）が向上する。

【０１０８】（特徴的構造及び製造方法）次に、本実施
の形態による固体撮像装置の特徴的構造である前記トレ
ンチ１１１による画素分離領域１１０について、図１、
図２、図４及び図６を参照して詳細に説明する。

【０１０９】既に説明したように、本実施の形態では、
画素分離領域１１０は、図１及び図２に示すように、画
素の周囲領域に形成されたＮ型ドレイン領域１６の部分
（ただし、オーバーフロー制御領域６ａの付近など一部
の部分を除く）に沿って、当該ドレイン領域１６の幅方
向の両側部分を残して当該Ｎ型ドレイン領域１６を除去
する如く形成され、各画素間に形成されている。画素分
離領域１１０が形成されている部分のドレイン領域１６
は、必ずしも形成しなくてもよい。この場合、フォトダ
イオード１の領域を拡大することができ、好ましい。

【０１１０】本実施の形態では、画素分離領域１１０
は、図４及び図６に示すように、トレンチ１１１に埋め
込まれたＮ型不純物を含有するポリシリコン１１２と、
Ｎ型拡散層１１３とから構成されている。

【０１１１】トレンチ１１１は、Ｎ型半導体層１０１
に、Ｎ型半導体層１０１の表面から、Ｎ型半導体基板１
００のＮ型半導体層１０１側の表面にちょうど達する深
さで形成されている。もっとも、トレンチ１１１の深さ
をもっと深くして、トレンチ１１１がＮ型半導体基板１
００の内部まで至るように形成してもよい。

【０１１２】また、トレンチ１１１は、Ｎ型不純物を含
有するポリシリコン１１２のみで埋め込まれている。本
実施の形態では、Ｎ型拡散層１１３は、ポリシリコン１
１２が含有していたＮ型不純物によるものである。Ｎ型
拡散層１１３は、ポリシリコン１１２におけるトレンチ
１１１の内壁に沿った部分に沿ってトレンチ１１１の外
側に形成されている。すなわち、本実施の形態では、ト
レンチ１１１がポリシリコン１１２のみで埋め込まれて
いるので、Ｎ型拡散層１１３は、トレンチ１１１の内壁
全体に沿って、トレンチ１１１の外側に形成されてい
る。

【０１１３】この画素分離領域１１０が形成されている
ことによって、画素間のクロストークの低減（すなわ
ち、画素分離）と、Ｎ型半導体基板１００とＮ型半導体
層１０１における表面側領域（本実施の形態では、ＪＦ
ＥＴ２のドレイン領域１６等）との間の抵抗の低減と
が、両方同時に達成される。

【０１１４】すなわち、ポリシリコン１１２中のキャリ
ア拡散長が極めて短いことから、隣接画素で発生した光
発生電荷すなわちキャリアーの混入量、すなわちクロス
トーク量を著しく減少させることができるのである。こ
れは、画素分離領域を拡散領域により形成する従来の画
素分離技術に比べて著しい利点である。

【０１１５】また、Ｎ型不純物を含有するポリシリコン
１１２が、高濃度のＮ型半導体基板１００とＪＦＥＴ２
のＮ型ドレイン領域１６とを電気的に接続する接続路と
なるので、Ｎ型半導体基板１００とドレイン領域１６と
が単に低濃度のＮ型半導体層１０１を介して電気的に接
続されている場合に比べて、両者の間の抵抗が著しく低
減されるのである。したがって、本実施の形態では、前
述したようにＮ型半導体基板１００からドレイン電圧が
給電されるが、ドレイン領域１６に至るまでの電位降下
が小さくなる。このため、前述したように空乏層を拡げ
ることにより長波長側の検出感度を上げ、フォトダイオ
ード１の感度を高めるためにＮ型半導体層１０１の不純
物濃度が低くされているが、ＪＦＥＴ２の特性が不安定
になるようなおそれがない。なお、ポリシリコン１１２
の不純物濃度は高いことが好ましい。

【０１１６】なお、ポリシリコン１１２に代えて、少な
くともＮ型半導体層１０１に対して導電性を有する他の
導電材料、例えば、金属等を埋め込んでもよい。

【０１１７】ところで、前記画素分離領域１１０は、例
えば、図９〜図１１にそれぞれ示すように変形してもよ
い。

【０１１８】図９〜図１１は、それぞれ画素分離領域１
１０の他の構造例を示す概略断面図であり、図６の断面
図に対応している。図９〜図１１において、図６中の要
素と同一又は対応する要素には同一符号を付し、その重
複する説明は省略する。

【０１１９】図９に示す画素分離領域１１０が図６に示
す画素分離領域１１０と異なる所は、トレンチ１１１が
Ｎ型半導体基板１００のＮ型半導体層１０１側の表面に
達していない点のみである。この場合には、トレンチ１
１１の深さに応じたクロストーク及び抵抗の低減の効果
が得られるのみならず、図６に示す画素分離領域１１０
に比べて、トレンチ１１１の形成方法が簡易となるため
に歩留りの向上やトレンチ１１１の開口幅の微細化が可
能となる。

【０１２０】図１０に示す画素分離領域１１０が図６に
示す画素分離領域１１０と異なる所は、ポリシリコン１
１２がトレンチ１１１の内壁に沿った部分に埋め込ま
れ、トレンチ１１１の残りの部分に酸化膜や窒化膜など
の絶縁物１１４が埋め込まれている点のみである。この
場合には、ポリシリコン１１２によって抵抗の低減が達
成され、絶縁物１１４によってクロストークの完全な抑
制が達成される。クロストークが絶縁膜１１４にて完全
に抑制されるのは、高濃度のＮ型半導体基板１００より
深いところで発生したキャリアーは、高濃度のＮ型半導
体基板１００に吸収され実質的に信号電荷として作用し
ないことと、Ｎ型半導体基板１００より比較的浅いとこ
ろで発生したキャリアは隣接画素と絶縁膜１１４にて完
全に分離されているので、キャリアーが隣接画素に混入
することがないことによる。

【０１２１】図１１に示す画素分離領域１１０が図６に
示す画素分離領域１１０と異なる所は、トレンチ１１１
の内壁に沿った部分のうちのトレンチ１１１の底面に沿
った部分及びトレンチ１１１の開口付近の部分を除く部
分に酸化膜や窒化膜などの絶縁物１１４が埋め込まれ、
トレンチ１１１の残りの部分にポリシリコン１１２がが
埋め込まれている点のみである。なお、ポリシリコン１
１２が含有していたＮ型不純物によるＮ型拡散層１１３
は、ポリシリコン１１２におけるトレンチ１１１の内壁
に沿った部分に沿ってトレンチ１１１の外側に形成され
ている。この場合には、図１０に示す画素分離領域１１
０の場合と同様に、ポリシリコン１１２によって抵抗の
低減が達成され、絶縁物１１４によってクロストークの
完全な抑制が達成される。

【０１２２】次に、本実施の形態による固体撮像装置の
製造方法の一例について、前記画素分離領域１１０の形
成方法を中心として、図１２及び図１３を参照して説明
する。ただし、図１２及び図１３は、画素分離領域１１
０として、図１０に示す構造のものを採用した場合にお
ける製造方法を示し、図１０（したがって、図６）に対
応する断面を示している。

【０１２３】まず、高濃度のＮ型半導体基板１００上
に、低濃度のエピタキシャル層としてＮ型半導体層１０
１を成長させる。次に、トレンチ形成用マスクとして酸
化膜マスク２０１を用いて、トレンチ１１１が、ドライ
エッチングにて形成される（図１２（ａ））。

【０１２４】次に、図１２（ａ）に示す状態の基板上
に、ＣＶＤ法にてポリシリコン膜１１２をデポする。本
例では、このデポは、トレンチ１１１の内壁に沿った部
分にポリシリコン膜１１２が形成されるように行われる
（図１２（ｂ））。このようにトレンチ１１１を完全に
ポリシリコン膜１１２で埋め込まない場合には、ポリシ
リコン膜１１２へのＮ型不純物のドーピングは、デポ時
に行っても、デポ後に液体ソース源等を用いた拡散で行
ってもよい。一方、図６に示す画素分離領域１１０を形
成する場合には、ポリシリコン膜１１２をトレンチ１１
１に完全に埋め込むことになるが、この場合には、デポ
時にポリシリコン膜１１２へＮ型不純物をドーピングす
ることが好ましい。

【０１２５】次いで、図１２（ｂ）に示す状態の基板上
に、トレンチ１１１の残りの部分が完全に埋め込まれる
ように、酸化膜１１４を形成する（図１２（ｃ））。こ
の工程は、ＣＶＤ法による酸化膜デポでも、ポリシリコ
ン膜１１２のドライ酸化でもよいが、長時間のドライ酸
化は、欠陥を誘起する可能性があるため、好ましくな
い。

【０１２６】その後、ＣＭＰ法にて酸化膜１１４を除去
し（図１３（ａ））、引き続いて、トレンチ１１１の外
部のポリシリコン膜１１２及び酸化膜２０１をＣＭＰ法
にて同時に除去する（図１３（ｂ））。この２段階のＣ
ＭＰは、同一条件での研磨でも構わないが、少なくとも
後者のＣＭＰにおいて、酸化膜２０１とポリシリコン膜
１１２の研磨レートが等しいか、あるいは酸化膜２０１
の研磨レートが若干小さいことが好ましい。

【０１２７】更に、図面には示していないが、フォトダ
イオード１のＰ型電荷蓄積領域１２を通常のフォトリソ
・注入・洗浄・アニール工程にて形成するが、このアニ
ールによりトレンチ１１１内のポリシリコン膜１１２か
らＮ型不純物がトレンチ１１１の外部に拡散し、Ｎ型第
１導電型分離拡散領域１１３が更に形成される（図１
０）。更に、本実施の形態による固体撮像装置の前述し
た各構成要素が通常の半導体装置の製造プロセスに従っ
て形成され、本実施の形態による固体撮像装置が完成す
る。もっとも、前述したトレンチ１１１による画素分離
領域１１０の形成前又は形成途中において、いくつかの
要素を形成することができる。例えば、Ｐ型電荷蓄積領
域１２やＮ型ドレイン領域１６などの領域は、トレンチ
１１１形成前に形成しておいてもよい。

【０１２８】この製造工程によれば、トレンチ１１１の
外部のポリシリコン１１２及び酸化膜１１４，２０１を
除去する工程において、ＣＭＰ法を用いることにより、
同一装置の同一工程において、ポリシリコン膜１１２及
び酸化膜１１４，２０１を同時に除去することができ、
また、トレンチ１１１の内部の膜１１２，１１４をオー
バーエッチングすることなく形成できるので、トレンチ
１１１の上部も平坦に形成することができ、その後のＡ
ｌ配線２２の形成工程等においても歩留まりを向上させ
ることができる。

【０１２９】なお、図６、図９及び図１１に示す各画素
分離領域１１０を形成する場合であっても、前述した製
造方法と同様の製造方法を採用することができる。な
お、図１１に示す画素分離領域１１０を形成する場合に
は、図１２（ａ）に示す状態の基板上に、トレンチ１１
１の内壁に沿った部分に形成されるように、酸化膜１１
４を形成した後、酸化膜１１４におけるトレンチ１１１
の底面に沿った部分及びトレンチ１１１の開口付近の部
分を、異方性のドライエッチング等により除去し、その
後、当該基板上に、トレンチ１１１の残りの部分が完全
に埋め込まれるように、ＣＶＤ法にてポリシリコン膜１
１２をデポすればよい。

【０１３０】［第２の実施の形態］次に、本発明の第２
の実施の形態による固体撮像装置について、図１４及び
図１５を参照して説明する。

【０１３１】図１４は、本実施の形態による固体撮像装
置を示す概略平面図である。図１５は、図１４中のＸ１
３−Ｘ１４線に沿った概略断面図である。図１４及び図
１５において、図１６〜図１９中の要素と同一又は対応
する要素には同一符号を付し、その重複した説明は省略
する。

【０１３２】なお、図１４中のＸ１１−Ｘ１２線に沿っ
た概略断面図は図１７と同一となり、図１４中のＹ１１
−Ｙ１２線に沿った概略断面図は図１９と同一となり、
本実施の形態による固体撮像装置の画素及び読み出し回
路系の基本構成を示す回路図は図２０と同一となる。

【０１３３】本実施の形態による固体撮像装置が前述し
た図１６〜図２０に示す従来の固体撮像装置と異なる所
は、画素分離領域２１０が、各画素間において、各画素
の周囲領域にその一部を除いて、画素分離領域としての
高濃度のＮ型拡散領域３１１の代わりに、形成されてい
る点のみである。この画素分離領域２１０は、前述した
図６に示す画素分離領域１１０と同様に、トレンチ１１
１に埋め込まれたＮ型不純物を含有するポリシリコン１
１２と、Ｎ型拡散層１１３とから構成されている。画素
分離領域２１０は、このような構成に代えて、図９、図
１０又は図１１に示す画素分離領域１１０と同様に構成
してもよい。

【０１３４】したがって、本実施の形態では、この画素
分離領域２１０が形成されていることによって、画素間
のクロストークの低減（すなわち、画素分離）と、Ｎ型
半導体基板３０１とＮ型半導体層３０２における表面側
領域との間の抵抗の低減とが、両方同時に達成される。

【０１３５】本実施の形態による固体撮像装置において
も、図１６〜図２０に示す従来の固体撮像装置と同じ
く、バイポーラトランジスタＴｒが高濃度のＮ型半導体
基板３０１及び低濃度のＮ型半導体層３０２をこの順に
経由して給電されることにより作動されるが、本実施の
形態では、前述したように、画素分離領域２１０によっ
て前記抵抗の低減が達成されるので、たとえＮ型半導体
層３０２の不純物濃度を低くしても、Ｎ型半導体基板３
０１からの電位がＮ型半導体層３０２へ十分伝わり、バ
イポーラトランジスタＴｒの性能が低下することがない
とともにそのバラツキが増大することなく、固体撮像装
置としての性能が低下することがない。したがって、固
体撮像装置としての性能を低下させることなく、Ｎ型半
導体層３０２の不純物濃度を低くして、検出感度を長波
長側へも拡げることができ、かつ、クロストークを抑制
することができる。

【０１３６】以上、本発明の各実施の形態について説明
したが、本発明はこれらの実施の形態に限定されるもの
ではない。

【０１３７】例えば、前述した各実施の形態において、
Ｎ型とＰ型とを逆にしてもよいことは言うまでもない。

【０１３８】

【発明の効果】以上説明したように、本発明によれば、
画素間のクロストークを低減させることができるととも
に、画素を構成する素子への給電の途中経路をなす低濃
度の半導体層の不純物濃度を低くしても、当該素子に十
分な給電を与えて当該素子の性能を十分に発揮させるこ
とができる固体撮像装置を提供することができる。

【０１３９】また、本発明によれば、このような固体撮
像装置の製造に適した製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による固体撮像装置
を示す概略平面図である。

【図２】前記第１の実施の形態による固体撮像装置の単
位画素を示す概略平面図である。

【図３】図２中のＸ１−Ｘ２線に沿った概略断面図であ
る。

【図４】図２中のＹ１−Ｙ２線に沿った概略断面図であ
る。

【図５】図２中のＹ３−Ｙ４線に沿った概略断面図であ
る。

【図６】図２中のＸ３−Ｘ４線に沿った概略断面図であ
る。

【図７】前記第１の実施の形態による固体撮像装置の概
略構成を示す回路図である。

【図８】前記第１の実施の形態による固体撮像装置の動
作を説明するためのパルスタイミングチャートである。

【図９】画素分離領域の他の構造例を示す概略断面図で
ある。

【図１０】画素分離領域の更に他の構造例を示す概略断
面図である。

【図１１】画素分離領域の更に他の構造例を示す概略断
面図である。

【図１２】前記第１の実施の形態による固体撮像装置の
製造工程を示す図である。

【図１３】図１２に示す工程に引き続く工程を示す図で
ある。

【図１４】本発明の第２の実施の形態による固体撮像装
置を示す概略平面図である。

【図１５】図１４中のＸ１３−Ｘ１４線に沿った概略断
面図である。

【図１６】従来の固体撮像装置を示す概略平面図であ
る。

【図１７】図１６中のＸ１１−Ｘ１２線に沿った概略断
面図である。

【図１８】図１６中のＸ１３−Ｘ１４線に沿った概略断
面図である。

【図１９】図１６中のＹ１１−Ｙ１２線に沿った概略断
面図である。

【図２０】前記従来の固体撮像装置の画素及び読み出し
回路系の基本回路構成を示す回路図である。

【符号の説明】

１フォトダイオード２接合型電界効果トランジスタ（ＪＦＥＴ）３転送ゲート４リセットドレイン５リセットゲート６ａオーバーフロー制御領域７垂直走査回路８水平走査回路１２Ｐ型電荷蓄積領域１３Ｎ型半導体領域１４Ｎ型ソース領域１５Ｐ型ゲート領域１６Ｎ型ドレイン領域１７Ｎ型チャネル領域１８Ｐ型電荷排出領域２０，２０ａ〜２０ｃ転送ゲート配線２１，２１ａ〜２１ｃリセットゲート配線２２，２２ａ〜２２ｄ垂直信号線２３中継配線２４，２４ａ〜２４ｃリセットドレイン配線２６ａ〜２６ｄ定電流源２７ａ，２７ｂ水平信号線２８ａ，２８ｂ出力バッファアンプ３０リセットドレイン用コンタクト穴３１中継配線接続穴１００，３０１高濃度のＮ型半導体基板１０１，３０２低濃度のＮ型半導体層（エピタキシャ
ル層）１１０，２１０画素分離領域１１１トレンチ１１２ポリシリコン１１３Ｎ型拡散層１１４絶縁物ＴｒバイポーラトランジスタＣｏｘ，Ｃｒ容量３０３ＰＭＯＳＦＥＴ３０４転送ＭＯＳＦＥＴ３０５リセットＭＯＳＦＥＴＶＬ垂直出力線３０６Ｐ型拡散領域（ベース）３０７Ｎ型拡散領域（エミッタ）３０８金属膜（コレクタ電極）３０９中継配線用ポリシリコン３１０Ａｌ配線３１１Ｎ型拡散領域

Claims

【特許請求の範囲】

【請求項１】高濃度の第１導電型半導体基板と該第１
導電型半導体基板上に形成された低濃度の第１導電型半
導体層とからなる基体を備え、該基体に複数の画素が形
成され、前記各画素が、前記第１導電型半導体基板及び
前記第１導電型半導体層をこの順に経由して給電される
ことにより作動する素子を含む固体撮像装置であって、前記基体には、前記各画素間において、トレンチが前記
第１導電型半導体層の表面から形成され、前記第１導電型半導体基板と前記第１導電型半導体層に
おける表面側領域との間の抵抗が低減するとともに、前
記各画素間のクロストークが低減するように、前記トレ
ンチに１種以上の材料が埋め込まれたことを特徴とする
固体撮像装置。
【請求項２】前記トレンチが前記第１導電型半導体基
板の前記第１導電型半導体層側の表面に達していること
を特徴とする請求項１記載の固体撮像装置。
【請求項３】前記トレンチが前記第１導電型半導体基
板の表面に達していないことを特徴とする請求項１記載
の固体撮像装置。
【請求項４】前記トレンチが、少なくとも前記第１導
電型半導体層に対して導電性を有する導電材料のみで埋
め込まれたことを特徴とする請求項１乃至３のいずれか
に記載の固体撮像装置。
【請求項５】前記トレンチが、少なくとも前記第１導
電型半導体層に対して導電性を有する導電材料と、絶縁
物とで埋め込まれたことを特徴とする請求項１乃至３の
いずれかに記載の固体撮像装置。
【請求項６】少なくとも前記第１導電型半導体層に対
して導電性を有する導電材料が前記トレンチの内壁に沿
った部分に埋め込まれ、前記トレンチの残りの部分に絶
縁物が埋め込まれたことを特徴とする請求項１乃至３の
いずれかに記載の固体撮像装置。
【請求項７】前記トレンチの内壁に沿った部分のうち
の前記トレンチの底面に沿った部分及び前記トレンチの
開口付近の部分を除く部分に絶縁物が埋め込まれ、前記
トレンチの残りの部分に、少なくとも前記第１導電型半
導体層に対して導電性を有する導電材料が埋め込まれた
ことを特徴とする請求項１乃至３のいずれかに記載の固
体撮像装置。
【請求項８】前記導電材料が、第１導電型不純物を有
するポリシリコンであることを特徴とする請求項４乃至
７のいずれかに記載の固体撮像装置。
【請求項９】前記導電材料における前記トレンチの内
壁に沿った部分に沿って、前記トレンチの外側に第１導
電型拡散層が形成されたことを特徴とする請求項４乃至
８記載の固体撮像装置。
【請求項１０】前記第１導電型半導体層がエピタキシ
ャル層であることを特徴とする請求項１乃至９のいずれ
かに記載の固体撮像装置。
【請求項１１】前記素子が増幅素子であることを特徴
とする請求項１乃至１０のいずれかに記載の固体撮像装
置。
【請求項１２】請求項１乃至１１のいずれかに記載の
固体撮像装置を製造する方法であって、前記基体に前記トレンチを形成する工程と、前記基体上に、前記トレンチを埋め込むように、それぞ
れ前記１種以上の材料からなる１つ以上の膜を形成する
工程と、前記１つ以上の膜における前記トレンチの外部の部分
を、ＣＭＰ法により除去する工程と、を含むことを特徴とする固体撮像装置の製造方法。