JPH0864817A - 高耐圧トランジスタを有する半導体装置およびその製造方法 - Google Patents
高耐圧トランジスタを有する半導体装置およびその製造方法Info
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- JPH0864817A JPH0864817A JP6200668A JP20066894A JPH0864817A JP H0864817 A JPH0864817 A JP H0864817A JP 6200668 A JP6200668 A JP 6200668A JP 20066894 A JP20066894 A JP 20066894A JP H0864817 A JPH0864817 A JP H0864817A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 ドレイン耐圧を確保し、かつ二段目のトラン
ジスタの微細化を図ることができる高耐圧トランジスタ
を有する半導体装置およびその製造方法を提供するこ
と。 【構成】 Ｐ型のウェル３４と、ウェル３４の表面に形
成されたＮ型のソース・ドレイン領域５０ａ，５０ｂを
有する第１段トランジスタ３８と、第１段トランジスタ
３８の一方のソース・ドレイン領域５０ｂを共用するよ
うに、ウェル３４の表面に形成される第２段トランジス
タ４０とを有し、第２段トランジスタ４０の下方に位置
するウェル３４の中程度深さ位置に、Ｎ型の不純物濃度
を高めるディープ領域５８が形成してある。
ジスタの微細化を図ることができる高耐圧トランジスタ
を有する半導体装置およびその製造方法を提供するこ
と。 【構成】 Ｐ型のウェル３４と、ウェル３４の表面に形
成されたＮ型のソース・ドレイン領域５０ａ，５０ｂを
有する第１段トランジスタ３８と、第１段トランジスタ
３８の一方のソース・ドレイン領域５０ｂを共用するよ
うに、ウェル３４の表面に形成される第２段トランジス
タ４０とを有し、第２段トランジスタ４０の下方に位置
するウェル３４の中程度深さ位置に、Ｎ型の不純物濃度
を高めるディープ領域５８が形成してある。
Description
【０００１】
【産業上の利用分野】本発明は、二重ゲート構造の高耐
圧トランジスタを有する半導体装置およびその製造方法
に係り、さらに詳しくは、ドレイン耐圧を確保し、かつ
二段目のトランジスタの微細化を図ることができる高耐
圧トランジスタを有する半導体装置およびその製造方法
に関する。
圧トランジスタを有する半導体装置およびその製造方法
に係り、さらに詳しくは、ドレイン耐圧を確保し、かつ
二段目のトランジスタの微細化を図ることができる高耐
圧トランジスタを有する半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】従来例に係る二重ゲート構造の高耐圧ト
ランジスタを有する半導体装置の要部断面を図９に示
す。図９に示すように、半導体基板２の表面に、素子分
離領域（ＬＯＣＯＳ）４が形成してある。ＬＯＣＯＳ４
で囲まれた半導体基板２の表面には、高耐圧トランジス
タ用ウェル６と、通常トランジスタ用ウェル８とがイオ
ン注入法により形成してある。
ランジスタを有する半導体装置の要部断面を図９に示
す。図９に示すように、半導体基板２の表面に、素子分
離領域（ＬＯＣＯＳ）４が形成してある。ＬＯＣＯＳ４
で囲まれた半導体基板２の表面には、高耐圧トランジス
タ用ウェル６と、通常トランジスタ用ウェル８とがイオ
ン注入法により形成してある。
【０００３】高耐圧用ウェル６の表面には、第１段トラ
ンジスタ１０と第２段トランジスタ１２とから成る高耐
圧トランジスタが形成してあり、通常トランジスタ用ウ
ェル８の表面には、通常トランジスタ１４が形成してあ
る。第１段トランジスタ１０は、ゲート絶縁膜１６と、
ゲート電極１８と、ソース・ドレイン領域２０ａ，２０
ｂとから成る。第２段トランジスタ１２は、ゲート絶縁
膜１６と、ゲート電極１８と、ソース・ドレイン領域２
０ｂ，２０ｃとから成る。第１段トランジスタ１０の一
方のソース・ドレイン領域２０ｂは、第２段トランジス
タ１２の一方のソース・ドレイン領域でもあり、共用化
してある。すなわち、第１段トランジスタ１２と第２段
トランジスタとは直列に接続してある。
ンジスタ１０と第２段トランジスタ１２とから成る高耐
圧トランジスタが形成してあり、通常トランジスタ用ウ
ェル８の表面には、通常トランジスタ１４が形成してあ
る。第１段トランジスタ１０は、ゲート絶縁膜１６と、
ゲート電極１８と、ソース・ドレイン領域２０ａ，２０
ｂとから成る。第２段トランジスタ１２は、ゲート絶縁
膜１６と、ゲート電極１８と、ソース・ドレイン領域２
０ｂ，２０ｃとから成る。第１段トランジスタ１０の一
方のソース・ドレイン領域２０ｂは、第２段トランジス
タ１２の一方のソース・ドレイン領域でもあり、共用化
してある。すなわち、第１段トランジスタ１２と第２段
トランジスタとは直列に接続してある。
【０００４】通常トランジスタ１４は、ゲート絶縁膜１
６と、ゲート電極１８と、ソース・ドレイン領域２０
ｄ，２０ｅとから成る。通常トランジスタ１４のゲート
電極１８の側部には、ＬＤＤ用サイドウォール２２が形
成してある。このＬＤＤ用サイドウォール２２の下方に
位置するウェル８の表面には、ソース・ドレイン領域２
０ｄ，２０ｅの一部となるＬＤＤ（Lightly Doped Dr
ain）領域２４が形成してある。
６と、ゲート電極１８と、ソース・ドレイン領域２０
ｄ，２０ｅとから成る。通常トランジスタ１４のゲート
電極１８の側部には、ＬＤＤ用サイドウォール２２が形
成してある。このＬＤＤ用サイドウォール２２の下方に
位置するウェル８の表面には、ソース・ドレイン領域２
０ｄ，２０ｅの一部となるＬＤＤ（Lightly Doped Dr
ain）領域２４が形成してある。
【０００５】通常トランジスタ１４と同様に、第２段ト
ランジスタ１２のゲート電極１８の側部にもサイドウォ
ール２２が形成され、このＬＤＤ用サイドウォール２２
の下方に位置するウェル６の表面には、ソース・ドレイ
ン領域２０ｂ，２０ｃの一部となるＬＤＤ（Lightly D
oped Drain）領域２４が形成してある。第１段トラン
ジスタ１０のゲート電極１８の側部にも、サイドウォー
ル２２が形成されるが、共用化されたソース・ドレイン
領域２０ｂ側にのみ、ＬＤＤ領域２４が形成される。高
耐圧トランジスタのドレイン側となるソース・ドレイン
領域２０ａには、ＬＤＤ領域ではなく、オフセット長が
比較的長い低濃度のオフセット領域２６が形成してあ
る。
ランジスタ１２のゲート電極１８の側部にもサイドウォ
ール２２が形成され、このＬＤＤ用サイドウォール２２
の下方に位置するウェル６の表面には、ソース・ドレイ
ン領域２０ｂ，２０ｃの一部となるＬＤＤ（Lightly D
oped Drain）領域２４が形成してある。第１段トラン
ジスタ１０のゲート電極１８の側部にも、サイドウォー
ル２２が形成されるが、共用化されたソース・ドレイン
領域２０ｂ側にのみ、ＬＤＤ領域２４が形成される。高
耐圧トランジスタのドレイン側となるソース・ドレイン
領域２０ａには、ＬＤＤ領域ではなく、オフセット長が
比較的長い低濃度のオフセット領域２６が形成してあ
る。
【０００６】第１段トランジスタ１０と第２段トランジ
スタ１２とから成る二重ゲート構造の高耐圧トランジス
タでは、ドレインから一段目の第１段トランジスタ１０
のゲート電極１８に電源電圧Ｖddを印加することによ
り、ドレインと第１段トランジスタ１０のゲート電極と
の間の電位差を、Ｖdd分小さくすることができる。
スタ１２とから成る二重ゲート構造の高耐圧トランジス
タでは、ドレインから一段目の第１段トランジスタ１０
のゲート電極１８に電源電圧Ｖddを印加することによ
り、ドレインと第１段トランジスタ１０のゲート電極と
の間の電位差を、Ｖdd分小さくすることができる。
【０００７】また、短チャネル効果を防止するためなど
に設けられるディープ領域２８は、通常トランジスタ用
ウェル８にのみ形成し、高耐圧トランジスタ用ウェル６
の不純物濃度を下げ、さらにドレインとなるソース・ド
レイン領域２０ａには、オフセット長が長い低濃度のオ
フセット領域２６を形成することで、ドレイン耐圧を確
保している。
に設けられるディープ領域２８は、通常トランジスタ用
ウェル８にのみ形成し、高耐圧トランジスタ用ウェル６
の不純物濃度を下げ、さらにドレインとなるソース・ド
レイン領域２０ａには、オフセット長が長い低濃度のオ
フセット領域２６を形成することで、ドレイン耐圧を確
保している。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来例に係る高耐圧トランジスタを有する半導体装
置では、高耐圧トランジスタ用ウェル６には全くディー
プ領域が形成されないことから、短チャネル効果が著し
く、第２段トランジスタ１２のチャネル長（Ｌ長）を微
細化することができず、電流能力を向上させることがで
きないと言う問題があった。第１段トランジスタ１０の
ゲート電極１８をＶddラインにすることで、第２段トラ
ンジスタ１２には、（Ｖdd−Ｖth）分の電圧しかかから
ず、第２段トランジスタ１２は、理論的には、通常トラ
ンジスタ１４のＬ長まで微細化が可能である。しかしな
がら、従来では、短チャネル効果のために、第２段トラ
ンジスタ１２の微細化は困難であった。
うな従来例に係る高耐圧トランジスタを有する半導体装
置では、高耐圧トランジスタ用ウェル６には全くディー
プ領域が形成されないことから、短チャネル効果が著し
く、第２段トランジスタ１２のチャネル長（Ｌ長）を微
細化することができず、電流能力を向上させることがで
きないと言う問題があった。第１段トランジスタ１０の
ゲート電極１８をＶddラインにすることで、第２段トラ
ンジスタ１２には、（Ｖdd−Ｖth）分の電圧しかかから
ず、第２段トランジスタ１２は、理論的には、通常トラ
ンジスタ１４のＬ長まで微細化が可能である。しかしな
がら、従来では、短チャネル効果のために、第２段トラ
ンジスタ１２の微細化は困難であった。
【０００９】本発明は、このような実状に鑑みてなさ
れ、ドレイン耐圧を確保し、かつ二段目のトランジスタ
の微細化を図ることができる高耐圧トランジスタを有す
る半導体装置およびその製造方法を提供することを目的
とする。
れ、ドレイン耐圧を確保し、かつ二段目のトランジスタ
の微細化を図ることができる高耐圧トランジスタを有す
る半導体装置およびその製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る高耐圧トランジスタを有する半導体装
置は、第１導電型のウェルと、前記ウェルの表面に形成
された第１導電型と反対の第２導電型のソース・ドレイ
ン領域を有する第１段トランジスタと、前記第１段トラ
ンジスタの一方のソース・ドレイン領域を共用するよう
に、前記ウェルの表面に形成される第２段トランジスタ
とを有し、前記第２段トランジスタの下方に位置するウ
ェルの中程度深さ位置に、第１導電型の不純物濃度を高
めるディープ領域が形成してある。
に、本発明に係る高耐圧トランジスタを有する半導体装
置は、第１導電型のウェルと、前記ウェルの表面に形成
された第１導電型と反対の第２導電型のソース・ドレイ
ン領域を有する第１段トランジスタと、前記第１段トラ
ンジスタの一方のソース・ドレイン領域を共用するよう
に、前記ウェルの表面に形成される第２段トランジスタ
とを有し、前記第２段トランジスタの下方に位置するウ
ェルの中程度深さ位置に、第１導電型の不純物濃度を高
めるディープ領域が形成してある。
【００１１】前記第１段トランジスタの他方のソース・
ドレイン領域には、第２導電型の不純物濃度が低いオフ
セット領域が形成してあることが好ましい。前記第２段
トランジスタのソース・ドレイン領域には、第２導電型
の不純物濃度が低いＬＤＤ領域が形成してあることが好
ましい。
ドレイン領域には、第２導電型の不純物濃度が低いオフ
セット領域が形成してあることが好ましい。前記第２段
トランジスタのソース・ドレイン領域には、第２導電型
の不純物濃度が低いＬＤＤ領域が形成してあることが好
ましい。
【００１２】第１段トランジスタのゲート電極には、電
源電圧が印加されることが好ましい。本発明に係る高耐
圧トランジスタを有する半導体装置の製造方法は、半導
体基板の表面に、第１導電型のウェルを形成するための
イオン注入を行う工程と、第２段トランジスタが形成さ
れる領域の前記ウェルの中程度の深さの位置に、第１導
電型の不純物の濃度を高めるためのディープ用イオン注
入を行う工程と、前記ウェルの表面に、ゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜の上に、第１段トラ
ンジスタのゲート電極と、第２段トランジスタのゲート
電極とを、所定間隔離して形成する工程と、前記ウェル
の表面に、前記第１導電型と反対の第２導電型のソース
・ドレイン領域を形成するように、イオン注入を行う工
程とを有する。
源電圧が印加されることが好ましい。本発明に係る高耐
圧トランジスタを有する半導体装置の製造方法は、半導
体基板の表面に、第１導電型のウェルを形成するための
イオン注入を行う工程と、第２段トランジスタが形成さ
れる領域の前記ウェルの中程度の深さの位置に、第１導
電型の不純物の濃度を高めるためのディープ用イオン注
入を行う工程と、前記ウェルの表面に、ゲート絶縁膜を
形成する工程と、前記ゲート絶縁膜の上に、第１段トラ
ンジスタのゲート電極と、第２段トランジスタのゲート
電極とを、所定間隔離して形成する工程と、前記ウェル
の表面に、前記第１導電型と反対の第２導電型のソース
・ドレイン領域を形成するように、イオン注入を行う工
程とを有する。
【００１３】前記ソース・ドレイン領域を形成するため
のイオン注入工程は、低濃度の第２導電型のオフセット
領域またはＬＤＤ領域を形成するために、複数回に分け
て行われることが好ましい。前記半導体基板には、前記
第１段トランジスタと第２段トランジスタとから成る高
耐圧トランジスタ以外に、通常トランジスタを、前記第
２段トランジスタを製造するプロセスを共用化して形成
することが好ましい。
のイオン注入工程は、低濃度の第２導電型のオフセット
領域またはＬＤＤ領域を形成するために、複数回に分け
て行われることが好ましい。前記半導体基板には、前記
第１段トランジスタと第２段トランジスタとから成る高
耐圧トランジスタ以外に、通常トランジスタを、前記第
２段トランジスタを製造するプロセスを共用化して形成
することが好ましい。
【００１４】
【作用】本発明に係る高耐圧トランジスタを有する半導
体装置では、ドレインから二段目の第２段トランジスタ
の下方に位置するウェル部分に、第１導電型の不純物濃
度を高めるディープ領域が形成してある。このため、第
２段トランジスタの短チャネル効果が抑制され、第２段
トランジスタのＬ長を微細化することができ、電流能力
を向上させることができる。
体装置では、ドレインから二段目の第２段トランジスタ
の下方に位置するウェル部分に、第１導電型の不純物濃
度を高めるディープ領域が形成してある。このため、第
２段トランジスタの短チャネル効果が抑制され、第２段
トランジスタのＬ長を微細化することができ、電流能力
を向上させることができる。
【００１５】また、第１段トランジスタの下方に位置す
るウェル部分には、ディープ領域が形成されないので、
第１段トランジスタのブレークダウン電圧ＢＶdsを高い
状態に維持することができる。
るウェル部分には、ディープ領域が形成されないので、
第１段トランジスタのブレークダウン電圧ＢＶdsを高い
状態に維持することができる。
【００１６】
【実施例】以下、本発明に係る高耐圧トランジスタを有
する半導体装置を、図面に示す実施例に基づき、詳細に
説明する。図１は本発明の一実施例に係る高耐圧トラン
ジスタを有する半導体装置の要部断面図、図２〜８は図
１に示す半導体装置の製造過程を示す要部断面図であ
る。
する半導体装置を、図面に示す実施例に基づき、詳細に
説明する。図１は本発明の一実施例に係る高耐圧トラン
ジスタを有する半導体装置の要部断面図、図２〜８は図
１に示す半導体装置の製造過程を示す要部断面図であ
る。
【００１７】図１に示すように、半導体基板３０の表面
に、素子分離領域（ＬＯＣＯＳ）３２が形成してある。
半導体基板３０としては、たとえばＮ型半導体基板が用
いられる。ＬＯＣＯＳ３２は、窒化シリコン膜を用いた
選択熱酸化法により形成される。
に、素子分離領域（ＬＯＣＯＳ）３２が形成してある。
半導体基板３０としては、たとえばＮ型半導体基板が用
いられる。ＬＯＣＯＳ３２は、窒化シリコン膜を用いた
選択熱酸化法により形成される。
【００１８】ＬＯＣＯＳ３２で囲まれた半導体基板３０
の表面には、高耐圧トランジスタ用ウェル３４と、通常
トランジスタ用ウェル３６とがイオン注入法により形成
してある。これらウェル３４の導電型は、たとえばＰ型
（第１導電型）である。高耐圧用ウェル３４、３６の表
面には、第１段トランジスタ３８と第２段トランジスタ
４０とから成る高耐圧トランジスタが形成してあり、通
常トランジスタ用ウェル３６の表面には、通常トランジ
スタ４２が形成してある。第１段トランジスタ３８は、
ゲート絶縁膜４４と、ゲート電極４６と、ソース・ドレ
イン領域５０ａ，５０ｂとから成る。第２段トランジス
タ４０は、ゲート絶縁膜４４と、ゲート電極４６と、ソ
ース・ドレイン領域５０ｂ，５０ｃとから成る。第１段
トランジスタ３８の一方のソース・ドレイン領域５０ｂ
は、第２段トランジスタ４０の一方のソース・ドレイン
領域でもあり、共用化してある。すなわち、第１段トラ
ンジスタ３８と第２段トランジスタ４０とは直列に接続
してある。
の表面には、高耐圧トランジスタ用ウェル３４と、通常
トランジスタ用ウェル３６とがイオン注入法により形成
してある。これらウェル３４の導電型は、たとえばＰ型
（第１導電型）である。高耐圧用ウェル３４、３６の表
面には、第１段トランジスタ３８と第２段トランジスタ
４０とから成る高耐圧トランジスタが形成してあり、通
常トランジスタ用ウェル３６の表面には、通常トランジ
スタ４２が形成してある。第１段トランジスタ３８は、
ゲート絶縁膜４４と、ゲート電極４６と、ソース・ドレ
イン領域５０ａ，５０ｂとから成る。第２段トランジス
タ４０は、ゲート絶縁膜４４と、ゲート電極４６と、ソ
ース・ドレイン領域５０ｂ，５０ｃとから成る。第１段
トランジスタ３８の一方のソース・ドレイン領域５０ｂ
は、第２段トランジスタ４０の一方のソース・ドレイン
領域でもあり、共用化してある。すなわち、第１段トラ
ンジスタ３８と第２段トランジスタ４０とは直列に接続
してある。
【００１９】ゲート絶縁膜４４は、たとえば熱酸化法に
より成膜される酸化シリコン膜で構成され、その膜厚
は、特に限定されないが、たとえば１６ｎｍ程度であ
る。ゲート電極４６は、たとえばＣＶＤ法により成膜さ
れるポリシリコン膜、あるいはポリシリコン膜とシリサ
イド膜との積層膜であるポリサイド膜などで構成され
る。
より成膜される酸化シリコン膜で構成され、その膜厚
は、特に限定されないが、たとえば１６ｎｍ程度であ
る。ゲート電極４６は、たとえばＣＶＤ法により成膜さ
れるポリシリコン膜、あるいはポリシリコン膜とシリサ
イド膜との積層膜であるポリサイド膜などで構成され
る。
【００２０】通常トランジスタ４２は、ゲート絶縁膜４
４と、ゲート電極４６と、ソース・ドレイン領域５０
ｄ，５０ｅとから成る。通常トランジスタ４２のゲート
電極４６の側部には、ＬＤＤ用サイドウォール５２が形
成してある。このＬＤＤ用サイドウォール５２の下方に
位置するウェル３６の表面には、ソース・ドレイン領域
５０ｄ，５０ｅの一部となるＬＤＤ（Lightly Doped
Drain ）領域５４が形成してある。ソース・ドレイン領
域５０ａ〜５０ｅは、たとえばＮ型の導電型（第２導電
型）である。ＬＤＤサイドウォール５２は、ＣＶＤ法に
より成膜された酸化シリコン膜などをＲＩＥなどの異方
性エッチングすることにより得られる。
４と、ゲート電極４６と、ソース・ドレイン領域５０
ｄ，５０ｅとから成る。通常トランジスタ４２のゲート
電極４６の側部には、ＬＤＤ用サイドウォール５２が形
成してある。このＬＤＤ用サイドウォール５２の下方に
位置するウェル３６の表面には、ソース・ドレイン領域
５０ｄ，５０ｅの一部となるＬＤＤ（Lightly Doped
Drain ）領域５４が形成してある。ソース・ドレイン領
域５０ａ〜５０ｅは、たとえばＮ型の導電型（第２導電
型）である。ＬＤＤサイドウォール５２は、ＣＶＤ法に
より成膜された酸化シリコン膜などをＲＩＥなどの異方
性エッチングすることにより得られる。
【００２１】通常トランジスタ４２と同様に、第２段ト
ランジスタ４６のゲート電極４６の側部にもサイドウォ
ール５２が形成され、このＬＤＤ用サイドウォール５２
の下方に位置するウェル３４の表面には、ソース・ドレ
イン領域５０ｂ，５０ｃの一部となるＬＤＤ領域５４が
形成してある。第１段トランジスタ３８のゲート電極４
６の側部にも、サイドウォール５２が形成されるが、共
用化されたソース・ドレイン領域５０ｂ側にのみ、ＬＤ
Ｄ領域５４が形成される。高耐圧トランジスタのドレイ
ン側となるソース・ドレイン領域５０ａには、ＬＤＤ領
域ではなく、オフセット長が比較的長い低濃度のオフセ
ット領域５６が形成してある。
ランジスタ４６のゲート電極４６の側部にもサイドウォ
ール５２が形成され、このＬＤＤ用サイドウォール５２
の下方に位置するウェル３４の表面には、ソース・ドレ
イン領域５０ｂ，５０ｃの一部となるＬＤＤ領域５４が
形成してある。第１段トランジスタ３８のゲート電極４
６の側部にも、サイドウォール５２が形成されるが、共
用化されたソース・ドレイン領域５０ｂ側にのみ、ＬＤ
Ｄ領域５４が形成される。高耐圧トランジスタのドレイ
ン側となるソース・ドレイン領域５０ａには、ＬＤＤ領
域ではなく、オフセット長が比較的長い低濃度のオフセ
ット領域５６が形成してある。
【００２２】ＬＤＤ領域５４は、ソース・ドレイン領域
５０ｂ〜５０ｅと同じ導電型であるが、それらの不純物
濃度よりも低濃度である。また、二重ゲート構造の高耐
圧トランジスタのドレインとなるソース・ドレイン領域
５０ａに形成されるオフセット領域５６は、ソース・ド
レイン領域５０ａと同じ導電型であるが、その不純物濃
度が、ソース・ドレイン領域５０ａに比較して低い。オ
フセット領域５６のオフセット幅は、ドレインに印加さ
れる電圧などによって決定され、たとえば１．５μm 程
度である。オフセット長が長い低濃度のオフセット領域
５６を形成することで、ドレイン耐圧を向上させてい
る。
５０ｂ〜５０ｅと同じ導電型であるが、それらの不純物
濃度よりも低濃度である。また、二重ゲート構造の高耐
圧トランジスタのドレインとなるソース・ドレイン領域
５０ａに形成されるオフセット領域５６は、ソース・ド
レイン領域５０ａと同じ導電型であるが、その不純物濃
度が、ソース・ドレイン領域５０ａに比較して低い。オ
フセット領域５６のオフセット幅は、ドレインに印加さ
れる電圧などによって決定され、たとえば１．５μm 程
度である。オフセット長が長い低濃度のオフセット領域
５６を形成することで、ドレイン耐圧を向上させてい
る。
【００２３】第１段トランジスタ３８と第２段トランジ
スタ４０とから成る二重ゲート構造の高耐圧トランジス
タでは、ドレインから一段目の第１段トランジスタ３８
のゲート電極４６に電源電圧Ｖdd（たとえば５Ｖ）を印
加することにより、ドレインと第１段トランジスタ３８
のゲート電極との間の電位差を、Ｖdd分小さくすること
ができる。本実施例では、ドレインと成るソース・ドレ
イン領域５０ａには、たとえば１５Ｖの電圧が印加され
る。本実施例の高耐圧トランジスタの耐圧は、たとえば
１５Ｖのスペックを満足する。また、通常トランジスタ
４２は、５Ｖ系のトランジスタである。
スタ４０とから成る二重ゲート構造の高耐圧トランジス
タでは、ドレインから一段目の第１段トランジスタ３８
のゲート電極４６に電源電圧Ｖdd（たとえば５Ｖ）を印
加することにより、ドレインと第１段トランジスタ３８
のゲート電極との間の電位差を、Ｖdd分小さくすること
ができる。本実施例では、ドレインと成るソース・ドレ
イン領域５０ａには、たとえば１５Ｖの電圧が印加され
る。本実施例の高耐圧トランジスタの耐圧は、たとえば
１５Ｖのスペックを満足する。また、通常トランジスタ
４２は、５Ｖ系のトランジスタである。
【００２４】本実施例では、短チャネル効果を防止する
ためなどに設けられるディープ領域５８は、通常トラン
ジスタ用ウェル３６のみでなく、第２段トランジスタ４
０の下方に位置する高耐圧トランジスタ用ウェル３４の
中程度深さ位置にも形成してある。ディープ領域５８
は、ウェル３４，３６と同じ導電型であるが、ディープ
領域５８が形成される部分の不純物濃度を高める。
ためなどに設けられるディープ領域５８は、通常トラン
ジスタ用ウェル３６のみでなく、第２段トランジスタ４
０の下方に位置する高耐圧トランジスタ用ウェル３４の
中程度深さ位置にも形成してある。ディープ領域５８
は、ウェル３４，３６と同じ導電型であるが、ディープ
領域５８が形成される部分の不純物濃度を高める。
【００２５】次に、本実施例に係る半導体装置の製造方
法について説明する。まず、図２に示すように、Ｎ型シ
リコン単結晶などで構成される半導体基板３０の表面
に、窒化シリコン膜を熱酸化阻止膜として用いた選択酸
化法により、ＬＯＣＯＳ３２を素子分離パターンで形成
する。
法について説明する。まず、図２に示すように、Ｎ型シ
リコン単結晶などで構成される半導体基板３０の表面
に、窒化シリコン膜を熱酸化阻止膜として用いた選択酸
化法により、ＬＯＣＯＳ３２を素子分離パターンで形成
する。
【００２６】次に、Ｐ型ウェル領域を形成する開口パタ
ーンでレジスト膜６０を成膜し、レジスト膜６０の上か
ら高耐圧トランジスタ用ウェルの予定部分３４ａにイオ
ン注入を行う。このイオン注入の条件は、低ドーズ量で
行い、たとえば不純物としてＰ型のボロン（Ｂ）を用
い、３３０ＫｅＶの注入エネルギーおよび５×１０12ｃ
ｍ-2のドーズ量の条件である。その際に、通常トランジ
スタ用ウェルが形成される予定部分３６ａにも、同時に
イオン注入される。
ーンでレジスト膜６０を成膜し、レジスト膜６０の上か
ら高耐圧トランジスタ用ウェルの予定部分３４ａにイオ
ン注入を行う。このイオン注入の条件は、低ドーズ量で
行い、たとえば不純物としてＰ型のボロン（Ｂ）を用
い、３３０ＫｅＶの注入エネルギーおよび５×１０12ｃ
ｍ-2のドーズ量の条件である。その際に、通常トランジ
スタ用ウェルが形成される予定部分３６ａにも、同時に
イオン注入される。
【００２７】次に、図３に示すように、レジスト膜６０
を除去し、通常トランジスタ用ウェルの予定部分３６ａ
および高耐圧トランジスタの第２段トランジスタの下層
に位置するウェル領域部分３６ｂを含む開口パターン
で、新たなレジスト膜６２を成膜し、通常トランジスタ
用ウェルを形成するためのイオン注入を行う。このイオ
ン注入の結果、通常トランジスタ用ウェルの予定部分３
６ａおよび高耐圧トランジスタの第２段トランジスタの
下層に位置するウェル領域部分３６ｂには、図２に示す
イオン注入と重ねてイオン注入されるので、このイオン
注入条件は、図２に示すイオン注入のドーズ量を差し引
いて決定される。具体的なイオン注入条件は、特に限定
されないが、たとえば不純物としてＰ型のボロン（Ｂ）
を用い、３３０ＫｅＶの注入エネルギーおよび５×１０
12ｃｍ-2のドーズ量の条件である。
を除去し、通常トランジスタ用ウェルの予定部分３６ａ
および高耐圧トランジスタの第２段トランジスタの下層
に位置するウェル領域部分３６ｂを含む開口パターン
で、新たなレジスト膜６２を成膜し、通常トランジスタ
用ウェルを形成するためのイオン注入を行う。このイオ
ン注入の結果、通常トランジスタ用ウェルの予定部分３
６ａおよび高耐圧トランジスタの第２段トランジスタの
下層に位置するウェル領域部分３６ｂには、図２に示す
イオン注入と重ねてイオン注入されるので、このイオン
注入条件は、図２に示すイオン注入のドーズ量を差し引
いて決定される。具体的なイオン注入条件は、特に限定
されないが、たとえば不純物としてＰ型のボロン（Ｂ）
を用い、３３０ＫｅＶの注入エネルギーおよび５×１０
12ｃｍ-2のドーズ量の条件である。
【００２８】引続き、同じレジスト膜６２を用いて、デ
ィープ領域５８を形成するためのイオン注入を行う。デ
ィープ領域５８を形成するためのイオン注入条件は、特
に限定されないが、たとえば不純物としてＰ型のボロン
（Ｂ）を用い、１１５ＫｅＶの注入エネルギーおよび５
×１０12ｃｍ-2のドーズ量の条件である。
ィープ領域５８を形成するためのイオン注入を行う。デ
ィープ領域５８を形成するためのイオン注入条件は、特
に限定されないが、たとえば不純物としてＰ型のボロン
（Ｂ）を用い、１１５ＫｅＶの注入エネルギーおよび５
×１０12ｃｍ-2のドーズ量の条件である。
【００２９】次に、図４に示すように、ＬＯＣＯＳで囲
まれた半導体基板３０の表面に、熱酸化法などでゲート
絶縁膜４４を形成する。ゲート絶縁膜４４は、たとえば
酸化シリコン膜で構成される。その膜厚は、特に限定さ
れないが、たとえば１６ｎｍ程度である。ゲート絶縁膜
４４を形成するための熱処理時、あるいはそれとは別の
工程の熱処理工程によって、前記イオン注入された不純
物が半導体基板３０の表面で熱拡散し、通常トランジス
タ用ウェル３６、高耐圧トランジスタ用ウェル３４およ
びディープ領域５８が形成される。
まれた半導体基板３０の表面に、熱酸化法などでゲート
絶縁膜４４を形成する。ゲート絶縁膜４４は、たとえば
酸化シリコン膜で構成される。その膜厚は、特に限定さ
れないが、たとえば１６ｎｍ程度である。ゲート絶縁膜
４４を形成するための熱処理時、あるいはそれとは別の
工程の熱処理工程によって、前記イオン注入された不純
物が半導体基板３０の表面で熱拡散し、通常トランジス
タ用ウェル３６、高耐圧トランジスタ用ウェル３４およ
びディープ領域５８が形成される。
【００３０】次に、ゲート絶縁膜４４の上に、ゲート電
極４６となるポリシリコン膜あるいはポリサイド膜を成
膜し、所定パターンにエッチングすることによりゲート
電極４６を形成する。その後、図５に示すように、高耐
圧トランジスタが形成される領域で開口するパターンで
レジスト膜６４を成膜し、その上から、オフセット領域
を形成するためのイオン注入を行う。このイオン注入条
件は、特に限定されないが、たとえば不純物としてＮ型
のＰｈｏｓを用い、５０ＫｅＶの注入エネルギーおよび
６×１０12ｃｍ-2のドーズ量の条件である。
極４６となるポリシリコン膜あるいはポリサイド膜を成
膜し、所定パターンにエッチングすることによりゲート
電極４６を形成する。その後、図５に示すように、高耐
圧トランジスタが形成される領域で開口するパターンで
レジスト膜６４を成膜し、その上から、オフセット領域
を形成するためのイオン注入を行う。このイオン注入条
件は、特に限定されないが、たとえば不純物としてＮ型
のＰｈｏｓを用い、５０ＫｅＶの注入エネルギーおよび
６×１０12ｃｍ-2のドーズ量の条件である。
【００３１】次に、図６に示すように、図５に示すレジ
スト膜６４を除去し、新たなレジスト膜６６を、通常ト
ランジスタの形成領域と高耐圧トランジスタの第２段ト
ランジスタの形成領域とが開口するパターンで形成す
る。そして、その上から、ＬＤＤ領域を形成するための
イオン注入を行う。このイオン注入は、特に限定されな
いが、たとえば不純物としてＮ型のＰｈｏｓを用い、２
０ＫｅＶの注入エネルギーおよび３×１０13ｃｍ-2のド
ーズ量の条件である。
スト膜６４を除去し、新たなレジスト膜６６を、通常ト
ランジスタの形成領域と高耐圧トランジスタの第２段ト
ランジスタの形成領域とが開口するパターンで形成す
る。そして、その上から、ＬＤＤ領域を形成するための
イオン注入を行う。このイオン注入は、特に限定されな
いが、たとえば不純物としてＮ型のＰｈｏｓを用い、２
０ＫｅＶの注入エネルギーおよび３×１０13ｃｍ-2のド
ーズ量の条件である。
【００３２】次に、レジスト膜６６を除去し、図７に示
すように、ゲート電極４６の両側部に、ＬＤＤのための
サイドウォール５２を形成する。サイドウォール５２
は、たとえばＣＶＤにより成膜された酸化シリコン膜を
ＲＩＥなどのエッチングを行うことで形成される。
すように、ゲート電極４６の両側部に、ＬＤＤのための
サイドウォール５２を形成する。サイドウォール５２
は、たとえばＣＶＤにより成膜された酸化シリコン膜を
ＲＩＥなどのエッチングを行うことで形成される。
【００３３】次に、図８に示すように、ゲート電極４６
の両側に位置するウェル３４，３６の表面に、ソース・
ドレイン領域５０ａ〜５０ｅを形成するためのパターン
で、レジスト膜６８を成膜し、その上からソース・ドレ
イン領域用イオン注入を行う。オフセット領域５６が形
成されるソース・ドレイン領域５０ａ以外は、ゲート電
極４６およびＬＤＤ用サイドウォール５２に対して自己
整合的に形成されるので、レジスト膜６８は、図示のよ
うなパターンで形成される。このソース・ドレイン領域
用イオン注入条件は、特に限定されず、たとえば不純物
としてＮ型のＡｓを用い、２５ＫｅＶの注入エネルギー
および３×１０15ｃｍ-2のドーズ量の条件である。
の両側に位置するウェル３４，３６の表面に、ソース・
ドレイン領域５０ａ〜５０ｅを形成するためのパターン
で、レジスト膜６８を成膜し、その上からソース・ドレ
イン領域用イオン注入を行う。オフセット領域５６が形
成されるソース・ドレイン領域５０ａ以外は、ゲート電
極４６およびＬＤＤ用サイドウォール５２に対して自己
整合的に形成されるので、レジスト膜６８は、図示のよ
うなパターンで形成される。このソース・ドレイン領域
用イオン注入条件は、特に限定されず、たとえば不純物
としてＮ型のＡｓを用い、２５ＫｅＶの注入エネルギー
および３×１０15ｃｍ-2のドーズ量の条件である。
【００３４】その後は、常法に従い、層間絶縁膜の形
成、コンタクトホールの形成および電極配線などを行
い、高耐圧トランジスタを有する半導体装置を完成す
る。本実施例では、図１に示すように、通常トランジス
タ４２が形成される以外に、高耐圧トランジスタのドレ
インから二段目の第２段トランジスタ４０の下方に位置
するウェル部分にも、ディープ領域５８が形成してあ
る。このため、第２段トランジスタ４０の短チャネル効
果が抑制され、第２段トランジスタ４０のＬ長を微細化
することができ、電流能力を向上させることができる。
成、コンタクトホールの形成および電極配線などを行
い、高耐圧トランジスタを有する半導体装置を完成す
る。本実施例では、図１に示すように、通常トランジス
タ４２が形成される以外に、高耐圧トランジスタのドレ
インから二段目の第２段トランジスタ４０の下方に位置
するウェル部分にも、ディープ領域５８が形成してあ
る。このため、第２段トランジスタ４０の短チャネル効
果が抑制され、第２段トランジスタ４０のＬ長を微細化
することができ、電流能力を向上させることができる。
【００３５】また、第１段トランジスタ３８の下方（特
にドレインとなるソース・ドレイン領域５０ａの下方）
に位置するウェル部分には、ディープ領域５８が形成さ
れないので、第１段トランジスタ３８のブレークダウン
電圧ＢＶdsを高い状態に維持することができる。
にドレインとなるソース・ドレイン領域５０ａの下方）
に位置するウェル部分には、ディープ領域５８が形成さ
れないので、第１段トランジスタ３８のブレークダウン
電圧ＢＶdsを高い状態に維持することができる。
【００３６】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、高耐圧トラ
ンジスタを二重ゲート構造のＮ型ＭＯＳトランジスタに
ついて説明したが、本発明は、これに限定されず、二重
ゲート構造のＰ型ＭＯＳトランジスタに対しても適用す
ることができる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、高耐圧トラ
ンジスタを二重ゲート構造のＮ型ＭＯＳトランジスタに
ついて説明したが、本発明は、これに限定されず、二重
ゲート構造のＰ型ＭＯＳトランジスタに対しても適用す
ることができる。
【００３７】また、前記実施例中のイオン注入条件など
の数値は、あくまでも一例であり、本発明の範囲内で種
々に改変することができる。
の数値は、あくまでも一例であり、本発明の範囲内で種
々に改変することができる。
【００３８】
【発明の効果】以上説明してきたように、本発明によれ
ば、ドレインから二段目の第２段トランジスタの下方に
位置するウェル部分に、第１導電型の不純物濃度を高め
るディープ領域が形成してある。このため、第２段トラ
ンジスタの短チャネル効果が抑制され、第２段トランジ
スタのＬ長を微細化することができ、電流能力を向上さ
せることができる。
ば、ドレインから二段目の第２段トランジスタの下方に
位置するウェル部分に、第１導電型の不純物濃度を高め
るディープ領域が形成してある。このため、第２段トラ
ンジスタの短チャネル効果が抑制され、第２段トランジ
スタのＬ長を微細化することができ、電流能力を向上さ
せることができる。
【００３９】また、第１段トランジスタの下方に位置す
るウェル部分には、ディープ領域が形成されないので、
第１段トランジスタのブレークダウン電圧ＢＶdsを高い
状態に維持することができる。
るウェル部分には、ディープ領域が形成されないので、
第１段トランジスタのブレークダウン電圧ＢＶdsを高い
状態に維持することができる。
【図１】図１は本発明の一実施例に係る高耐圧トランジ
スタを有する半導体装置の要部断面図である。
スタを有する半導体装置の要部断面図である。
【図２】図２は図１に示す半導体装置の製造過程を示す
要部断面図である。
要部断面図である。
【図３】図３は図２に示す工程の続きの工程を示す要部
断面図である。
断面図である。
【図４】図４は図３に示す工程の続きの工程を示す要部
断面図である。
断面図である。
【図５】図５は図４に示す工程の続きの工程を示す要部
断面図である。
断面図である。
【図６】図６は図５に示す工程の続きの工程を示す要部
断面図である。
断面図である。
【図７】図７は図６に示す工程の続きの工程を示す要部
断面図である。
断面図である。
【図８】図８は図７に示す工程の続きの工程を示す要部
断面図である。
断面図である。
【図９】図９は従来例に係る高耐圧トランジスタを有す
る半導体装置の要部断面図である。
る半導体装置の要部断面図である。
３０… 半導体基板 ３２… ＬＯＣＯＳ ３４… 高耐圧トランジスタ用ウェル ３６… 通常トランジスタ用ウェル ３８… 第１段トランジスタ ４０… 第２段トランジスタ ４２… 通常トランジスタ ４４… ゲート絶縁膜 ４６… ゲート電極 ５０ａ〜５０ｅ… ソース・ドレイン領域 ５２… ＬＤＤ用サイドウォール ５４… ＬＤＤ領域 ５６… オフセット領域 ５８… ディープ領域
Claims (7)
- 【請求項１】 第１導電型のウェルと、 前記ウェルの表面に形成された第１導電型と反対の第２
導電型のソース・ドレイン領域を有する第１段トランジ
スタと、 前記第１段トランジスタの一方のソース・ドレイン領域
を共用するように、前記ウェルの表面に形成される第２
段トランジスタとを有し、 前記第２段トランジスタの下方に位置するウェルの中程
度深さ位置に、第１導電型の不純物濃度を高めるディー
プ領域が形成してある高耐圧トランジスタを有する半導
体装置。 - 【請求項２】 前記第１段トランジスタの他方のソース
・ドレイン領域には、第２導電型の不純物濃度が低いオ
フセット領域が形成してある請求項１に記載の高耐圧ト
ランジスタを有する半導体装置。 - 【請求項３】 前記第２段トランジスタのソース・ドレ
イン領域には、第２導電型の不純物濃度が低いＬＤＤ領
域が形成してある請求項１または２に記載の高耐圧トラ
ンジスタを有する半導体装置。 - 【請求項４】 第１段トランジスタのゲート電極には、
電源電圧が印加される請求項１〜３のいずれかに記載の
高耐圧トランジスタを有する半導体装置。 - 【請求項５】 半導体基板の表面に、第１導電型のウェ
ルを形成するためのイオン注入を行う工程と、 第２段トランジスタが形成される領域の前記ウェルの中
程度の深さの位置に、第１導電型の不純物の濃度を高め
るためのディープ用イオン注入を行う工程と、 前記ウェルの表面に、ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上に、第１段トランジスタのゲート
電極と、第２段トランジスタのゲート電極とを、所定間
隔離して形成する工程と、 前記ウェルの表面に、前記第１導電型と反対の第２導電
型のソース・ドレイン領域を形成するように、イオン注
入を行う工程とを有する高耐圧トランジスタを有する半
導体装置の製造方法。 - 【請求項６】 前記ソース・ドレイン領域を形成するた
めのイオン注入工程は、低濃度の第２導電型のオフセッ
ト領域またはＬＤＤ領域を形成するために、複数回に分
けて行われる請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記半導体基板には、前記第１段トラン
ジスタと第２段トランジスタとから成る高耐圧トランジ
スタ以外に、通常トランジスタを、前記第２段トランジ
スタを製造するプロセスを共用化して形成する請求項５
または６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6200668A JPH0864817A (ja) | 1994-08-25 | 1994-08-25 | 高耐圧トランジスタを有する半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6200668A JPH0864817A (ja) | 1994-08-25 | 1994-08-25 | 高耐圧トランジスタを有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0864817A true JPH0864817A (ja) | 1996-03-08 |
Family
ID=16428252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6200668A Pending JPH0864817A (ja) | 1994-08-25 | 1994-08-25 | 高耐圧トランジスタを有する半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0864817A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027714A (ja) * | 2005-07-13 | 2007-02-01 | Samsung Electronics Co Ltd | イメージセンサ及びその製造方法 |
-
1994
- 1994-08-25 JP JP6200668A patent/JPH0864817A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007027714A (ja) * | 2005-07-13 | 2007-02-01 | Samsung Electronics Co Ltd | イメージセンサ及びその製造方法 |
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