JPS6243278B2 - - Google Patents
Info
- Publication number
- JPS6243278B2 JPS6243278B2 JP55187272A JP18727280A JPS6243278B2 JP S6243278 B2 JPS6243278 B2 JP S6243278B2 JP 55187272 A JP55187272 A JP 55187272A JP 18727280 A JP18727280 A JP 18727280A JP S6243278 B2 JPS6243278 B2 JP S6243278B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- capacitor
- transistor
- power supply
- transfer transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 22
- 230000015654 memory Effects 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000003860 storage Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 11
- 239000012535 impurity Substances 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 3
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Description
【発明の詳細な説明】
本発明はいわゆる1トランジスタ型ダイナミツ
クRAMのメモリーセルの電圧利用効率を高め、
ビツト線へのセルの出力電圧を高めるためにはデ
イプレツシヨン型トランジスタを転送トランジス
タ及びキヤパシタに用いたことを特徴とする。
クRAMのメモリーセルの電圧利用効率を高め、
ビツト線へのセルの出力電圧を高めるためにはデ
イプレツシヨン型トランジスタを転送トランジス
タ及びキヤパシタに用いたことを特徴とする。
従来メモリーセルは第1図のようにキヤパシタ
部分CにMOSキヤパシタを用い電極を電源VDD
につなぐことによつて半導体表面にできる反転層
1をキヤパシタの一方の電極としている。同図に
て、2は酸化膜、3はビツト線領域、Tは転送ト
ランジスタである。このためビツト線電圧が電源
一杯にVDDまで駆動されたとしてもこのときの電
圧VDDすべてをMOSキヤパシターに書込むこと
はできず、最大VDD−VThcまでである。VThcは
キヤパシター部のしきい値電圧で、キヤパシター
の電極に対し反転層の電位がVThc以下であれば
反転層1が存在してコンデンサーとして機能する
がそれ以上では反転層が消失することを意味す
る。具体的にはVThcは基板不純物濃度、キヤパ
シターのゲート酸化膜厚、フラツトバンド電圧で
決定されるもので、おおむね0.5V程度である。
しかしメモリーの集積度が高くなりビツト線に対
するセルの出力電圧を少しでも大きくしたいとい
う要請からキヤパシターにフルに電源電圧一杯書
込むことが望ましくなつて来た。しかし第1図に
例示した2重ポリシリコン重ね合せゲート型構造
ではキヤパシター部分だけのしきい値電圧を低く
することは工程的に困難である。その理由はゲー
ト電極を半導体基板に対する不純物添加のマスク
とすることはできても逆に電極下だけに不純物を
入れることは容易ではないためである。
部分CにMOSキヤパシタを用い電極を電源VDD
につなぐことによつて半導体表面にできる反転層
1をキヤパシタの一方の電極としている。同図に
て、2は酸化膜、3はビツト線領域、Tは転送ト
ランジスタである。このためビツト線電圧が電源
一杯にVDDまで駆動されたとしてもこのときの電
圧VDDすべてをMOSキヤパシターに書込むこと
はできず、最大VDD−VThcまでである。VThcは
キヤパシター部のしきい値電圧で、キヤパシター
の電極に対し反転層の電位がVThc以下であれば
反転層1が存在してコンデンサーとして機能する
がそれ以上では反転層が消失することを意味す
る。具体的にはVThcは基板不純物濃度、キヤパ
シターのゲート酸化膜厚、フラツトバンド電圧で
決定されるもので、おおむね0.5V程度である。
しかしメモリーの集積度が高くなりビツト線に対
するセルの出力電圧を少しでも大きくしたいとい
う要請からキヤパシターにフルに電源電圧一杯書
込むことが望ましくなつて来た。しかし第1図に
例示した2重ポリシリコン重ね合せゲート型構造
ではキヤパシター部分だけのしきい値電圧を低く
することは工程的に困難である。その理由はゲー
ト電極を半導体基板に対する不純物添加のマスク
とすることはできても逆に電極下だけに不純物を
入れることは容易ではないためである。
マスク工程を1つ増やしてキヤパシター部Cに
基板と逆導電型の不純物を導入すればキヤパシタ
ー部のしきい値を下げられるが、位置合せ工程に
伴う製造上の歩留りの低下を生じるだけでなく、
この部分は集積度を左右する最も細かいパターン
で形成されているために極めて厳しい精度でマス
ク合わせをしなければならない。セルフアライン
(自動位置決め)工程でキヤパシター部をデイプ
レツシヨン型にする方法としては活性領域全面に
基板と反対の導電型不純物を導入し、キヤパシタ
ー電極を形成したのち当該部分をマスクとして活
性領域に基板と同一の導電型の不純物をイオン注
入等の方法で導入して当該部分の閾値を再びエン
ハンスメント特性を示すように調整すれば良いが
転送トランジスタ部分はコンペンセートされたN
型とP型不純物が入るためキヤリアに対する不純
物散乱効果を生じ、トランジスタgmの低下等ト
ランジスタとしての特性が悪化する。
基板と逆導電型の不純物を導入すればキヤパシタ
ー部のしきい値を下げられるが、位置合せ工程に
伴う製造上の歩留りの低下を生じるだけでなく、
この部分は集積度を左右する最も細かいパターン
で形成されているために極めて厳しい精度でマス
ク合わせをしなければならない。セルフアライン
(自動位置決め)工程でキヤパシター部をデイプ
レツシヨン型にする方法としては活性領域全面に
基板と反対の導電型不純物を導入し、キヤパシタ
ー電極を形成したのち当該部分をマスクとして活
性領域に基板と同一の導電型の不純物をイオン注
入等の方法で導入して当該部分の閾値を再びエン
ハンスメント特性を示すように調整すれば良いが
転送トランジスタ部分はコンペンセートされたN
型とP型不純物が入るためキヤリアに対する不純
物散乱効果を生じ、トランジスタgmの低下等ト
ランジスタとしての特性が悪化する。
本発明はこれらの点に鑑み上記製造工程上の難
点は除去し、尚且つキヤパシタには電源電圧VDD
に達するまで充電できるようにするもので、その
特徴はキヤパシター及び転送トランジスタともし
きい値をデイプレツシヨン特性となるようにイオ
ン注入等の手段によつて基板と逆導電型不純物を
半導体基板表面に導入し、かつ転送トランジスタ
は非選択セルに対してオフとなるように電源と逆
の電圧即ち基板バイアスと同等電圧を印加するこ
とである。この電圧は基板バイアスを外部から供
給する場合にはこれをそのまま用いても良いが、
ICチツプ内に基板バイアス発生回路を持つ場合
はこの発生回路から導入すると過渡的電圧変動が
あるので、ワード線へはこれを安定化するレギユ
レータ回路を介して供給すると良い。もちろん充
分に安定な基板バイアス発生回路の場合にはこの
ような考慮は必要ない。
点は除去し、尚且つキヤパシタには電源電圧VDD
に達するまで充電できるようにするもので、その
特徴はキヤパシター及び転送トランジスタともし
きい値をデイプレツシヨン特性となるようにイオ
ン注入等の手段によつて基板と逆導電型不純物を
半導体基板表面に導入し、かつ転送トランジスタ
は非選択セルに対してオフとなるように電源と逆
の電圧即ち基板バイアスと同等電圧を印加するこ
とである。この電圧は基板バイアスを外部から供
給する場合にはこれをそのまま用いても良いが、
ICチツプ内に基板バイアス発生回路を持つ場合
はこの発生回路から導入すると過渡的電圧変動が
あるので、ワード線へはこれを安定化するレギユ
レータ回路を介して供給すると良い。もちろん充
分に安定な基板バイアス発生回路の場合にはこの
ような考慮は必要ない。
転送トランジスタは0ボルト近傍のしきい値も
しくは負のしきい値のため選択されたワード線は
電源電圧以上にブートストラツプ駆動しなくても
メモリーセルのキヤパシターへ電源電圧いつぱい
に充電することができる。従来は転送トランジス
タはエンハンスメント特性のため電源電圧以上に
駆動しないと、ビツト線電圧がすべてキヤパシタ
ーに印加されることはなかつた。また従来のもの
ではワード線を電源電圧以上に駆動した場合には
動作遅延が生じるという新たな欠点を生じてい
た。この理由は電源電圧以上に駆動するためには
一度電源電圧まで駆動し、このときの電圧をキヤ
パシターに蓄えておき、次にブートストラツプ回
路でワード線電圧をキヤパシター電圧相当分だけ
持ち上げるという2段階の駆動を要するためであ
る。本発明では、ワード線のブートストラツプ駆
動による動作遅延、延いてはアクセスタイムの増
大という欠点を解消するため、ワード線駆動パル
スは電源電圧もしくはそれ以下の電圧のものと
し、ブートストラツプ回路使用を避けるものであ
る。一方、非選択ワード線側はアクセスタイムに
無関係なので、これに電源と逆の電圧を印加して
転送トランジスタを遮断するための駆動回路につ
いては動作高速性は全く必要ない。
しくは負のしきい値のため選択されたワード線は
電源電圧以上にブートストラツプ駆動しなくても
メモリーセルのキヤパシターへ電源電圧いつぱい
に充電することができる。従来は転送トランジス
タはエンハンスメント特性のため電源電圧以上に
駆動しないと、ビツト線電圧がすべてキヤパシタ
ーに印加されることはなかつた。また従来のもの
ではワード線を電源電圧以上に駆動した場合には
動作遅延が生じるという新たな欠点を生じてい
た。この理由は電源電圧以上に駆動するためには
一度電源電圧まで駆動し、このときの電圧をキヤ
パシターに蓄えておき、次にブートストラツプ回
路でワード線電圧をキヤパシター電圧相当分だけ
持ち上げるという2段階の駆動を要するためであ
る。本発明では、ワード線のブートストラツプ駆
動による動作遅延、延いてはアクセスタイムの増
大という欠点を解消するため、ワード線駆動パル
スは電源電圧もしくはそれ以下の電圧のものと
し、ブートストラツプ回路使用を避けるものであ
る。一方、非選択ワード線側はアクセスタイムに
無関係なので、これに電源と逆の電圧を印加して
転送トランジスタを遮断するための駆動回路につ
いては動作高速性は全く必要ない。
キヤパシター部分はデイプレツシヨン型のため
電源電圧一杯の充電が可能である。キヤパシター
電極はこのとき電源に接続されるのが一般的であ
るが、電源電圧変動によるメモリーの誤動作、い
わゆるバンプノイズに対し対策をとるにはチツプ
外から供給される電源電圧をチツプ内で安定化し
これをキヤパシター電極に供給すると良い。この
とき内部に昇圧回路でも用いない限り安定化され
た電圧は供給電圧よりも必ず低下する。従来のメ
モリーセルでは、このように安定化するとキヤパ
シターへの書込可能な電圧はますます減少し電圧
変動には強くてもセル蓄積電荷の減少によるα線
照射に対する感度の増大といつた問題を生じるの
に対し本発明ではキヤパシター部はデイプレツシ
ヨン型でそのしきい値が電源安定化回路による電
圧ドロツプよりも絶対値として大きければ電源電
圧一杯の充電ができる。
電源電圧一杯の充電が可能である。キヤパシター
電極はこのとき電源に接続されるのが一般的であ
るが、電源電圧変動によるメモリーの誤動作、い
わゆるバンプノイズに対し対策をとるにはチツプ
外から供給される電源電圧をチツプ内で安定化し
これをキヤパシター電極に供給すると良い。この
とき内部に昇圧回路でも用いない限り安定化され
た電圧は供給電圧よりも必ず低下する。従来のメ
モリーセルでは、このように安定化するとキヤパ
シターへの書込可能な電圧はますます減少し電圧
変動には強くてもセル蓄積電荷の減少によるα線
照射に対する感度の増大といつた問題を生じるの
に対し本発明ではキヤパシター部はデイプレツシ
ヨン型でそのしきい値が電源安定化回路による電
圧ドロツプよりも絶対値として大きければ電源電
圧一杯の充電ができる。
次に具体的実施例を図を用いて示す。ここでは
P型シリコン基板を用いるが材料、構成はこれに
限るものではない。第2図aは周知の方法によつ
て厚い酸化膜10を形成したアイソレーシヨン領
域をもつ基板断面である。表面を厚さ250Åに酸
化し、全面にヒ素をイオン注入して素子領域全面
に低濃度の浅いn型層を形成した後、キヤパシタ
ー電極11を形成する。当該電極をマスクとして
転送トランジスタ部分の250Åの酸化膜をエツチ
ング除去したのち全面を酸化する。このときキヤ
パシター電極11はリンを高濃度にドーブしたポ
リシリコン又はモリブデンシリサイド等にしてお
くと増殖酸化作用で転送トランジスタ部が400Å
酸化されて酸化膜12が形成される間にポリシリ
コン上或いはモリブデンシリサイド上には3000Å
の酸化膜13が成長し、層間絶縁膜が形成され
る。これを第2図bに示す。次に転送トランジス
タのゲート14となる2層目のポリシリコン又は
モリブデンシリサイド等を付着しパターン形成を
行う。このときゲートは図上例示するように第1
層目と重なり合う部分を持つても良いし転送トラ
ンジスタとキヤパシタ間にn+拡散層があつても
良い。その後は公知の方法でソース、ドレインn
型領域15の形成を行い第2図cを得る。その後
層間絶縁膜の形成、コンタクトホール開孔、配線
層形成を行い完成する。第2図cに示すように転
送トランジスタ部はキヤパシター部と同じくチヤ
ンネルにn型ドーパント導入層をもついわゆるデ
イプレツシヨン型トランジスタでゲート電圧はゼ
ロのとき、ソースドレイン間は導通しており、当
該トランジスタをオフさせるために非選択ワード
線は負電圧にしておく必要がある。MOSICでは
基板バイアス電圧を与えるために通常−2〜−
3Vの負電圧が供給されているか又は内部で発生
させる。従つて非選択ワード線はこの負電圧に接
続されれば良いが、転送トランジスタのしきい値
としては基板バイアスとなる負電圧よりも大きい
(絶対値として小さい)必要がある。基板バイア
スを−3Vとすると、転送トランジスタのしきい
値は例えば−1V〜0V程度が適当である。
P型シリコン基板を用いるが材料、構成はこれに
限るものではない。第2図aは周知の方法によつ
て厚い酸化膜10を形成したアイソレーシヨン領
域をもつ基板断面である。表面を厚さ250Åに酸
化し、全面にヒ素をイオン注入して素子領域全面
に低濃度の浅いn型層を形成した後、キヤパシタ
ー電極11を形成する。当該電極をマスクとして
転送トランジスタ部分の250Åの酸化膜をエツチ
ング除去したのち全面を酸化する。このときキヤ
パシター電極11はリンを高濃度にドーブしたポ
リシリコン又はモリブデンシリサイド等にしてお
くと増殖酸化作用で転送トランジスタ部が400Å
酸化されて酸化膜12が形成される間にポリシリ
コン上或いはモリブデンシリサイド上には3000Å
の酸化膜13が成長し、層間絶縁膜が形成され
る。これを第2図bに示す。次に転送トランジス
タのゲート14となる2層目のポリシリコン又は
モリブデンシリサイド等を付着しパターン形成を
行う。このときゲートは図上例示するように第1
層目と重なり合う部分を持つても良いし転送トラ
ンジスタとキヤパシタ間にn+拡散層があつても
良い。その後は公知の方法でソース、ドレインn
型領域15の形成を行い第2図cを得る。その後
層間絶縁膜の形成、コンタクトホール開孔、配線
層形成を行い完成する。第2図cに示すように転
送トランジスタ部はキヤパシター部と同じくチヤ
ンネルにn型ドーパント導入層をもついわゆるデ
イプレツシヨン型トランジスタでゲート電圧はゼ
ロのとき、ソースドレイン間は導通しており、当
該トランジスタをオフさせるために非選択ワード
線は負電圧にしておく必要がある。MOSICでは
基板バイアス電圧を与えるために通常−2〜−
3Vの負電圧が供給されているか又は内部で発生
させる。従つて非選択ワード線はこの負電圧に接
続されれば良いが、転送トランジスタのしきい値
としては基板バイアスとなる負電圧よりも大きい
(絶対値として小さい)必要がある。基板バイア
スを−3Vとすると、転送トランジスタのしきい
値は例えば−1V〜0V程度が適当である。
以上の如く本発明によるメモリセルは、従来の
ものと比べると、非選択時に転送トランジスタの
ゲートに負電圧(nチヤネル型の場合)を印加し
ておかねばならない点がメモリ回路を構成するう
えでの新たな条件である。この負電圧源自体は、
外部から供給される、或いは集積回路内部で発生
される基板バイアス源を利用すれば済むが、所定
の転送トランジスタのゲートにのみ高レベルの選
択信号を供給すべき行選択デコーダの出力形式に
は若干の改変が必要である。しかしこの変更は、
以下に例示する如く、極く簡単なものであつて本
発明による記憶装置の長所を相殺してしまうよう
なものではない。
ものと比べると、非選択時に転送トランジスタの
ゲートに負電圧(nチヤネル型の場合)を印加し
ておかねばならない点がメモリ回路を構成するう
えでの新たな条件である。この負電圧源自体は、
外部から供給される、或いは集積回路内部で発生
される基板バイアス源を利用すれば済むが、所定
の転送トランジスタのゲートにのみ高レベルの選
択信号を供給すべき行選択デコーダの出力形式に
は若干の改変が必要である。しかしこの変更は、
以下に例示する如く、極く簡単なものであつて本
発明による記憶装置の長所を相殺してしまうよう
なものではない。
第3図は本発明において使用する行選択デコー
ダ回路の基本構成例であつて、同図中トランジス
タQ1〜Qnはアドレス記号A1〜An(所定の組合せ
で反転されたら信号を含む)が夫々入力されるも
ので、周知のNOR型ダイナミツク、デコーダを
構成するものである。予めクロツク信号0/Pが一
時的に上昇することにより、トランジスタQ1〜
QnのドレインはVDDから若干下がつた電位にプ
リチヤージされているが、非選択アドレスでQ1
〜Qnの少なくとも1つが導通して、ノードN1は
接地位電位に下降する。この後にクロツク信号0/
Iは高レベルに上昇し、トランジスタQ12は導通
するので、トランジスタQ13のゲート端子N2もノ
ードN1と同じ接地電位にある。次にクロツク信
号0/Iを降下させてデコーダと駆動系を切離す。
このクロツク信号0/1の低レベルとしては、基板
バイアス−Vs系の電圧にまで下げるか、トラン
ジスタQ12の閾値を基板バイアス電圧よりも絶対
値が大のエンハンスメント特性とするならほぼ接
地電位であつてもよい。次にクロツク信号0/LSを
降下させキヤパシタC1の容量性結合によりノー
ドN2の電位を下げる。このときC1の容量とトラ
ンジスタQ3のゲート容量とで分圧された電圧変
化がノードN2に生じるので、キヤパシタC1の容
量値としてはノードN2の電位が非選択ワード線
部では基板バイアス系電位にまで降下するように
設定しておけばよい。これによりトランジスタ
Q13は完全に非導通状態に維持されることにな
る。
ダ回路の基本構成例であつて、同図中トランジス
タQ1〜Qnはアドレス記号A1〜An(所定の組合せ
で反転されたら信号を含む)が夫々入力されるも
ので、周知のNOR型ダイナミツク、デコーダを
構成するものである。予めクロツク信号0/Pが一
時的に上昇することにより、トランジスタQ1〜
QnのドレインはVDDから若干下がつた電位にプ
リチヤージされているが、非選択アドレスでQ1
〜Qnの少なくとも1つが導通して、ノードN1は
接地位電位に下降する。この後にクロツク信号0/
Iは高レベルに上昇し、トランジスタQ12は導通
するので、トランジスタQ13のゲート端子N2もノ
ードN1と同じ接地電位にある。次にクロツク信
号0/Iを降下させてデコーダと駆動系を切離す。
このクロツク信号0/1の低レベルとしては、基板
バイアス−Vs系の電圧にまで下げるか、トラン
ジスタQ12の閾値を基板バイアス電圧よりも絶対
値が大のエンハンスメント特性とするならほぼ接
地電位であつてもよい。次にクロツク信号0/LSを
降下させキヤパシタC1の容量性結合によりノー
ドN2の電位を下げる。このときC1の容量とトラ
ンジスタQ3のゲート容量とで分圧された電圧変
化がノードN2に生じるので、キヤパシタC1の容
量値としてはノードN2の電位が非選択ワード線
部では基板バイアス系電位にまで降下するように
設定しておけばよい。これによりトランジスタ
Q13は完全に非導通状態に維持されることにな
る。
以上の動作が完了するまでの間0/WLは低レベル
にあり、一方クロツク信号中0/PDは一時的に高レ
ベルとなつてトランジスタQ14を一旦オン状態と
させ、従つて出力端即ちワード線には基板バイア
ス電圧−Vsによる負電圧が与えられている。こ
こでワード線駆動パルス0/WLが立上がりほぼVDD
に達する電圧がトランジスタQ13のドレイン側に
印加される。この段階ではノードN2は前記の如
く基板バイアス系の負電圧にまで降下しているた
め、トランジスタQ13は非導通状態に維持される
ことになり、出力端即ちワード線は上記負電位の
ままに保たれる。
にあり、一方クロツク信号中0/PDは一時的に高レ
ベルとなつてトランジスタQ14を一旦オン状態と
させ、従つて出力端即ちワード線には基板バイア
ス電圧−Vsによる負電圧が与えられている。こ
こでワード線駆動パルス0/WLが立上がりほぼVDD
に達する電圧がトランジスタQ13のドレイン側に
印加される。この段階ではノードN2は前記の如
く基板バイアス系の負電圧にまで降下しているた
め、トランジスタQ13は非導通状態に維持される
ことになり、出力端即ちワード線は上記負電位の
ままに保たれる。
一方、選択デコーダにおいては、デコーダトラ
ンジスタQ1〜Qnは全て非導通であつて、ノード
N1のプリチヤージ・レベルはノードN2に送られ
ることになる。クロツク信号0/LSの立下がりによ
りノードN2の電位は引下げられるが、それでも
トランジスタQ13は十分導通させ得るレベルにあ
る。ワード線駆動パルス0/WLが立上がつた際に
は、トランジスタQ13のゲート容量結合によつて
そのゲート電位が若干上昇することもあつてトラ
ンジスタQ13は十分導通し出力端にはVDDから若
干下がつた電位が表われ、選択されたワード線に
高レベル信号を送出することになる。ここで注意
すべきことは、本発明ではメモリセルの転送トラ
ンジスタの閾値が従来より低くなつているか或い
はデプレツシヨン型となつているため、ワード線
電位がVDD一杯に上昇しなくてもメモリセルのキ
ヤパシタは充分高電位にまで充電し得ることであ
る。そしてこのときには、クロツク信号0/PDが低
レベル状態にあるようにすれば、選択デコーダに
おいてもトランジスタQ14は非導通状態に維持さ
れるので、このトランジスタQ14を経由して他の
非選択デコーダ出力端に高レベル信号を伝えるよ
うな干渉作用は生じない。
ンジスタQ1〜Qnは全て非導通であつて、ノード
N1のプリチヤージ・レベルはノードN2に送られ
ることになる。クロツク信号0/LSの立下がりによ
りノードN2の電位は引下げられるが、それでも
トランジスタQ13は十分導通させ得るレベルにあ
る。ワード線駆動パルス0/WLが立上がつた際に
は、トランジスタQ13のゲート容量結合によつて
そのゲート電位が若干上昇することもあつてトラ
ンジスタQ13は十分導通し出力端にはVDDから若
干下がつた電位が表われ、選択されたワード線に
高レベル信号を送出することになる。ここで注意
すべきことは、本発明ではメモリセルの転送トラ
ンジスタの閾値が従来より低くなつているか或い
はデプレツシヨン型となつているため、ワード線
電位がVDD一杯に上昇しなくてもメモリセルのキ
ヤパシタは充分高電位にまで充電し得ることであ
る。そしてこのときには、クロツク信号0/PDが低
レベル状態にあるようにすれば、選択デコーダに
おいてもトランジスタQ14は非導通状態に維持さ
れるので、このトランジスタQ14を経由して他の
非選択デコーダ出力端に高レベル信号を伝えるよ
うな干渉作用は生じない。
以上のデコーダ回路例からも判るように、本発
明のメモリセルを用て記憶装置を構成する場合に
必要とされる周辺回路の改変は極く簡単なもので
あつて、メモリセルのキヤパシタへの充電電圧を
十分増大させ得ると共に製造工程上の困難を招く
こともないという優れた実用効果を本発明は奏す
るものである。
明のメモリセルを用て記憶装置を構成する場合に
必要とされる周辺回路の改変は極く簡単なもので
あつて、メモリセルのキヤパシタへの充電電圧を
十分増大させ得ると共に製造工程上の困難を招く
こともないという優れた実用効果を本発明は奏す
るものである。
第1図は従来のメモリセル構造断面図を示し、
第2図は本発明によるメモリセルの製造工程にお
ける基板断面図を示し、また第3図は本発明の記
憶装置において使用すべき行選択デコーダ回路の
例である。 10……二酸化シリコン膜、11……キヤパシ
タ電極、14……転送トランジスタ用ゲート。
第2図は本発明によるメモリセルの製造工程にお
ける基板断面図を示し、また第3図は本発明の記
憶装置において使用すべき行選択デコーダ回路の
例である。 10……二酸化シリコン膜、11……キヤパシ
タ電極、14……転送トランジスタ用ゲート。
Claims (1)
- 1 電荷蓄積用キヤパシターと転送トランジスタ
より成るメモリーセルとこれを駆動する周辺回路
を具備した半導体集積回路であつて、少くとも1
つの電源電圧と接地電圧と該電源電圧とは逆符号
の基板バイアス電圧とを用い、キヤパシター部分
と転送トランジスタ部分はデイプレツシヨン型の
特性を有し、選択ワード線には前記電源電圧かそ
れ以下の電圧の駆動パルスが印加され、非選択ワ
ード線には前記基板バイアス電圧と略々同一の電
圧が印加されて転送トランジスタが遮断されてい
るようにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55187272A JPS57111880A (en) | 1980-12-29 | 1980-12-29 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55187272A JPS57111880A (en) | 1980-12-29 | 1980-12-29 | Semiconductor storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57111880A JPS57111880A (en) | 1982-07-12 |
JPS6243278B2 true JPS6243278B2 (ja) | 1987-09-12 |
Family
ID=16203080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55187272A Granted JPS57111880A (en) | 1980-12-29 | 1980-12-29 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57111880A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60209996A (ja) * | 1984-03-31 | 1985-10-22 | Toshiba Corp | 半導体記憶装置 |
US6111802A (en) * | 1997-05-19 | 2000-08-29 | Fujitsu Limited | Semiconductor memory device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS525224A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | 1trs-type memory cell |
JPS5548894A (en) * | 1978-09-29 | 1980-04-08 | Nec Corp | Memory circuit |
-
1980
- 1980-12-29 JP JP55187272A patent/JPS57111880A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS525224A (en) * | 1975-07-02 | 1977-01-14 | Hitachi Ltd | 1trs-type memory cell |
JPS5548894A (en) * | 1978-09-29 | 1980-04-08 | Nec Corp | Memory circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS57111880A (en) | 1982-07-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6429065B2 (en) | Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device | |
US6385159B2 (en) | Semiconductor memory device including an SOI substrate | |
JP2918307B2 (ja) | 半導体記憶素子 | |
US6317357B1 (en) | Vertical bipolar read access for low voltage memory cell | |
US7081653B2 (en) | Semiconductor memory device having mis-type transistors | |
US5732014A (en) | Merged transistor structure for gain memory cell | |
US5198995A (en) | Trench-capacitor-one-transistor storage cell and array for dynamic random access memories | |
JP3467416B2 (ja) | 半導体記憶装置及びその製造方法 | |
KR100299344B1 (ko) | 다이나믹랜덤액세스메모리용이득셀과바이씨모스다이나믹랜덤액세스메모리제조방법 | |
JPH0685200A (ja) | 3重ウェル構造を有する半導体装置 | |
JP2001093989A (ja) | 半導体装置 | |
US5850090A (en) | Dynamic semiconductor memory device on SOI substrate | |
US5267192A (en) | Semiconductor memory device | |
US6088259A (en) | SRAM cell using two single transistor inverters | |
US6262447B1 (en) | Single polysilicon DRAM cell and array with current gain | |
JPS6243278B2 (ja) | ||
US4492973A (en) | MOS Dynamic memory cells and method of fabricating the same | |
EP0055038A2 (en) | Control of a signal voltage for a semiconductor device | |
JPS59130462A (ja) | 相補型mos半導体メモリ | |
US6808990B2 (en) | Random access memory cell and method for fabricating same | |
JP2702798B2 (ja) | 半導体記憶装置 | |
JPS59110158A (ja) | 半導体記憶装置 | |
JP3134898B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP3402641B2 (ja) | ダイナミック型半導体記憶装置 | |
JPS6175556A (ja) | 相補型mos半導体メモリ |