JP2516308B2 - 浅いトレンチのeepromを有するシャドウramセル - Google Patents

浅いトレンチのeepromを有するシャドウramセル

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JP2516308B2
JP2516308B2 JP5031890A JP3189093A JP2516308B2 JP 2516308 B2 JP2516308 B2 JP 2516308B2 JP 5031890 A JP5031890 A JP 5031890A JP 3189093 A JP3189093 A JP 3189093A JP 2516308 B2 JP2516308 B2 JP 2516308B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体基板内の浅いト
レンチ内に配設された不揮発性EEPROMセルと対に
なったDRAMデバイスのアレイを有する半導体デバイ
ス・メモリ・アレイに関する。各DRAM/EEPRO
M対は、共通の拡散領域を共用する。本発明は、DRA
Mの読み書き性能とEEPROMの不揮発性の組合せを
提供する。データは、電力喪失時にDRAMからEEP
ROMに転送され、電力回復時にEEPROMからDR
AMに転送される。EEPROM記憶機構のために、バ
ッテリ・バックアップの必要がなくなる。
【0002】
【従来の技術】典型的なMOSダイナミック・メモリ・
セル(DRAM)は、単一のトランジスタとコンデンサ
からなる。このメモリ・セルの状態は、図3にコンデン
サ14として示されるコンデンサに蓄えられた電荷の関
数である。DRAM内の単一のトランジスタとコンデン
サは、スタティックRAMに比べていくつかの長所を有
する。残念ながら、DRAM内のコンデンサ上の電荷
は、漏洩し、短時間で失われる。データの喪失を防ぐた
め、DRAMは、周期的にリフレッシュされるように設
計されている(DRAMは、そのメモリに印加される電
源電圧が失われまたは断たれる時、セル内に記憶された
情報が失われるので、揮発性RAMと呼ばれる)。記憶
された揮発性情報を保持しなければならない場合には、
主電源の障害の場合に使用できるように、バッテリ・シ
ステムなどの代替電源をそのメモリに結合しなければな
らない。
【0003】このメモリ・セルに不揮発性デバイスを組
み込むことによって、普通に動作する揮発性セルを、バ
ックアップ電源に頼らなくてもすむようにすることがで
きる。バックアップ・メモリとして使用できる不揮発性
デバイスは、当技術分野で知られている。
【0004】米国特許第4990979号明細書には、
プログラミングおよび消去にファウラー・ノルトハイム
・トンネル効果を利用する、電気的に消去可能なフロー
ティング・ゲート・メモリ・セル(EEPROM)が開
示されている。このデバイス内の充電されたフローティ
ング・ゲート電極によって作られる反転は水平方向であ
るが、フローティング・ゲートのポリシリコン材料の1
縁部がトレンチ内に延びて、集積密度に対する悪影響を
抑えながら、大きな電極寸法を可能にしている。制御ゲ
ート、ソースおよびドレインは、セル内で水平に置かれ
る。
【0005】米国特許第5049956号明細書には、
酸化シリコン層で分離された制御ゲートとフローティン
グ・ゲートを含む個々のトレンチが各セルに含まれる、
EPROM(電気的にプログラム可能な読取り専用メモ
リ)が開示されている。この酸化シリコン層の代りに、
酸化シリコンと窒化シリコンの混合物を使用することも
できる。同明細書に記載のセルは、EPROMであり、
同明細書には、同発明はEPROMだけでなくEEPR
OM(消去可能で電気的にプログラム可能な読取り専用
メモリ)にも適用できると記載されているが、EPRO
MをEEPROMに変換する技術は単純ではない。具体
的に言うと、トレンチ内に垂直に付着されるゲート酸化
物が、1領域内にトンネル酸化物を作るのに適した輪郭
をもたなければならないことになる。あるいは、EEP
ROMとして機能するには、同発明のセルは、シリコン
基板のドレイン・ノードに非常に高い電圧を印加する必
要があるはずである。これは、特に本発明のDRAMな
ど他の機能を近くに置かなければならない場合に、多く
の困難を引き起こすことになる。
【0006】米国特許第5053842号明細書には、
垂直に配向されたフローティング・ゲートを有する不揮
発性メモリが開示されている。この書込み機能と消去機
能には、高電圧と大電流が必要である。
【0007】米国特許第5017977号明細書には、
フローティング・ゲート電界効果トランジスタが、半導
体基板内に切り込まれたトレンチの側壁上に形成された
EPROMアレイが開示されている。このフローティン
グ・ゲートは、熱電子の注入によって充電されるので、
書込みサイクルおよび消去サイクルに高電圧と大電流が
必要である。
【0008】米国特許第4929988号明細書には、
半導体内に形成された溝の側壁上にフローティング・ゲ
ート電極と制御ゲート電極を形成することによってトラ
ンジスタが垂直に形成された、不揮発性メモリ・デバイ
スが開示されている。
【0009】DRAMと不揮発性デバイスの組合せを、
シャドウRAMと称する。シャドウRAMは既知であ
る。
【0010】米国特許第4471471号明細書には、
各メモリ・セルがフローティング・ゲート部分と記憶ノ
ードを備えたDRAMデバイスを含み、また、フローテ
ィング・ゲート部分には隣接するが記憶ノードからは離
れた二重電子注入器構造を備える不揮発性ユニットをも
含む、電界効果トランジスタ・メモリ・セルのアレイが
開示されている。フローティング・ゲートと電子注入器
構造は、水平に配向し、DRAMから離れている。これ
ら2つの特徴があいまって、単位面積当たりのセル数が
本発明のそれよりずっと少ない不揮発性RAMデバイス
がもたらされる。
【0011】ヤマウチ他の論文[I.E.D.M., Vol.90. p
p.931-933(1990)]には、シャドウRAMシステムと
してFLOTOX(フローティングゲート型)のEEP
ROMを組み合わせた積層コンデンサDRAMが記載さ
れている。この組合せセルは、対応する単純なDRAM
アレイの2倍以上の寸法である。さらに、このシャドウ
RAMは、情報をEEPROMに書き込めるようになる
前に、消去サイクルを必要とする。このため、EEPR
OMの有効寿命が限られる。というのは、記憶サイクル
毎にすべてのEEPROMをサイクルしなければならな
いからである。直接書込みEEPROMは、そのEEP
ROM内に記憶された情報の状態が変更された時だけサ
イクルすればよい。
【0012】独立の消去サイクルを必要としないシャド
ウRAMが、当技術分野で使用可能であるが、それら
は、フラッシュ記憶またはフラッシュ・リコールの能力
がない。すなわち、すべてのデータを同時に転送できな
い。また、各ワード線は、センス・アンプへの参照によ
って相関されなければならず、データの転送が低速にな
る。
【0013】不揮発性メモリの提供に関連する幾つかの
問題が残っている。当技術分野のシャドウRAMは、全
て以下の欠点を有する。(1)チップ上で消費する空間
が多すぎる。既知のシャドウEEPROMデバイスはす
べて、同じ容量のDRAMアレイの少なくとも2倍の寸
法である。(2)揮発性要素と不揮発性要素の間でデー
タの転送を行うために、独立の消去サイクルがしばしば
必要である。これは、2つの欠点をもたらす。すなわ
ち、余分のステップで時間が消費され、またデバイスの
寿命が短くなる。EEPROMは、使用によって疲労
し、典型的なフロトックスEEPROMが正常に働くの
は、約10000回の消去・書込み動作の間である。情
報のビットのうちの10%だけが1サイクルで変更する
必要があるとすれば、異なるビットだけを変更するデバ
イスは、すべてのサイクルですべてのセルを消去し、書
き込むデバイスよりほぼ10倍長持ちするはずである。
(3)単純なDRAMアレイを組み立てるより組立のコ
ストがかなり高くなる。このため、補助電源を有する標
準DRAMに比べて競争力がない。
【0014】
【発明が解決しようとする課題】本発明の1目的は、D
RAMのみの空間の120%以下しか占有しない、シャ
ドウRAMを提供することである。
【0015】本発明のもう1つの目的は、不揮発性メモ
リに情報を書き込むのに独立の消去サイクルが必要でな
い、直接書込みシャドウRAMを提供することである。
【0016】本発明のもう1つの目的は、組立コストが
単純なDRAMアレイの組立コストよりそれほど高くな
い、シャドウRAMを提供することである。
【0017】本発明のもう1つの目的は、そのすべての
機能を実行するのに2つの電圧レベルしか必要としな
い、シャドウRAMを提供することである。
【0018】本発明のもう1つの目的は、DRAM又は
EEPROMの元のデ−タを損なわないで、チップ全体
のデ−タをDRAMからEEPROMへ転送する「フラ
ッシュ記憶」動作及びEEPROMからDRAMへ転送
する「フラッシュ・リコール」動作が可能なメモリ・セ
ルを提供することを目的とする。
【0019】
【課題を解決するための手段】本発明は、半導体基板上
に形成された複数の電界効果トランジスタDRAMデバ
イスを有する半導体デバイス・メモリ・アレイに関す
る。このDRAMデバイスは、行および列に配置するこ
とが好ましく、各DRAMデバイスが、EEPROMセ
ルと対になっている。列は、行に対して約45度の角度
であることが好ましく、DRAMが四分の一ピッチ・ア
レイであることが最も好ましい。EEPROMセルは、
各DRAM−EEPROM対が共通のドレイン拡散領域
を共用するように、四分の一ピッチのDRAMデバイス
間を斜めに走る、半導体基板内の浅いトレンチ内に配置
される。DRAMデバイスは、積層コンデンサ・メモリ
・セルであってもよく、あるいは、DRAMデバイス
は、深いトレンチの記憶コンデンサ・メモリ・セルであ
ることが好ましい。本発明によるアレイ内の好ましいE
EPROMセルは、プログラム・ゲートおよびリコール
・ゲートとして機能する1対の連続したポリシリコン構
造と、フローティング・ゲートとして機能する複数の不
連続なポリシリコン構造を備える。このポリシリコン・
フローティング・ゲートは、浅いトレンチの対向する壁
面に沿って配設され、トレンチのあるシリコン基板から
高誘電材料によって分離されて、フローティング・ゲー
トの1つに電荷が存在する時、そのフローティング・ゲ
ートに隣接する基板内で反転が誘導されるようになって
いることが好ましい。連続するポリシリコンのプログラ
ム・ゲート構造とリコール・ゲート構造は、平行であ
り、高誘電材料によって分離される。リコール・ゲート
は、浅いEEPROMトレンチの底部に沿って配設さ
れ、シリコン基板のP/N境界の下を延びる。横に配設
されたフローティング・ゲート構造と縦に配設されたプ
ログラム・ゲート構造およびリコール・ゲート構造は、
ファウラー・ノルトハイム・トンネル現象を許容する材
料によって分離することが好ましい。この材料は、シリ
コンに富む窒化物であることが好ましいが、シリコンに
富む酸化物を使用することも可能である。
【0020】本発明はさらに、半導体基板の表面に対し
て相対的に形成されるメモリ・セル・アレイに関する。
この基板は、2層式であることが好ましい。このメモリ
・セル・アレイは、(a)各矩形トレンチが絶縁物によ
って囲まれた電極を有し、2つの前記平行な行上に一直
線に並び、矩形トレンチの対応する諸要素が平行な行に
対して約45度をなす対角線上にくるようにオフセット
した、少なくとも4つの矩形トレンチと、(b)第1の
側面部分と第2の側面部分と、半導体基板を2層化する
際に層間の境界より下にある底面部分とを有し、前記対
角線に平行に向いた、少なくとも1つの細長い直線状の
トレンチと、(c)各トレンチが第1電極を含むように
前記細長いトレンチのうちの1つ中に配設され、それぞ
れ電圧源に結合され、それぞれ第1表面部分を有する、
少なくとも1つの第1電極と、(d)前記細長いトレン
チの第2電極側側面上で1つの矩形トレンチに隣接する
ように前記細長いトレンチのうちの1つの前記第1側面
部分にそれぞれ配設され、それぞれ、注入された電子を
そこから受け取るため、前記第1電極のうちの当該の1
つの前記第1表面部分に隣接して配置された第2表面部
分を有し、それぞれ第3表面部分を有する、複数の第2
電極と、(e)前記細長いトレンチの第3電極側側面上
で1つの矩形トレンチに隣接するように前記細長いトレ
ンチのうちの1つの前記第2側面部分にそれぞれ配設さ
れ、それぞれ、注入された電子をそこから受け取るた
め、前記第1電極のうちの当該の1つの前記第1表面部
分に隣接して配置された第2表面部分を有し、それぞれ
第3表面部分を有する、複数の第3電極と、(f)各ト
レンチが第4電極を含むように前記細長いトレンチのう
ちの1つ中に配設され、それぞれ電圧源に結合された、
少なくとも1つの第4電極と、(g)前記細長いトレン
チと平行で、前記矩形トレンチのうちの隣接するトレン
チの間に配置され、信号源に結合された、細長い拡散領
域とを備える。
【0021】このメモリ・セル・アレイは、矩形トレン
チの行に平行な接続用トレンチ・セグメントによってそ
れぞれ接続された、基板の表面内に形成された、複数の
細長い直線状の、対角線方向の、実質的に平行なトレン
チ・セグメントを備えることが好ましい。好ましい実施
例では、電気接続が、これらの接続用トレンチ・セグメ
ント内に設けられる。好ましいメモリ・アレイ・セルで
は、前記細長いトレンチが、前記各矩形トレンチの1つ
の隅を通り、前記細長いトレンチの底部が、前記2層式
半導体基板の層間の境界より下にあり、前記第1電極
が、前記細長いトレンチのうちの1つの前記底面部分に
配設され、前記第4電極が、前記細長いトレンチのうち
の1つの前記上側部分に配設され、前記第4電極がそれ
ぞれ、注入された電子をそこから受け取るため、前記第
2電極および第3電極のうちの当該の1つの前記第3表
面部分に隣接して配置された第4表面部分を有し、前記
拡散領域が、さらに前記矩形トレンチ内の前記電極群に
結合される。
【0022】好ましいメモリ・セル・アレイは、DRA
MセルとEEPROMセルを備える。第1電極がリコー
ル・ゲートであり、第2電極と第3電極がフローティン
グ・ゲートであり、第4電極がプログラム・ゲートであ
り、矩形トレンチ電極がDRAMコンデンサである。
【0023】本発明はさらに、半導体基板内に形成され
るEEPROMメモリ・アレイに関し、前記EEPRO
Mアレイは、(a)前記基板内に形成された溝と、
(b)第1電圧源に結合された第1の連続する電極と、
(c)第2電圧源に結合された第2の連続する電極と、
(d)複数の不連続な電極と、(e)前記電極のすべて
を前記基板から分離し、前記第1電極と前記第2電極と
を互いに分離し、前記不連続電極を互いに分離する、電
気絶縁材料と、(f)前記不連続電極と前記第1電極お
よび第2電極との間で電子をトンネリングさせる材料と
を備える。
【0024】リコール・ゲートとして機能する第1電極
を溝の底部に配設し、プログラム・ゲートとして機能す
る第2電極を前記溝の頂部に配設し、フローティング・
ゲートとして機能する不連続電極を溝の2つの側面に沿
って配設することが好ましい。
【0025】本発明はさらに、リコール・ゲートとして
機能する第1電極と、プログラム・ゲートとして機能す
る第2電極と、フローティング・ゲートとして機能する
少なくとも2つの第3電極とを備え、前記第1電極およ
び第2電極がT字形の断面を有し、前記第1電極が逆T
字の向きに配置され、前記第2電極がT字の向きに配置
され、これら2つの電極の主軸が垂直に整列し、前記2
つの第3電極が、前記T字形の第1電極および第2電極
の水平要素によって画定される垂直領域内で、前記垂直
に整列した第1電極および第2電極の対向する側面上の
領域を占める、EEPROMセルに関する。
【0026】本発明はさらに、(a)トレンチ内にポリ
シリコンをコンフォーマルに堆積し、前記ポリシリコン
をRIE方向性エッチングして、トレンチ内の側壁に沿
って垂直に整列された1対のポリシリコン構造を設ける
ステップと、(b)トレンチを充填物で充填し、充填物
を平面化しエッチングして、前記構造の頂面を露出させ
るステップと、(c)前記ポリシリコン構造の頂面を酸
化するステップと、(d)充填物を取り除くステップと
を含む、トレンチ内の1対のポリシリコン構造の頂面を
酸化する方法に関する。
【0027】充填物は、レジストまたはスピンオン・ガ
ラスで覆われたコンフォーマルな窒化物でよい。
【0028】本発明はさらに、(a)トレンチ内に第1
ポリシリコン層を堆積し、平面化とエッチングを行っ
て、トレンチの下側部分を充填する、電極の基部を設け
るステップと、(b)前記基部の上面に酸化物層を設け
るステップと、(c)トレンチの両側壁に非侵食性材料
を堆積するステップと、(d)前記基部上の前記酸化物
層の露出された中央部分をエッチングして取り除くステ
ップと、(e)前記電極の前記基部の上面に第2のポリ
シリコン層を堆積するステップとを含む、トレンチ内に
逆T字形のポリシリコン電極を設ける方法に関する。
【0029】類似の実施例で、本発明は、(a)トレン
チ内に第1ポリシリコン層を堆積し、平面化とエッチン
グを行って、トレンチの下側部分を充填する、電極の基
部を設けるステップと、(b)前記基部の上面に酸化物
層を設けるステップと、(c)トレンチの両側壁に構造
を堆積し、前記基部上の前記酸化物層より実質的に薄い
酸化物の層で、前記構造の上側表面を被覆するステップ
と、(d)前記側壁構造の前記上側表面上の前記酸化物
層をエッチングし、前記基部の前記酸化物層の露出した
部分に対して、前記基部上の前記露出した酸化物を実質
上すべて取り除くのにちょうど十分な時間だけエッチン
グを行うステップと、(e)前記電極の前記基部の上面
に第2のポリシリコン層を堆積するステップとを含む、
トレンチ内に逆T字形のポリシリコン電極を設ける方法
に関する。
【0030】もう1つの態様では、本発明は、(a)入
力端子と、(b)制御端子と、(c)電流チャネルと信
号を受け取るための制御電極とを有し、前記チャネルの
第1端部が前記入力端子に接続されている、電界効果ト
ランジスタ(FET)と、(d)前記チャネルの第2端
部に結合された記憶コンデンサと、(e)信号を受け取
るための制御電極と、フローティング・ゲートと、電流
チャネルとを有し、その前記電流チャネルの第1端部
が、前記第1FETの前記第2端部と前記コンデンサと
に結合されている、第2FETと、(f)信号を受け取
るための制御電極と、電流チャネルとを有し、その前記
電流チャネルの第1端部が、前記第2FETチャネルの
第2端部に結合され、その前記電流チャネルの第2端部
が、信号ノードに結合され、その前記電流チャネルの第
2端部が、前記制御端子に結合されている、第3FET
とを備え、(g)前記第2FETの前記フローティング
・ゲートが、前記第3FET制御電極からトンネル効果
によって電子を受け取る能力を有し、前記第2FETの
前記フローティング・ゲートが、前記第2FET制御電
極へトンネル効果によって電子を放出する能力を有し、
(h)前記記憶コンデンサが、前記第2FETおよび第
3FETによって与えられる容量性負荷より高いキャパ
シタンスを有する、結合DRAM−EEPROM回路に
関する。
【0031】本発明のこの態様は、図12に示されてい
る。図12は、本明細書で記載する結合DRAM−EE
PROM回路を示す図である。第1FET制御電極と第
3FET制御電極が接地レベルの時、記憶コンデンサと
第2FETが絶縁され、第2FET制御電極が、第3F
ET電極からフローティング・ゲートへの電子の移動
を、記憶コンデンサの状態の関数として変調できるよう
になる。本発明を概念化するもう1つの方法として、第
1FETと記憶コンデンサがDRAMを構成し、第2F
ETと第3FETが、2つの状態のうちの一方をとるこ
とのできるEEPROMを構成し、記憶コンデンサがE
EPROMの状態を制御する、結合DRAM−EEPR
OM回路がある。
【0032】結合DRAM−EEPROM回路の好まし
い実施例では、第2FET制御電極と第3FET制御電
極が、接地電圧または単一の制御信号電圧で独立に制御
される。この単一の制御電圧は、10Vと18Vの間で
あることが好ましい。この制御電圧は、オンチップの電
圧デバイスによって供給できる。
【0033】本発明は、もう1つの態様では、DRAM
がFETと記憶コンデンサを備え、記憶コンデンサが2
つの状態のうちの一方をとり、EEPROMが2つの状
態のうちの一方をとる、対になったDRAM−EEPR
OMセルに関する。EEPROMの状態は、それが直接
に結合される記憶コンデンサの状態によって決定され
る。これらのセルは、DRAM構成要素を介して各セル
が単独にアドレスされる対になったDRAM−EEPR
OMセルのアレイを形成することができる。
【0034】本発明は包括的に、以下の複数の特徴を示
す。(1)DRAMのアレイ内のトレンチ内でEEPR
OMを使用することによって、必要空間の増加を20%
未満に抑えたシャドウRAMが提供される。(2)不揮
発性要素としてEEPROMを使用することによって、
このデバイスを、標準技術を用いて簡単に組み立てるこ
とができる。(3)DRAMとEEPROMの両方に共
通のドレイン拡散領域を使用することによって、高密度
が実現され、組立が簡単になる。さらに、この包括的な
発明によれば、追加の長所をもつ特定の実施態様が可能
になる。
【0035】以下に述べる特定の実施態様は、以下の長
所および特徴を示す。(1)このメモリ・セルは、「フ
ラッシュ記憶」能力を有する。すなわち、チップ全体の
データを、DRAMからEEPROMへ同時に転送する
ことができる。(2)このメモリ・セルは、「フラッシ
ュ・リコール」能力を有する。すなわち、チップ全体の
データを、EEPROMからDRAMへ同時に転送する
ことができる。(3)このフラッシュ記憶動作とフラッ
シュ・リコール動作は、非破壊的である。すなわち、こ
の動作は、DRAMまたはEEPROM内の元のデータ
を損なわない。(4)このセルは、単一の低電圧(3な
いし5V)外部電源で使用できる。(5)このEEPR
OMは、直接書込みが可能であり、消去サイクルを省く
ことができる。(6)高電圧は、ポリシリコン電極に限
られており、セル・アレイ内の拡散接合部には印加され
ない。したがって、本発明によるデバイスは、セル寸法
および設計規則の将来の拡張に適合する。(7)すべて
の制御電圧には、2つの電圧レベル(オンまたはオフ)
しか必要としない。(8)本発明のデバイスを組み立て
るプロセスは、DRAMに必要なマスクの他に、EEP
ROM構造を作成するために2ないし3個のマスクを必
要とする。(9)T字形電極を使用することで、フロー
ティング・ゲートとの間での電子の移動に利用できる表
面積が増大する。本発明の上記その他の目的および特徴
は、以下の説明と図面から明らかになろう。
【0036】
【実施例】図1は、本発明による半導体デバイス・メモ
リ・アレイの平面図である。図1の下半分は、表面の平
面図またはパターン配置を示し、図1の上半分は、以下
で説明する本発明の特定の実施例の切断図である。この
切断面は、トレンチ深さの半分の位置のものである。図
示の特定のアレイの編成は、標準的な四分の一ピッチで
ある。各要素が、ワード線またはビット線4本毎に繰り
返されている。これは、特に有利なアレイ・パターンで
あるが、本発明は、四分の一ピッチ・アレイに限定され
るものではない。ポリシリコンの深いトレンチの記憶コ
ンデンサ3が、ワード線1と、その接点2が示されてい
るビット線との間に配置される。接点2に隣接する1対
の深いトレンチの記憶コンデンサ3の間に、浅いトレン
チの絶縁領域4があって、漂遊表面電流を阻止する。図
1の下半分の検討から、標準的な四分の一ピッチ・アレ
イでは、深いトレンチの記憶コンデンサ3の端部によっ
て画定される矩形に沿って、接点2が置かれていない、
これまで未使用のシリコン基板の区域が残されているこ
とに留意されたい。図1の上半分に示すように、EEP
ROMトレンチは、この矩形に沿って導入されている。
このEEPROMトレンチには、不連続な一連のポリシ
リコンのフローティング・ゲート5、連続したポリシリ
コンのリコール・ゲート延長部分6、連続したポリシリ
コンのプログラム・ゲート(図7の22)、絶縁用の酸
化シリコン層8、およびフローティング・ゲート5とリ
コール・ゲート延長部分6の間ならびにフローティング
・ゲートとプログラム・ゲート22の間のシリコンに富
む誘電体のスペーサ7が含まれる。
【0037】このデバイスの組立を、一連の図、図2な
いし7で説明する。これらの図は、EEPROMトレン
チと、隣接する深いトレンチの記憶コンデンサを通り、
図2の線2bによって定義される平面に沿った、この装
置の断面図である。本発明のプロセスは、ウェル(この
実施例の場合はPウェル)と標準DRAMの深いトレン
チのコンデンサが画定された後に始まる。非侵食性材料
または非侵食性材料の組合せからなるマスクを画定す
る。このマスクは、酸化アルミニウムであることが好ま
しいが、厚いパッド窒化物でもよく、あるいは、一連の
選択的に侵食可能な材料にして、各加工ステップが行わ
れる際に、1層のマスクを取り除き、このプロセスの最
終ステップで、完成デバイスが作成され、最終マスク層
を取り除くようにすることもできる。多層レジスト構造
を使って、非侵食性材料内にパターンを画定する。EE
PROMトレンチ・イメージの配置を、図2の平面図に
示す。その開口区域を斜めに通り、四分の一ピッチ・セ
ル内の深いトレンチの記憶コンデンサ3の縁部を通る。
多層レジストを画定し、これを使って図3の非侵食性材
料10をエッチングした後に、この多層レジストを取り
除く。N+拡散領域11を、Pウェル13内に画定す
る。注入後に、スペーサ12をEEPROMトレンチ・
マスクの垂直縁部上に画定する。このスペーサは、非侵
食性マスク(酸化アルミニウム)と同じ材料でも、他の
非侵食性材料でもよい。このスペーサは、化学蒸着によ
って付着した後にRIE(反応性イオン・エッチング)
エッチング(RIE)して、フォトリソグラフィによっ
て作成できる最小フィーチャよりも小さなスペーサを設
けることができる。図3の断面図は、非侵食性材料10
のEPマスク、スペーサ12、Pウェル13に関連する
N+拡散領域11、N基板16、ポリシリコンのコンデ
ンサ14およびその酸化シリコン・カラー15を示して
いる。
【0038】図4および図5は、この手順の次のステッ
プを示す図である。非侵食性材料(NEM)10をスペ
ーサ12と組み合わせてマスクとして使用して、EEP
ROMトレンチをウェルのレベルより下の深さまでエッ
チングする。このエッチングは、シリコンと酸化シリコ
ンをほぼ同じ速度でエッチングする、CF4と酸素など
の混合物を用いる反応性イオン・エッチング(RIE)
によって行うことが好ましい。トレンチの露出したシリ
コンとポリシリコンの表面を当技術分野で周知の方法で
酸化して、トレンチが深さ約2μ、幅約2μであるこの
実施例の場合、厚さ約300Åの酸化シリコン層8を作
成する。リコール・ゲート18のポリシリコンを堆積し
て、EPトレンチを充填し、このポリシリコンを、適当
な手段、好ましくは化学的機械的研摩によって、非侵食
性マスクと同一平面になるまで平面化し、時間調整した
エッチングによって図示のレベルまで、すなわち、Pウ
ェル13とN型基板16の間の境界の上のデバイス長ま
で後退させる。露出した側壁の酸化シリコン層8をはぎ
とり、Pウェル13とポリシリコンのコンデンサ14の
シリコン表面を再酸化して、200Åのゲート酸化物を
形成する。この酸化によって、リコール・ゲート18の
ポリシリコンの頂面も酸化される。この酸化によって、
単結晶表面上の3倍の酸化物がポリシリコン表面上に成
長し、これが後でエッチ・ストップとして役立つ。
【0039】図6は、このプロセスの次のステップを示
す図である。フローティング・ゲートのポリシリコン層
を堆積し、これをRIEによって後退させて、連続した
側壁のフローティング・ゲート5を形成する。リコール
・ゲート18の酸化された表面の酸化シリコン19をエ
ッチ・ストップとして使用する。フローティング・ゲー
ト5のポリシリコンを、Pウェル13の表面と同一平面
より下ではあるが、まだ側壁のN+拡散領域11と重な
り合うレベルまで後退させる。次に、薄い窒化物をコン
フォーマルに堆積する(図示せず)。第2のマスクを付
着し、これを使って、連続したポリシリコンのフローテ
ィング・ゲート5のセグメントを取り除くべき区域(図
1の9)に窒化物の膜を食い込ませる。このマスクは、
レジストからなることが好ましく、図1の上半分に示す
ように深いトレンチの記憶コンデンサ3の間にフローテ
ィング・ゲート5のポリシリコンが残るように、EPト
レンチを斜めに横切ってカットする。これによって、フ
ローティング・ゲート5のポリシリコンとN+拡散領域
11の重なり合いが最大になる。N+拡散領域も、深い
トレンチの記憶コンデンサ3によって中断される。コン
フォーマルな窒化物を側壁マスクとして使って、連続し
たフローティング・ゲート5のポリシリコンを、それが
必要でない区域から酸化によって取り除く。コンフォー
マルな窒化物をはぎ取る。図1を見ると最も良くわかる
が、この手法によって、各トレンチの側壁上の隣接する
フローティング・ゲート間に酸化シリコンのスペーサが
できる。
【0040】別法として、レジスト・マスクだけを制御
として使って、各トレンチ側壁からポリシリコンを取り
除いて、不連続なフローティング・ゲートを画定するこ
とができる。不連続なフローティング・ゲート構造の間
のポリシリコン材料を完全にエッチングする際に、その
間に開口が形成され、この開口は、最終的に、以下で述
べるその後の処理ステップに従って、(上記の手法の酸
化シリコンではなく)シリコンに富む窒化物材料で充填
される。この代替実施例を、図8に示す。図8は、N+
拡散領域11の底面のレベルでの水平断面図である。
【0041】窒化物の犠牲材料を使って、EEPROM
トレンチをコンフォーマルに被覆する。その後、レジス
トの充填とエッチングを行って、コンフォーマルな窒化
物を、フローティング・ゲート5のポリシリコンの頂縁
部のレベルまで取り除く。レジストをはぎ取り、フロー
ティング・ゲート5の頂縁部上およびそのフローティン
グ・ゲートの上のトレンチの側壁上の露出したシリコン
を酸化する。この酸化によって、図6に示したリコール
・ゲート18の頂部の酸化シリコン19(SiO2)よ
りかなり厚いキャップ酸化物20(SiO2)の層を形
成しなければならない。犠牲窒化物を取り除く。
【0042】シリコンに富む窒化物(SRN)をコンフ
ォーマルに堆積し、これをRIEによって後退させて、
フローティング・ゲート5の側壁上にスペーサ7を形成
する。シリコンに富む窒化物は、実験式SinN4(ただ
し、nは3.3と4.5の間の数)を有する組成、すな
わち10〜50原子%過剰のケイ素を含む窒化シリコン
Si3N4からなる組成である。これは、参照によって本
明細書に組み込まれるL. DoThanh(ドタイン)他の論
文"Injection properties of Silicon-Rich Silicon Ni
tride Layers on SiO2", Insulating Films on Semicon
ductors,J.J. Simone and J. Buxo ed., North Holland
(1986) Amsterdam, pp. 255-258に記載されている。S
RNを用いると、普通のトンネル酸化物よりも低い電界
で電子が通過できるようになる。これには、本発明を実
施する上で大きな利点がある。これによって、フローテ
ィング・ゲートとプログラム・ゲートおよびリコール・
ゲートとの間の層をより厚くすることができる。層が厚
いということは、堆積およびエッチングの処理パラメー
タがそれほどクリティカルではなくなることを意味す
る。さらに、SRNとポリシリコン・ゲートの間の界面
の性質も、それほどクリティカルではなくなる。低い電
界でもフローティング・ゲートからの電子の漏洩が問題
になる可能性があるので、このSRNは、3層の「サン
ドイッチ」として、すなわち約200ÅのSRNの第1
層と約50〜100ÅのSiO2の第2層と約200Å
のSRNの第3層として化学蒸着することが好ましい。
シリコンに富む窒化物(SRN)層という用語は、本明
細書全体を通じて、このサンドイッチ構造を指す。シリ
コンに富む酸化物(SRO)を、SRNの代わりに使用
することも可能であるが、集積処理シーケンス全体を通
じてSROの完全性を保つのはより困難である。
【0043】リコール・ゲート18の頂部上の酸化シリ
コン19を、エッチングによって開く。このエッチング
によって、キャップ酸化物20の、フローティング・ゲ
ート5の頂部上の部分も取り除かれる。
【0044】図7は、このプロセスの残りのステップを
示す図である。ポリシリコン層を堆積し、化学的機械的
研摩によって平面化し、RIEによってトレンチ内まで
後退させて、リコール・ゲート18のリコール・ゲート
延長部分6を設ける。リコール・ゲート延長部分6とリ
コール・ゲート18の2つのポリシリコン塊は、別々の
ステップで堆積されるが、これらは、単一のユニットと
してそのリコール・ゲートの電気的機能を実行する。リ
コール・ゲート延長部分6の表面を酸化して、酸化シリ
コン層21を設ける。もう一度ポリシリコン層を堆積
し、平面化し、RIEによってPウェル13の頂面より
下まで後退させて、プログラム・ゲート22を設ける。
プログラム・ゲート22の頂部が、深いトレンチのコン
デンサ14の頂面より下になることが重要である。とい
うのは、ストラップを形成するために深いトレンチのコ
ンデンサを開くプロセスで、プログラム・ゲートの頂面
が露出してはならないからである。深いトレンチのコン
デンサ14への接続は、セルの設計に応じて、コンデン
サのどちらかの側面で可能であることを指摘しておく。
最後に、酸化物23を堆積し、平面化する。非侵食性材
料10および非侵食性のスペーサ12をはぎ取り、DR
AM組立の技術分野で既知のように、その後のプロセス
を続行する。
【0045】その後のプロセスには、リコール・ゲート
延長部分6またはリコール・ゲート18との接点および
プログラム・ゲート22との接点を設けることが含まれ
る。これらの接続は、EEPROMトレンチ内の、EE
PROMトレンチがアレイの外側を通る所で行うことが
できる。図9に示すように、このEEPROMトレンチ
は連続しており、トレンチの全長にわたって走るプログ
ラム・ゲートおよびリコール・ゲートが、1つのアレイ
・セグメントに共通である。このプロセスの途中で、ダ
ミーの(すなわち、機能しない)フローティング・ゲー
トを、アレイの外側にあるEEPROMトレンチの接続
内に作成する。必要な場合、連続したフローティング・
ゲートを個々の不連続なフローティング・ゲートに分割
する時に、これらの機能しないフローティング・ゲート
をフローティング・ゲート・マスクによって切り離すこ
ともできる。リコール・ゲートおよびプログラム・ゲー
トへの接点は、キャップ酸化物を開き、リコール・ゲー
ト延長部分6およびフローティング・ゲート5(が外部
コネクタ内に存在する場合はその)上のプログラム・ゲ
ート22ならびにキャップ層の酸化シリコン層21の全
体を完全にエッチングできるようにするマスクを用いて
達成される。リコール・ゲート18の、電気的接触が確
立される頂面を除き、露出したすべての区域に酸化物を
堆積する。第2のマスクを使用して、他の区域のプログ
ラム・ゲート22の頂部の酸化物を開く。最後に、深い
トレンチのコンデンサ・ストラップ・マスクを使用し
て、プログラム・ゲートおよびリコール・ゲートの開か
れた区域への接点を作成することができる。
【0046】上記のように構築されたメモリ・アレイが
占める空間は、元の四分の一ピッチDRAMアレイの空
間の1.2倍未満である。
【0047】トレンチ内のEEPROMの電子要素のも
う1つの配置を、図10に示す。この場合、リコール・
ゲート延長部分6は、フローティング・ゲート5の堆積
の後に、トレンチ内に置かれる。半導体基板内にEEP
ROMトレンチをカットするまでの最初の諸ステップ
は、最初の実施例と同一である。ただし、この場合は、
EEPROMトレンチをわずかにずらせて、以下で論ず
る、DRAMコンデンサに突き当たらない第2の下側ト
レンチを設ける。したがって、NEMマスクとスペーサ
があいまって、DRAMセルの酸化物カラーがちょうど
覆われるような開口を画定する。P層中に、N基板まで
貫通しないトレンチをエッチングする。このトレンチの
壁面と底部を前と同様に酸化し、ポリシリコン層を堆積
し、平面化し、トレンチ内まで後退させて、露出した頂
面と側面を有する2つの連続した側壁のフローティング
・ゲート5を形成する。この頂面は、側壁のN+拡散領
域と実質的に重なり合っているが、NEMマスクのレベ
ルより下にある。前と同様に、側壁のフローティング・
ゲートを、DRAMセルの各行の長手方向に心合せされ
た平行線に沿ってカットし、酸化して、一連の不連続な
ポリシリコン・フローティング・ゲートを形成する。シ
リコンに富む窒化物をコンフォーマルに堆積し、エッチ
ングして、フローティング・ゲートの側面上に垂直のス
ペーサ7を形成する。ポリシリコン・ゲートの側壁を画
定した後、窒化物犠牲材料を使用して、EEPROMト
レンチをコンフォーマルに被覆する。その後、レジスト
の充填とエッチングを行って、コンフォーマルな窒化物
を、フローティング・ゲート5のポリシリコンの頂縁部
のレベルまで取り除く。レジストをはぎ取り、フローテ
ィング・ゲート5の頂縁部上およびそのフローティング
・ゲートの上のトレンチの側壁上の露出したシリコンを
酸化する。犠牲窒化物層をはぎ除く。シリコンに富む窒
化物の層をコンフォーマルに堆積し、RIEエッチング
して、フローティング・ゲートの側壁の間にスペーサを
形成する。SiO2スペーサ(シリコンに富む窒化物の
層を保護する)を画定する。フローティング・ゲートの
頂部上に熱成長させたSiO2を使って、第2トレンチ
を、N+埋設プレート内にエッチングする。傾斜イオン
注入を行って、リコール・ゲート・デバイスのしきい電
圧を調節する。ポリシリコンを堆積し、後退させて、リ
コール・ゲート延長部分6を形成する。このリコール・
ゲート延長部分6は、下側トレンチを充填し、フローテ
ィング・ゲートの側面上のシリコンに富む窒化物のスペ
ーサ7のほぼ半ばまで延びる。このリコール・ゲートの
ポリシリコンの頂面を酸化し(酸化シリコン層21)、
プログラム・ゲート22のポリシリコンを堆積し、平面
化し、第1の非侵食性マスクと表面のP層との間の境界
より下まで後退させる。最後に、非侵食性マスクを取り
除き、得られた空洞を、半導体の表面のレベルまで酸化
物23で充填する。
【0048】図11は、セルの概略を示す図である。こ
のEEPROMのN+領域は、DRAMのN+領域と同一
である。フローティング・ゲート・(FG)ノードに可
変コンデンサを有するキャパシタンス網を利用して、E
EPROM動作を生み出す。フローティング・ゲート上
の電圧の値(Vfg)は、容量性ディバイダ網の結果であ
る。すなわち、Vfgは、キャパシタンス結合比(CR)
にプログラム・ゲート上の電圧(Vpg)を乗算した積に
等しい。キャパシタンス結合比(CR)は次式に等し
い。
【数1】
【0049】上式で、Cfpはフローティング・ゲートと
プログラム・ゲートの間のキャパシタンス、Cfrはフロ
ーティング・ゲートとリコール・ゲートの間のキャパシ
タンス、Cfcはフローティング・ゲートとチャネルの間
のキャパシタンスである。Cfcは、可変キャパシタンス
であり、側壁チャネルの状態の関数である。
【数2】
【0050】上式で、Coxはフローティング・ゲートと
側壁チャネルの間の酸化物のキャパシタンス、Csiはシ
リコン側壁の空乏キャパシタンスである。側壁チャネル
が接地に結合される時には、Cfc=Coxである。したが
って、このEEPROMデバイスは、Csiを電圧変調す
ることによって動作する。
【0051】図12は、DRAM/EEPROM組合せ
セルの等価回路を示す図である。トランジスタ24と記
憶コンデンサCs27によって定義されるDRAM経路
には、EEPROMデバイスがない。このDRAMセル
は、電圧レベル、性能、信号レベル、雑音などの点で、
従来のDRAMと全く同様に動作する。EEPROMデ
バイスは、記憶コンデンサと同一の拡散ノードを共用す
る。この記憶コンデンサは、トレンチまたは積層コンデ
ンサでよいが、このEEPROMデバイスのキャパシタ
ンスによって誘導される容量性負荷よりもはるかに大き
い値を有する。EEPROMのトランジスタ25を、リ
コール・ゲート用のトランジスタ26と直列に接続す
る。DRAM動作の間、このリコール・ゲートは、この
経路が活動状態にならないように、接地レベルにあり、
プログラム・ゲート電位も同様である。このリコール・
ゲート(RG)は、プログラム・ゲート(PG)と同様
に、フローティング・ゲート(FG)に容量結合されて
いる。さらに、SRN膜を堆積することによって、局所
的な電界強化が達成される。このSRN膜は、実際に
は、シリコンに富む窒化物膜と純SiO2膜、または、
局所的な電界強化をもたらし、ファウラー・ノルトハイ
ム・トンネルしきいを10V未満に低下させるシリコン
に富む酸化物(SRO)である。この注入膜を、シリコ
ンに富む誘電体(SRD)と称することもある。適切な
条件の下で、電子は、リコール・ゲートからフローティ
ング・ゲートへまたはフローティング・ゲートからプロ
グラム・ゲートへトンネリング可能である。フローティ
ング・ゲートに電子が存在すると、トランジスタ25の
しきい値が高くなり、存在しないと低くなる。電源障害
の場合、トランジスタ24がオフになり、記憶コンデン
サがビット線から絶縁される。リコール・ゲートは、0
電位に保たれ、トランジスタ26をオフに保つ。記憶コ
ンデンサとEEPROMデバイスは、互いに接続された
ままであるが、全体として、ビット線と埋設N+ノード
から分離される。この分離は、揮発性のコンデンサ媒体
からフローティング・ゲートEEPROMデバイスの媒
体への確実なデータ転送のために必要である。この時、
Cs上のデータのすべてのビットを、それに対応するE
EPROMのFGデバイスに同時に格納することができ
る。フローティング・ゲートとの間の電子のすべての転
送は、SRNサンドイッチ注入機構が存在するので、よ
り低い平均電界でのポリシリコン間転送である。拡散領
域または基板に対する薄いトンネル酸化物は、このトン
ネル過程には不要である。書込み前の消去を必要としな
い直接書込みが使用される。
【0052】図13は、同時記憶(「フラッシュ記
憶」)に関連するタイミング波形を示す図である。トラ
ンジスタ24のゲートに接続されたワード線は、記憶コ
ンデンサCsへの情報のビット線転送が完了することを
保証するのに十分な長さだけ正に留まる。このワード線
の電圧は、その後、0に低下し、コンデンサとトランジ
スタ25のEEPROMノードをビット線から絶縁す
る。
【0053】記憶ノードは、「1」として示される正電
圧または「0」として示される接地電位である。約15
Vのプログラミング電圧をプログラム・ゲートに印加
し、これによって、EEPROMのチャネル領域より下
のp型基板内にポテンシャル井戸を形成する。Csの記
憶ノードが0Vの場合には、電子がこの井戸に数百ミリ
秒の間トラップされ、0Vの表面チャネル領域をもたら
す。記憶ノードが正電圧の場合、電子は素早く井戸から
掃き出され、このチャネルと基板の間に拡散キャパシタ
ンスが残って、図11に示すようにコンデンサを変調す
る。フローティング・ゲートは、図13に示すように約
12Vに上昇し、小さな空乏コンデンサが、チャネル・
デバイス酸化物に対して、より大きなフローティング・
ゲートと直列になっていて、基板へのフローティング・
ゲートのプログラム・ゲートへの結合に比べて疎な結合
がもたらされる場合には、電子がリコール・ゲートから
フローティング・ゲートに流れる。フローティング・ゲ
ートの下に0Vのチャネルが存在するために空乏キャパ
シタンスがない場合、フローティング・ゲートは、接地
付近に密に結合され、フローティング・ゲートとプログ
ラム・ゲートの間に大きな差が存在し、存在する電子が
プログラム・ゲートによって集められる。書込みの前に
このEEPROMデバイスを事前消去する必要はなく、
したがって、図13には消去サイクルが示されておら
ず、フローティング・ゲートの状態と無関係に、情報が
直接に書き込まれて新しい状態になる。フローティング
・ゲート上の情報が記憶ノード上の情報と同一である場
合、電子は流れず、ファウラー・ノルトハイム電荷が酸
化物を通って流れるのは、情報が異なる時だけである。
このため、この構造のサイクル能力が拡張される。プロ
グラム・ゲートが0に戻った後、フローティング・ゲー
トは、図13に示すように、正の電圧または負の電圧に
なる。この時点で、すべての電源がオフになり、Cs上
の電荷が0まで放電するが、このデバイスは、電力なし
で情報をフローティング・ゲート内に記憶する。リコー
ル・ゲートは、0Vに留まって、このサイクルの全体を
通じてEEPROMデバイスを分離する。この動作のす
べてが、どのアレイ拡散領域上でも高電圧をかけずに実
行される。アレイ領域内の高電圧は、コンデンサとして
働き直流電流を引き出さないポリシリコン線上にのみ現
れる。
【0054】「フラッシュ・リコール」または、フロー
ティング・ゲートからDRAM記憶コンデンサへの全情
報の同時転送を、図14に示す。まず、すべてのビット
線を、正の電圧にする。次に、ワード線を活動化し、す
べてのDRAM記憶コンデンサを正に充電する(DRA
M STN)。ワード線をオフにし、記憶コンデンサを
ビット線から減結合する。プログラム・ゲートは接地レ
ベルに保たれる。フローティング・ゲートは2つの状態
のうちのどちらか一方となる。すなわち、フローティン
グ・ゲートが電子を含み、EEPROMデバイス(トラ
ンジスタ25)が高しきい電圧になるか、あるいは電子
がなく、トランジスタ25が負のしきい電圧(Vt)を
有し、フローティング・ゲートが0Vであってもこのデ
バイスが常時オンになる。リコール・ゲートは0Vに保
たれ、したがってトランジスタ26がオフになって、C
sから0VであるN+埋設プレートへの漏洩が防止され
る。その後、RGを活動化する。トランジスタ25のV
tが正の場合には、プログラム・ゲートが0であるの
で、接地への放電経路は存在しない。Vtが負の場合に
は、PG=0VであってもコンデンサCsを放電する漏
れ経路が存在する。記憶ノードCsが完全に同時放電す
るための時間を置いた後、リコール・ゲートがオフにさ
れ、DRAM記憶ノードが、電源遮断の前と同一の点に
セットされ、次の電源遮断まで通常のDRAM動作が進
行できるようなる。
【0055】このEEPROMデバイスの状態は、メモ
リの状態をセーブすることが望まれる次の電源遮断ま
で、損なわれずに残される。このEEPROMデバイス
を使用して、システムが故意に遮断されデータがセーブ
された状況で、電源システム障害の時点でのデータでは
なく、そのシステムのブート条件を記憶することができ
る。したがって、このアレイは、自己ブート用DRAM
ならびに不揮発性データ記憶域として働くことができ
る。自己ブート・モードでは、このNVDRAMは、シ
ステム電力を節約し、システム立上げ中の性能を向上さ
せるはずである。電源障害とは無関係に低DRAM使用
期間中にDRAMをオフにできるので、動作中のシステ
ム電力が節約され、バッテリ寿命が守られる。データ保
全性が保証でき、フラッシュ・メモリの密度に近い密度
ならびにDRAMの読み書き性能が得られるので、主記
憶装置と不揮発性記憶域の両方の要件を単一のNVDR
AM部品で組み合わせることが可能になる。このため、
DRAMチップやフラッシュ・チップの密度に匹敵する
密度で、DRAM主記憶装置の高性能とサイクル能力の
高さ、フラッシュ・メモリの不揮発性記憶、BIOSチ
ップのブート能力がすべて与えられる。
【0056】本発明を、その好ましい実施例に関して具
体的に示し、説明してきたが、本発明の精神と範囲から
逸脱することなくその形態と詳細に様々な変更を加えら
れることが当業者には理解されよう。
【図面の簡単な説明】
【図1】本発明による半導体デバイス・メモリ・アレイ
の平面図である。
【図2】EEPROMトレンチを作成するプロセスの第
1ステップでの1実施例の平面図である。
【図3】EEPROMトレンチを作成するプロセスの第
1ステップでの1実施例の横断面図である。
【図4】組立の中間段階での1実施例の平面図である。
【図5】組立の中間段階での1実施例の断面図である。
【図6】組立の次の段階での断面図である。
【図7】完成した形の1実施例の断面図である。
【図8】最終的な形の代替実施例の水平断面図である。
【図9】EEPROMトレンチと四分の一ピッチDRA
Mアレイを示す、チップの一部分の平面図である。
【図10】EEPROMトレンチの代替実施例の断面図
である。
【図11】キャパシタンス網の図を含む、EEPROM
と関連DRAMの概略図である。
【図12】等価回路図である。
【図13】フラッシュ記憶動作のタイミング図である。
【図14】フラッシュ・リコール動作のタイミング図で
ある。
【符号の説明】
1 ワード線 2 接点 3 深いトレンチの記憶コンデンサ 4 浅いトレンチの分離領域 5 フローティング・ゲート 6 リコール・ゲート延長部分 7 スペーサ 8 酸化シリコン層 10 非侵食性材料 11 N+拡散領域 12 スペーサ 13 Pウェル 14 コンデンサ 15 酸化シリコン・カラー 16 N基板 18 リコール・ゲート 19 酸化シリコン 20 キャップ酸化物 21 酸化シリコン層 22 プログラム・ゲート 23 酸化物 24 トランジスタ 25 トランジスタ 26 トランジスタ 27 記憶コンデンサ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 29/792 (72)発明者 クロード・ルイ・ベルタン アメリカ合衆国05403、バーモント州サ ウス・バーリントン、フェザント・ウェ イ 33 (72)発明者 ジョン・エドワード・クローニン アメリカ合衆国05469、バーモント州ミ ルトン、ボックス 3254 (72)発明者 ハワード・レオ・カルター アメリカ合衆国05446、バーモント州コ ルチェスター、ヴィレッジ・ドライブ 14 (72)発明者 ドナルド・マカルパイン・ケニー アメリカ合衆国05482、バーモント州ジ ェルバーン、バーチ・ロード 8 (72)発明者 チュン・ホン・ラム アメリカ合衆国05495、バーモント州ウ ィリストン、アスター・レーン 5 (72)発明者 シン・サン・リー アメリカ合衆国05452、バーモント州エ セックス・ジャンクション、ヘザーブッ シュ・ロード 9 (56)参考文献 特開 昭58−142565(JP,A) 特開 平2−7289(JP,A)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】各DRAMセルが、ゲート電極と第1およ
    び第2の拡散領域とを有するFETと、第1および第2
    の記憶電極を有する記憶コンデンサとを有し、前記記憶
    電極が、前記FETの前記第1拡散領域に結合されてい
    る、複数のDRAMセルと、 各EEPROMセルが、前記複数のDRAMセルの各セ
    の間を走る半導体基板内のトレンチ内に配設されたフ
    ローティング・ゲートと、前記複数のDRAMセルに含
    まれる各セルの前記FETの前記第1拡散領域に接続さ
    れた第1の被制御電極を有する複数のEEPROMセ
    ルとを備え、 前記記憶コンデンサに記憶された論理状態が、前記基板
    の前記フローティング・ゲートに隣接する部分内の電
    荷領域を変調して、前記フローティング・ゲートに記憶
    される電荷を制御する半導体基板上に形成された半導体
    デバイス・メモリ・アレイ。
  2. 【請求項2】(a)絶縁物によって囲まれた電極を有す
    る各矩形トレンチが、2つの平行な行の間にオフセット
    して整列し、該矩形トレンチの対応する諸要素が、前記
    2つの平行な行に対して約45度の角度をなす斜めの線
    に並んだ、少なくとも4つの矩形トレンチと、 (b)第1の側面部分と第2の側面部分と底面部分とを
    有し、前記斜めの線に平行な少なくとも1つの直線状の
    細長いトレンチと、 (c)前記各細長いトレンチに含まれるように、それぞ
    前記各細長いトレンチのうちの1つ中に配設され、そ
    れぞれ電圧源に結合され、それぞれ第1表面部分を有す
    る、少なくとも1つの第1電極と、 (d)前記細長いトレンチの前記第1の側面部分上で各
    第2電極が、1つの矩形トレンチに隣接するように前記
    各細長いトレンチのうちの1つの前記第1側面部分に
    配設され、それぞれ、注入された電子をそこから受け取
    るため、前記第1電極の各々の1つの前記第1表面部分
    に隣接して配置された第2表面部分を有し、それぞれ第
    3表面部分を有する、複数の第2電極と、 (e)前記細長いトレンチの前記第2の側面上で各第3
    電極が、1つの矩形トレンチに隣接するように前記細長
    いトレンチのうちの1つの前記第2側面部分に配設さ
    れ、それぞれ、注入された電子をそこから受け取るた
    め、前記第1電極の各々の1つの前記第1表面部分に隣
    接して配置された第2表面部分を有し、それぞれ第3表
    面部分を有する、複数の第3電極と、 (f)前記細長いトレンチのうちの1つの上側部分に配
    設され、注入される電子をそこから受け取るため、前記
    第2電極および前記第3電極の各々の前記第3表面部分
    に隣接して配置された第4の表面部分を有する、第4電
    極と、 (g)前記細長いトレンチに隣接し、前記矩形トレンチ
    のうちの隣接するトレンチの間に配置され、信号源に結
    合された、細長い拡散領域とを備える、半導体基板の表
    面に対して相対的に形成されたメモリ・セル・アレイ。
  3. 【請求項3】さらに、前記アレイ内の複数の前記矩形ト
    レンチの近傍を通る単一の連続したトレンチを形成する
    ように、前記矩形トレンチの前記行に平行な接続用トレ
    ンチ・セグメントによってそれぞれ接続され、前記基板
    の前記表面内で対角線方向に複数の細長い直線状に形成
    された実質上平行なトレンチ・セグメントを備える、請
    求項2に記載のメモリ・セル・アレイ。
  4. 【請求項4】前記第1電極と前記第1電極電圧源の間、
    および前記第4電極と前記第4電極電圧源の間の電気接
    続が、前記接続用トレンチ・セグメント内に設けられる
    ことを特徴とする、請求項3に記載のメモリ・セル・ア
    レイ。
  5. 【請求項5】リコール・ゲートとして機能する第1電極
    と、プログラム・ゲートとして機能する第2電極と、フ
    ローティング・ゲートとして機能する少なくとも2つの
    第3電極とを備え、 前記第1電極および第2電極がT字形の断面を有し、前
    記第1電極が逆T字の向きに配置され、前記第2電極が
    T字の向きに配置され、これら2つの電極の主軸が垂直
    に整列し、前記2つの第3電極が、前記T字形の第1電
    極および第2電極の水平要素によって画定される垂直領
    域内で、前記垂直に整列した第1電極および第2電極の
    対向する側面上の領域を占める、EEPROMセル。
  6. 【請求項6】(a)信号入力となる第1端子と、第2端
    子と、 (b)第1制御端子及び第2制御端子と (c)電流チャネル及び信号を受け取るための制御電極
    とを有し、前記チャネルの第1端部が前記第1端子に接
    続されている、第1FETと、 (d)前記電流チャネルの第2端部に結合された入力を
    有する記憶コンデンサと、 (e)信号を受け取るための制御電極と、フローティン
    グ・ゲートと、電流チャネルとを有し、電流チャネル
    の第1端部が、前記第1FETの前記電流チャネルの
    記第2端部及び前記コンデンサに結合され、該制御電極
    が前記第1制御端子に接続されている、第2FETと、 (f)信号を受け取るための制御電極と、電流チャネル
    とを有し、電流チャネルの第1端部が、前記第2FE
    の前記電流チャネルの前記第2端部に結合され、
    流チャネルの第2端部が、前記第2端子に結合され、
    制御電極が、前記第2制御端子に結合されている、第3
    FETとを備え、 (g)前記第2FETの前記フローティング・ゲート
    が、前記第3FETの制御電極からトンネル効果によっ
    て電子を受け取る能力及び前記第2FETの制御電極へ
    トンネル効果によって電子を放出する能力をと有し、 (h)前記記憶コンデンサが、前記第2FETおよび前
    記第3FETによって与えられる容量性負荷より高いキ
    ャパシタンスを有し、(i)前記第1FET及び前記第3FETがオフになっ
    たとき、前記第1制御端子に電圧を加えることにより、
    前記記憶コンデンサの電位の状態に従って、前記第3F
    ETの制御電極から前記フローティングゲ−トへ又は前
    記フローティングゲ−トから前記第2FETの制御電極
    へ、電子が移動させられることにより記憶コンデンサに
    蓄積されたデ−タがフローティングゲートに転送させら
    れることを特徴とする結合DRAM−EEPROM回
    路。
  7. 【請求項7】下側部分と上側部分と第1及び第2側面と
    を有するトレンチがその中に形成され、半導体基板内に
    形成されたEEPROMセルであって、前記 トレンチ内の底部に形成された第1電極と、前記トレンチ内に形成され、少なくとも前記トレンチの
    第1側面と前記第1電極の一部とに接し、そこから注入
    される電子を受け取る 第2電極と、 少なくとも一部が前記トレンチ内に形成され、前記第2
    電極に接し、そこから注入されるトンネル電子を受け取
    第3電極と、 基板の表面から延び、少なくとも前記トレンチの側面に
    接する、拡散領域とを備える、EEPROMセル。
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Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5281548A (en) * 1992-07-28 1994-01-25 Micron Technology, Inc. Plug-based floating gate memory
US5543339A (en) * 1994-08-29 1996-08-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
US5598367A (en) * 1995-06-07 1997-01-28 International Business Machines Corporation Trench EPROM
US5672524A (en) * 1995-08-01 1997-09-30 Advanced Micro Devices, Inc. Three-dimensional complementary field effect transistor process
US5945705A (en) * 1995-08-01 1999-08-31 Advanced Micro Devices, Inc. Three-dimensional non-volatile memory
US6159829A (en) * 1996-09-16 2000-12-12 Warren; William L. Memory device using movement of protons
US5880991A (en) * 1997-04-14 1999-03-09 International Business Machines Corporation Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure
US6424011B1 (en) 1997-04-14 2002-07-23 International Business Machines Corporation Mixed memory integration with NVRAM, dram and sram cell structures on same substrate
US5981335A (en) * 1997-11-20 1999-11-09 Vanguard International Semiconductor Corporation Method of making stacked gate memory cell structure
US6190955B1 (en) 1998-01-27 2001-02-20 International Business Machines Corporation Fabrication of trench capacitors using disposable hard mask
US6147377A (en) * 1998-03-30 2000-11-14 Advanced Micro Devices, Inc. Fully recessed semiconductor device
US6040217A (en) * 1998-04-20 2000-03-21 Lin; Ruei-Ling Fabricating method of an ultra-fast pseudo-dynamic nonvolatile flash memory
US6252271B1 (en) 1998-06-15 2001-06-26 International Business Machines Corporation Flash memory structure using sidewall floating gate and method for forming the same
US6026019A (en) * 1998-06-19 2000-02-15 International Business Machines Corporation Two square NVRAM cell
US5915183A (en) * 1998-06-26 1999-06-22 International Business Machines Corporation Raised source/drain using recess etch of polysilicon
US6121078A (en) * 1998-09-17 2000-09-19 International Business Machines Corporation Integrated circuit planarization and fill biasing design method
US6130453A (en) * 1999-01-04 2000-10-10 International Business Machines Corporation Flash memory structure with floating gate in vertical trench
US6452856B1 (en) * 1999-02-26 2002-09-17 Micron Technology, Inc. DRAM technology compatible processor/memory chips
DE19930748C2 (de) * 1999-07-02 2001-05-17 Infineon Technologies Ag Verfahren zur Herstellung von EEPROM- und DRAM-Grabenspeicherzellbereichen auf einem Chip
US6141248A (en) * 1999-07-29 2000-10-31 Micron Technology, Inc. DRAM and SRAM memory cells with repressed memory
US6141238A (en) * 1999-08-30 2000-10-31 Micron Technology, Inc. Dynamic random access memory (DRAM) cells with repressed ferroelectric memory methods of reading same, and apparatuses including same
US6259126B1 (en) 1999-11-23 2001-07-10 International Business Machines Corporation Low cost mixed memory integration with FERAM
US6303439B1 (en) * 1999-11-24 2001-10-16 United Microelectronics Corp. Fabrication method for a two-bit flash memory cell
US6326275B1 (en) * 2000-04-24 2001-12-04 International Business Machines Corporation DRAM cell with vertical CMOS transistor
US6559055B2 (en) 2000-08-15 2003-05-06 Mosel Vitelic, Inc. Dummy structures that protect circuit elements during polishing
US6355524B1 (en) 2000-08-15 2002-03-12 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
DE10041749A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag Vertikale nichtflüchtige Halbleiter-Speicherzelle sowie Verfahren zu deren Herstellung
US6445029B1 (en) 2000-10-24 2002-09-03 International Business Machines Corporation NVRAM array device with enhanced write and erase
US6555430B1 (en) * 2000-11-28 2003-04-29 International Business Machines Corporation Process flow for capacitance enhancement in a DRAM trench
US6570207B2 (en) 2000-12-13 2003-05-27 International Business Machines Corporation Structure and method for creating vertical capacitor and anti-fuse in DRAM process employing vertical array device cell complex
TW484213B (en) * 2001-04-24 2002-04-21 Ememory Technology Inc Forming method and operation method of trench type separation gate nonvolatile flash memory cell structure
US7135734B2 (en) * 2001-08-30 2006-11-14 Micron Technology, Inc. Graded composition metal oxide tunnel barrier interpoly insulators
US6754108B2 (en) * 2001-08-30 2004-06-22 Micron Technology, Inc. DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7012297B2 (en) * 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
US7075829B2 (en) 2001-08-30 2006-07-11 Micron Technology, Inc. Programmable memory address and decode circuits with low tunnel barrier interpoly insulators
US6963103B2 (en) * 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7132711B2 (en) * 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
US7087954B2 (en) 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
US7042043B2 (en) * 2001-08-30 2006-05-09 Micron Technology, Inc. Programmable array logic or memory devices with asymmetrical tunnel barriers
US7068544B2 (en) * 2001-08-30 2006-06-27 Micron Technology, Inc. Flash memory with low tunnel barrier interpoly insulators
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US6778441B2 (en) * 2001-08-30 2004-08-17 Micron Technology, Inc. Integrated circuit memory device and method
US6821847B2 (en) 2001-10-02 2004-11-23 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
US6953730B2 (en) * 2001-12-20 2005-10-11 Micron Technology, Inc. Low-temperature grown high quality ultra-thin CoTiO3 gate dielectrics
US6724029B2 (en) 2002-02-21 2004-04-20 International Business Machines Corporation Twin-cell flash memory structure and method
TW533551B (en) * 2002-05-01 2003-05-21 Nanya Technology Corp Vertical split gate flash memory and its formation method
US6573136B1 (en) * 2002-05-30 2003-06-03 Infineon Technologies Ag Isolating a vertical gate contact structure
US7193893B2 (en) * 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US6888739B2 (en) * 2002-06-21 2005-05-03 Micron Technology Inc. Nanocrystal write once read only memory for archival storage
US6804136B2 (en) * 2002-06-21 2004-10-12 Micron Technology, Inc. Write once read only memory employing charge trapping in insulators
US6970370B2 (en) * 2002-06-21 2005-11-29 Micron Technology, Inc. Ferroelectric write once read only memory for archival storage
US7154140B2 (en) * 2002-06-21 2006-12-26 Micron Technology, Inc. Write once read only memory with large work function floating gates
US6996009B2 (en) 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
US7221017B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide-conductor nanolaminates
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US6873003B2 (en) * 2003-03-06 2005-03-29 Infineon Technologies Aktiengesellschaft Nonvolatile memory cell
US7183163B2 (en) * 2003-04-07 2007-02-27 Silicon Storage Technology, Inc. Method of manufacturing an isolation-less, contact-less array of bi-directional read/program non-volatile floating gate memory cells with independent controllable control gates
JP2005064427A (ja) * 2003-08-20 2005-03-10 Elpida Memory Inc 不揮発性ランダムアクセスメモリおよびその製造方法
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US20050227309A1 (en) 2004-01-21 2005-10-13 Corry Schuyler B Optically-detectable enzyme substrates and their method of use
US6972260B2 (en) * 2004-05-07 2005-12-06 Powerchip Semiconductor Corp. Method of fabricating flash memory cell
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
KR100734266B1 (ko) * 2005-07-15 2007-07-02 삼성전자주식회사 콘택 저항이 개선된 수직 채널 반도체 소자 및 그 제조방법
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US7646054B2 (en) * 2006-09-19 2010-01-12 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
EP2064733A2 (en) * 2006-09-19 2009-06-03 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7696044B2 (en) * 2006-09-19 2010-04-13 Sandisk Corporation Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
US7800161B2 (en) * 2006-12-21 2010-09-21 Sandisk Corporation Flash NAND memory cell array with charge storage elements positioned in trenches
US7642160B2 (en) * 2006-12-21 2010-01-05 Sandisk Corporation Method of forming a flash NAND memory cell array with charge storage elements positioned in trenches
JP5258230B2 (ja) * 2007-08-28 2013-08-07 セイコーインスツル株式会社 半導体装置の製造方法
JP2009094170A (ja) 2007-10-04 2009-04-30 Nec Electronics Corp 不揮発性半導体メモリ及びその製造方法
US7898857B2 (en) * 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US8507353B2 (en) * 2010-08-11 2013-08-13 Samsung Electronics Co., Ltd. Method of forming semiconductor device having self-aligned plug
US8791017B2 (en) 2011-10-26 2014-07-29 Globalfoundries Inc. Methods of forming conductive structures using a spacer erosion technique
KR101927992B1 (ko) * 2012-08-31 2018-12-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8710575B1 (en) * 2013-01-31 2014-04-29 Infineon Technologies Ag Semiconductor device, integrated circuit and method of manufacturing an integrated circuit
CN110957324B (zh) * 2018-09-27 2022-05-17 苏州东微半导体股份有限公司 一种半导体存储器

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4471471A (en) * 1981-12-31 1984-09-11 International Business Machines Corporation Non-volatile RAM device
US4449205A (en) * 1982-02-19 1984-05-15 International Business Machines Corp. Dynamic RAM with non-volatile back-up storage and method of operation thereof
US4729115A (en) * 1984-09-27 1988-03-01 International Business Machines Corporation Non-volatile dynamic random access memory cell
JPS61174739A (ja) * 1985-01-30 1986-08-06 Fujitsu Ltd 半導体装置の製造方法
US5017977A (en) * 1985-03-26 1991-05-21 Texas Instruments Incorporated Dual EPROM cells on trench walls with virtual ground buried bit lines
JPS61239640A (ja) * 1985-04-16 1986-10-24 Nec Corp 半導体装置
US4704368A (en) * 1985-10-30 1987-11-03 International Business Machines Corporation Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor
US4728623A (en) * 1986-10-03 1988-03-01 International Business Machines Corporation Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method
JPS63107061A (ja) * 1986-10-23 1988-05-12 Toshiba Corp 半導体記憶装置の製造方法
JPS63144540A (ja) * 1986-12-09 1988-06-16 Toshiba Corp 半導体装置の製造方法
JPS63186663A (ja) * 1987-01-27 1988-08-02 松下電工株式会社 血行促進装置
JPS63250839A (ja) * 1987-04-08 1988-10-18 Toshiba Corp 半導体装置の製造方法
JP2735193B2 (ja) * 1987-08-25 1998-04-02 株式会社東芝 不揮発性半導体装置及びその製造方法
JPS6464336A (en) * 1987-09-04 1989-03-10 Toshiba Corp Manufacture of semiconductor device
JPH027289A (ja) * 1988-06-24 1990-01-11 Sharp Corp 半導体記憶装置
JPH01192164A (ja) * 1988-01-28 1989-08-02 Fujitsu Ltd 半導体装置とその製造方法
DE3816358A1 (de) * 1988-05-13 1989-11-23 Eurosil Electronic Gmbh Nichtfluechtige speicherzelle und verfahren zur herstellung
US5021359A (en) * 1988-06-21 1991-06-04 Harris Corporation Radiation hardened complementary transistor integrated circuits
JPH0294564A (ja) * 1988-09-30 1990-04-05 Toshiba Corp 半導体装置の製造方法
US5020030A (en) * 1988-10-31 1991-05-28 Huber Robert J Nonvolatile SNOS memory cell with induced capacitor
US5169795A (en) * 1989-02-28 1992-12-08 Small Power Communication Systems Research Laboratories Co., Ltd. Method of manufacturing step cut type insulated gate SIT having low-resistance electrode
JPH07105453B2 (ja) * 1989-07-13 1995-11-13 株式会社東芝 半導体記憶装置のセル構造
JP2597022B2 (ja) * 1990-02-23 1997-04-02 シャープ株式会社 素子分離領域の形成方法
US5053842A (en) * 1990-05-30 1991-10-01 Seiko Instruments Inc. Semiconductor nonvolatile memory
US5034787A (en) * 1990-06-28 1991-07-23 International Business Machines Corporation Structure and fabrication method for a double trench memory cell device
US5192708A (en) * 1991-04-29 1993-03-09 International Business Machines Corporation Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization
JPH0574927A (ja) * 1991-09-13 1993-03-26 Nec Corp 半導体装置の製造方法
US5467305A (en) * 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5275965A (en) * 1992-11-25 1994-01-04 Micron Semiconductor, Inc. Trench isolation using gated sidewalls
JP2577696B2 (ja) * 1993-04-30 1997-02-05 みのる化成株式会社 ノズル付き2重壁中空体及びその製造方法

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