JP2516308B2 - 浅いトレンチのｅｅｐｒｏｍを有するシャドウｒａｍセル - Google Patents

浅いトレンチのｅｅｐｒｏｍを有するシャドウｒａｍセル

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JP2516308B2
JP2516308B2 JP5031890A JP3189093A JP2516308B2 JP 2516308 B2 JP2516308 B2 JP 2516308B2 JP 5031890 A JP5031890 A JP 5031890A JP 3189093 A JP3189093 A JP 3189093A JP 2516308 B2 JP2516308 B2 JP 2516308B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板内の浅いト
レンチ内に配設された不揮発性ＥＥＰＲＯＭセルと対に
なったＤＲＡＭデバイスのアレイを有する半導体デバイ
ス・メモリ・アレイに関する。各ＤＲＡＭ／ＥＥＰＲＯ
Ｍ対は、共通の拡散領域を共用する。本発明は、ＤＲＡ
Ｍの読み書き性能とＥＥＰＲＯＭの不揮発性の組合せを
提供する。データは、電力喪失時にＤＲＡＭからＥＥＰ
ＲＯＭに転送され、電力回復時にＥＥＰＲＯＭからＤＲ
ＡＭに転送される。ＥＥＰＲＯＭ記憶機構のために、バ
ッテリ・バックアップの必要がなくなる。
【０００２】
【従来の技術】典型的なＭＯＳダイナミック・メモリ・
セル（ＤＲＡＭ）は、単一のトランジスタとコンデンサ
からなる。このメモリ・セルの状態は、図３にコンデン
サ１４として示されるコンデンサに蓄えられた電荷の関
数である。ＤＲＡＭ内の単一のトランジスタとコンデン
サは、スタティックＲＡＭに比べていくつかの長所を有
する。残念ながら、ＤＲＡＭ内のコンデンサ上の電荷
は、漏洩し、短時間で失われる。データの喪失を防ぐた
め、ＤＲＡＭは、周期的にリフレッシュされるように設
計されている（ＤＲＡＭは、そのメモリに印加される電
源電圧が失われまたは断たれる時、セル内に記憶された
情報が失われるので、揮発性ＲＡＭと呼ばれる）。記憶
された揮発性情報を保持しなければならない場合には、
主電源の障害の場合に使用できるように、バッテリ・シ
ステムなどの代替電源をそのメモリに結合しなければな
らない。
【０００３】このメモリ・セルに不揮発性デバイスを組
み込むことによって、普通に動作する揮発性セルを、バ
ックアップ電源に頼らなくてもすむようにすることがで
きる。バックアップ・メモリとして使用できる不揮発性
デバイスは、当技術分野で知られている。
【０００４】米国特許第４９９０９７９号明細書には、
プログラミングおよび消去にファウラー・ノルトハイム
・トンネル効果を利用する、電気的に消去可能なフロー
ティング・ゲート・メモリ・セル（ＥＥＰＲＯＭ）が開
示されている。このデバイス内の充電されたフローティ
ング・ゲート電極によって作られる反転は水平方向であ
るが、フローティング・ゲートのポリシリコン材料の１
縁部がトレンチ内に延びて、集積密度に対する悪影響を
抑えながら、大きな電極寸法を可能にしている。制御ゲ
ート、ソースおよびドレインは、セル内で水平に置かれ
る。
【０００５】米国特許第５０４９９５６号明細書には、
酸化シリコン層で分離された制御ゲートとフローティン
グ・ゲートを含む個々のトレンチが各セルに含まれる、
ＥＰＲＯＭ（電気的にプログラム可能な読取り専用メモ
リ）が開示されている。この酸化シリコン層の代りに、
酸化シリコンと窒化シリコンの混合物を使用することも
できる。同明細書に記載のセルは、ＥＰＲＯＭであり、
同明細書には、同発明はＥＰＲＯＭだけでなくＥＥＰＲ
ＯＭ（消去可能で電気的にプログラム可能な読取り専用
メモリ）にも適用できると記載されているが、ＥＰＲＯ
ＭをＥＥＰＲＯＭに変換する技術は単純ではない。具体
的に言うと、トレンチ内に垂直に付着されるゲート酸化
物が、１領域内にトンネル酸化物を作るのに適した輪郭
をもたなければならないことになる。あるいは、ＥＥＰ
ＲＯＭとして機能するには、同発明のセルは、シリコン
基板のドレイン・ノードに非常に高い電圧を印加する必
要があるはずである。これは、特に本発明のＤＲＡＭな
ど他の機能を近くに置かなければならない場合に、多く
の困難を引き起こすことになる。
【０００６】米国特許第５０５３８４２号明細書には、
垂直に配向されたフローティング・ゲートを有する不揮
発性メモリが開示されている。この書込み機能と消去機
能には、高電圧と大電流が必要である。
【０００７】米国特許第５０１７９７７号明細書には、
フローティング・ゲート電界効果トランジスタが、半導
体基板内に切り込まれたトレンチの側壁上に形成された
ＥＰＲＯＭアレイが開示されている。このフローティン
グ・ゲートは、熱電子の注入によって充電されるので、
書込みサイクルおよび消去サイクルに高電圧と大電流が
必要である。
【０００８】米国特許第４９２９９８８号明細書には、
半導体内に形成された溝の側壁上にフローティング・ゲ
ート電極と制御ゲート電極を形成することによってトラ
ンジスタが垂直に形成された、不揮発性メモリ・デバイ
スが開示されている。
【０００９】ＤＲＡＭと不揮発性デバイスの組合せを、
シャドウＲＡＭと称する。シャドウＲＡＭは既知であ
る。
【００１０】米国特許第４４７１４７１号明細書には、
各メモリ・セルがフローティング・ゲート部分と記憶ノ
ードを備えたＤＲＡＭデバイスを含み、また、フローテ
ィング・ゲート部分には隣接するが記憶ノードからは離
れた二重電子注入器構造を備える不揮発性ユニットをも
含む、電界効果トランジスタ・メモリ・セルのアレイが
開示されている。フローティング・ゲートと電子注入器
構造は、水平に配向し、ＤＲＡＭから離れている。これ
ら２つの特徴があいまって、単位面積当たりのセル数が
本発明のそれよりずっと少ない不揮発性ＲＡＭデバイス
がもたらされる。
【００１１】ヤマウチ他の論文［I.E.D.M., Vol.90. p
p.931-933（1990）］には、シャドウＲＡＭシステムと
してＦＬＯＴＯＸ（フローティングゲート型）のＥＥＰ
ＲＯＭを組み合わせた積層コンデンサＤＲＡＭが記載さ
れている。この組合せセルは、対応する単純なＤＲＡＭ
アレイの２倍以上の寸法である。さらに、このシャドウ
ＲＡＭは、情報をＥＥＰＲＯＭに書き込めるようになる
前に、消去サイクルを必要とする。このため、ＥＥＰＲ
ＯＭの有効寿命が限られる。というのは、記憶サイクル
毎にすべてのＥＥＰＲＯＭをサイクルしなければならな
いからである。直接書込みＥＥＰＲＯＭは、そのＥＥＰ
ＲＯＭ内に記憶された情報の状態が変更された時だけサ
イクルすればよい。
【００１２】独立の消去サイクルを必要としないシャド
ウＲＡＭが、当技術分野で使用可能であるが、それら
は、フラッシュ記憶またはフラッシュ・リコールの能力
がない。すなわち、すべてのデータを同時に転送できな
い。また、各ワード線は、センス・アンプへの参照によ
って相関されなければならず、データの転送が低速にな
る。
【００１３】不揮発性メモリの提供に関連する幾つかの
問題が残っている。当技術分野のシャドウＲＡＭは、全
て以下の欠点を有する。（１）チップ上で消費する空間
が多すぎる。既知のシャドウＥＥＰＲＯＭデバイスはす
べて、同じ容量のＤＲＡＭアレイの少なくとも２倍の寸
法である。（２）揮発性要素と不揮発性要素の間でデー
タの転送を行うために、独立の消去サイクルがしばしば
必要である。これは、２つの欠点をもたらす。すなわ
ち、余分のステップで時間が消費され、またデバイスの
寿命が短くなる。ＥＥＰＲＯＭは、使用によって疲労
し、典型的なフロトックスＥＥＰＲＯＭが正常に働くの
は、約１００００回の消去・書込み動作の間である。情
報のビットのうちの１０％だけが１サイクルで変更する
必要があるとすれば、異なるビットだけを変更するデバ
イスは、すべてのサイクルですべてのセルを消去し、書
き込むデバイスよりほぼ１０倍長持ちするはずである。
（３）単純なＤＲＡＭアレイを組み立てるより組立のコ
ストがかなり高くなる。このため、補助電源を有する標
準ＤＲＡＭに比べて競争力がない。
【００１４】
【発明が解決しようとする課題】本発明の１目的は、Ｄ
ＲＡＭのみの空間の１２０％以下しか占有しない、シャ
ドウＲＡＭを提供することである。
【００１５】本発明のもう１つの目的は、不揮発性メモ
リに情報を書き込むのに独立の消去サイクルが必要でな
い、直接書込みシャドウＲＡＭを提供することである。
【００１６】本発明のもう１つの目的は、組立コストが
単純なＤＲＡＭアレイの組立コストよりそれほど高くな
い、シャドウＲＡＭを提供することである。
【００１７】本発明のもう１つの目的は、そのすべての
機能を実行するのに２つの電圧レベルしか必要としな
い、シャドウＲＡＭを提供することである。
【００１８】本発明のもう１つの目的は、ＤＲＡＭ又は
ＥＥＰＲＯＭの元のデ−タを損なわないで、チップ全体
のデ−タをＤＲＡＭからＥＥＰＲＯＭへ転送する「フラ
ッシュ記憶」動作及びＥＥＰＲＯＭからＤＲＡＭへ転送
する「フラッシュ・リコール」動作が可能なメモリ・セ
ルを提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明は、半導体基板上
に形成された複数の電界効果トランジスタＤＲＡＭデバ
イスを有する半導体デバイス・メモリ・アレイに関す
る。このＤＲＡＭデバイスは、行および列に配置するこ
とが好ましく、各ＤＲＡＭデバイスが、ＥＥＰＲＯＭセ
ルと対になっている。列は、行に対して約４５度の角度
であることが好ましく、ＤＲＡＭが四分の一ピッチ・ア
レイであることが最も好ましい。ＥＥＰＲＯＭセルは、
各ＤＲＡＭ−ＥＥＰＲＯＭ対が共通のドレイン拡散領域
を共用するように、四分の一ピッチのＤＲＡＭデバイス
間を斜めに走る、半導体基板内の浅いトレンチ内に配置
される。ＤＲＡＭデバイスは、積層コンデンサ・メモリ
・セルであってもよく、あるいは、ＤＲＡＭデバイス
は、深いトレンチの記憶コンデンサ・メモリ・セルであ
ることが好ましい。本発明によるアレイ内の好ましいＥ
ＥＰＲＯＭセルは、プログラム・ゲートおよびリコール
・ゲートとして機能する１対の連続したポリシリコン構
造と、フローティング・ゲートとして機能する複数の不
連続なポリシリコン構造を備える。このポリシリコン・
フローティング・ゲートは、浅いトレンチの対向する壁
面に沿って配設され、トレンチのあるシリコン基板から
高誘電材料によって分離されて、フローティング・ゲー
トの１つに電荷が存在する時、そのフローティング・ゲ
ートに隣接する基板内で反転が誘導されるようになって
いることが好ましい。連続するポリシリコンのプログラ
ム・ゲート構造とリコール・ゲート構造は、平行であ
り、高誘電材料によって分離される。リコール・ゲート
は、浅いＥＥＰＲＯＭトレンチの底部に沿って配設さ
れ、シリコン基板のＰ／Ｎ境界の下を延びる。横に配設
されたフローティング・ゲート構造と縦に配設されたプ
ログラム・ゲート構造およびリコール・ゲート構造は、
ファウラー・ノルトハイム・トンネル現象を許容する材
料によって分離することが好ましい。この材料は、シリ
コンに富む窒化物であることが好ましいが、シリコンに
富む酸化物を使用することも可能である。
【００２０】本発明はさらに、半導体基板の表面に対し
て相対的に形成されるメモリ・セル・アレイに関する。
この基板は、２層式であることが好ましい。このメモリ
・セル・アレイは、（ａ）各矩形トレンチが絶縁物によ
って囲まれた電極を有し、２つの前記平行な行上に一直
線に並び、矩形トレンチの対応する諸要素が平行な行に
対して約４５度をなす対角線上にくるようにオフセット
した、少なくとも４つの矩形トレンチと、（ｂ）第１の
側面部分と第２の側面部分と、半導体基板を２層化する
際に層間の境界より下にある底面部分とを有し、前記対
角線に平行に向いた、少なくとも１つの細長い直線状の
トレンチと、（ｃ）各トレンチが第１電極を含むように
前記細長いトレンチのうちの１つ中に配設され、それぞ
れ電圧源に結合され、それぞれ第１表面部分を有する、
少なくとも１つの第１電極と、（ｄ）前記細長いトレン
チの第２電極側側面上で１つの矩形トレンチに隣接する
ように前記細長いトレンチのうちの１つの前記第１側面
部分にそれぞれ配設され、それぞれ、注入された電子を
そこから受け取るため、前記第１電極のうちの当該の１
つの前記第１表面部分に隣接して配置された第２表面部
分を有し、それぞれ第３表面部分を有する、複数の第２
電極と、（ｅ）前記細長いトレンチの第３電極側側面上
で１つの矩形トレンチに隣接するように前記細長いトレ
ンチのうちの１つの前記第２側面部分にそれぞれ配設さ
れ、それぞれ、注入された電子をそこから受け取るた
め、前記第１電極のうちの当該の１つの前記第１表面部
分に隣接して配置された第２表面部分を有し、それぞれ
第３表面部分を有する、複数の第３電極と、（ｆ）各ト
レンチが第４電極を含むように前記細長いトレンチのう
ちの１つ中に配設され、それぞれ電圧源に結合された、
少なくとも１つの第４電極と、（ｇ）前記細長いトレン
チと平行で、前記矩形トレンチのうちの隣接するトレン
チの間に配置され、信号源に結合された、細長い拡散領
域とを備える。
【００２１】このメモリ・セル・アレイは、矩形トレン
チの行に平行な接続用トレンチ・セグメントによってそ
れぞれ接続された、基板の表面内に形成された、複数の
細長い直線状の、対角線方向の、実質的に平行なトレン
チ・セグメントを備えることが好ましい。好ましい実施
例では、電気接続が、これらの接続用トレンチ・セグメ
ント内に設けられる。好ましいメモリ・アレイ・セルで
は、前記細長いトレンチが、前記各矩形トレンチの１つ
の隅を通り、前記細長いトレンチの底部が、前記２層式
半導体基板の層間の境界より下にあり、前記第１電極
が、前記細長いトレンチのうちの１つの前記底面部分に
配設され、前記第４電極が、前記細長いトレンチのうち
の１つの前記上側部分に配設され、前記第４電極がそれ
ぞれ、注入された電子をそこから受け取るため、前記第
２電極および第３電極のうちの当該の１つの前記第３表
面部分に隣接して配置された第４表面部分を有し、前記
拡散領域が、さらに前記矩形トレンチ内の前記電極群に
結合される。
【００２２】好ましいメモリ・セル・アレイは、ＤＲＡ
ＭセルとＥＥＰＲＯＭセルを備える。第１電極がリコー
ル・ゲートであり、第２電極と第３電極がフローティン
グ・ゲートであり、第４電極がプログラム・ゲートであ
り、矩形トレンチ電極がＤＲＡＭコンデンサである。
【００２３】本発明はさらに、半導体基板内に形成され
るＥＥＰＲＯＭメモリ・アレイに関し、前記ＥＥＰＲＯ
Ｍアレイは、（ａ）前記基板内に形成された溝と、
（ｂ）第１電圧源に結合された第１の連続する電極と、
（ｃ）第２電圧源に結合された第２の連続する電極と、
（ｄ）複数の不連続な電極と、（ｅ）前記電極のすべて
を前記基板から分離し、前記第１電極と前記第２電極と
を互いに分離し、前記不連続電極を互いに分離する、電
気絶縁材料と、（ｆ）前記不連続電極と前記第１電極お
よび第２電極との間で電子をトンネリングさせる材料と
を備える。
【００２４】リコール・ゲートとして機能する第１電極
を溝の底部に配設し、プログラム・ゲートとして機能す
る第２電極を前記溝の頂部に配設し、フローティング・
ゲートとして機能する不連続電極を溝の２つの側面に沿
って配設することが好ましい。
【００２５】本発明はさらに、リコール・ゲートとして
機能する第１電極と、プログラム・ゲートとして機能す
る第２電極と、フローティング・ゲートとして機能する
少なくとも２つの第３電極とを備え、前記第１電極およ
び第２電極がＴ字形の断面を有し、前記第１電極が逆Ｔ
字の向きに配置され、前記第２電極がＴ字の向きに配置
され、これら２つの電極の主軸が垂直に整列し、前記２
つの第３電極が、前記Ｔ字形の第１電極および第２電極
の水平要素によって画定される垂直領域内で、前記垂直
に整列した第１電極および第２電極の対向する側面上の
領域を占める、ＥＥＰＲＯＭセルに関する。
【００２６】本発明はさらに、（ａ）トレンチ内にポリ
シリコンをコンフォーマルに堆積し、前記ポリシリコン
をＲＩＥ方向性エッチングして、トレンチ内の側壁に沿
って垂直に整列された１対のポリシリコン構造を設ける
ステップと、（ｂ）トレンチを充填物で充填し、充填物
を平面化しエッチングして、前記構造の頂面を露出させ
るステップと、（ｃ）前記ポリシリコン構造の頂面を酸
化するステップと、（ｄ）充填物を取り除くステップと
を含む、トレンチ内の１対のポリシリコン構造の頂面を
酸化する方法に関する。
【００２７】充填物は、レジストまたはスピンオン・ガ
ラスで覆われたコンフォーマルな窒化物でよい。
【００２８】本発明はさらに、（ａ）トレンチ内に第１
ポリシリコン層を堆積し、平面化とエッチングを行っ
て、トレンチの下側部分を充填する、電極の基部を設け
るステップと、（ｂ）前記基部の上面に酸化物層を設け
るステップと、（ｃ）トレンチの両側壁に非侵食性材料
を堆積するステップと、（ｄ）前記基部上の前記酸化物
層の露出された中央部分をエッチングして取り除くステ
ップと、（ｅ）前記電極の前記基部の上面に第２のポリ
シリコン層を堆積するステップとを含む、トレンチ内に
逆Ｔ字形のポリシリコン電極を設ける方法に関する。
【００２９】類似の実施例で、本発明は、（ａ）トレン
チ内に第１ポリシリコン層を堆積し、平面化とエッチン
グを行って、トレンチの下側部分を充填する、電極の基
部を設けるステップと、（ｂ）前記基部の上面に酸化物
層を設けるステップと、（ｃ）トレンチの両側壁に構造
を堆積し、前記基部上の前記酸化物層より実質的に薄い
酸化物の層で、前記構造の上側表面を被覆するステップ
と、（ｄ）前記側壁構造の前記上側表面上の前記酸化物
層をエッチングし、前記基部の前記酸化物層の露出した
部分に対して、前記基部上の前記露出した酸化物を実質
上すべて取り除くのにちょうど十分な時間だけエッチン
グを行うステップと、（ｅ）前記電極の前記基部の上面
に第２のポリシリコン層を堆積するステップとを含む、
トレンチ内に逆Ｔ字形のポリシリコン電極を設ける方法
に関する。
【００３０】もう１つの態様では、本発明は、（ａ）入
力端子と、（ｂ）制御端子と、（ｃ）電流チャネルと信
号を受け取るための制御電極とを有し、前記チャネルの
第１端部が前記入力端子に接続されている、電界効果ト
ランジスタ（ＦＥＴ）と、（ｄ）前記チャネルの第２端
部に結合された記憶コンデンサと、（ｅ）信号を受け取
るための制御電極と、フローティング・ゲートと、電流
チャネルとを有し、その前記電流チャネルの第１端部
が、前記第１ＦＥＴの前記第２端部と前記コンデンサと
に結合されている、第２ＦＥＴと、（ｆ）信号を受け取
るための制御電極と、電流チャネルとを有し、その前記
電流チャネルの第１端部が、前記第２ＦＥＴチャネルの
第２端部に結合され、その前記電流チャネルの第２端部
が、信号ノードに結合され、その前記電流チャネルの第
２端部が、前記制御端子に結合されている、第３ＦＥＴ
とを備え、（ｇ）前記第２ＦＥＴの前記フローティング
・ゲートが、前記第３ＦＥＴ制御電極からトンネル効果
によって電子を受け取る能力を有し、前記第２ＦＥＴの
前記フローティング・ゲートが、前記第２ＦＥＴ制御電
極へトンネル効果によって電子を放出する能力を有し、
（ｈ）前記記憶コンデンサが、前記第２ＦＥＴおよび第
３ＦＥＴによって与えられる容量性負荷より高いキャパ
シタンスを有する、結合ＤＲＡＭ−ＥＥＰＲＯＭ回路に
関する。
【００３１】本発明のこの態様は、図１２に示されてい
る。図１２は、本明細書で記載する結合ＤＲＡＭ−ＥＥ
ＰＲＯＭ回路を示す図である。第１ＦＥＴ制御電極と第
３ＦＥＴ制御電極が接地レベルの時、記憶コンデンサと
第２ＦＥＴが絶縁され、第２ＦＥＴ制御電極が、第３Ｆ
ＥＴ電極からフローティング・ゲートへの電子の移動
を、記憶コンデンサの状態の関数として変調できるよう
になる。本発明を概念化するもう１つの方法として、第
１ＦＥＴと記憶コンデンサがＤＲＡＭを構成し、第２Ｆ
ＥＴと第３ＦＥＴが、２つの状態のうちの一方をとるこ
とのできるＥＥＰＲＯＭを構成し、記憶コンデンサがＥ
ＥＰＲＯＭの状態を制御する、結合ＤＲＡＭ−ＥＥＰＲ
ＯＭ回路がある。
【００３２】結合ＤＲＡＭ−ＥＥＰＲＯＭ回路の好まし
い実施例では、第２ＦＥＴ制御電極と第３ＦＥＴ制御電
極が、接地電圧または単一の制御信号電圧で独立に制御
される。この単一の制御電圧は、１０Ｖと１８Ｖの間で
あることが好ましい。この制御電圧は、オンチップの電
圧デバイスによって供給できる。
【００３３】本発明は、もう１つの態様では、ＤＲＡＭ
がＦＥＴと記憶コンデンサを備え、記憶コンデンサが２
つの状態のうちの一方をとり、ＥＥＰＲＯＭが２つの状
態のうちの一方をとる、対になったＤＲＡＭ−ＥＥＰＲ
ＯＭセルに関する。ＥＥＰＲＯＭの状態は、それが直接
に結合される記憶コンデンサの状態によって決定され
る。これらのセルは、ＤＲＡＭ構成要素を介して各セル
が単独にアドレスされる対になったＤＲＡＭ−ＥＥＰＲ
ＯＭセルのアレイを形成することができる。
【００３４】本発明は包括的に、以下の複数の特徴を示
す。（１）ＤＲＡＭのアレイ内のトレンチ内でＥＥＰＲ
ＯＭを使用することによって、必要空間の増加を２０％
未満に抑えたシャドウＲＡＭが提供される。（２）不揮
発性要素としてＥＥＰＲＯＭを使用することによって、
このデバイスを、標準技術を用いて簡単に組み立てるこ
とができる。（３）ＤＲＡＭとＥＥＰＲＯＭの両方に共
通のドレイン拡散領域を使用することによって、高密度
が実現され、組立が簡単になる。さらに、この包括的な
発明によれば、追加の長所をもつ特定の実施態様が可能
になる。
【００３５】以下に述べる特定の実施態様は、以下の長
所および特徴を示す。（１）このメモリ・セルは、「フ
ラッシュ記憶」能力を有する。すなわち、チップ全体の
データを、ＤＲＡＭからＥＥＰＲＯＭへ同時に転送する
ことができる。（２）このメモリ・セルは、「フラッシ
ュ・リコール」能力を有する。すなわち、チップ全体の
データを、ＥＥＰＲＯＭからＤＲＡＭへ同時に転送する
ことができる。（３）このフラッシュ記憶動作とフラッ
シュ・リコール動作は、非破壊的である。すなわち、こ
の動作は、ＤＲＡＭまたはＥＥＰＲＯＭ内の元のデータ
を損なわない。（４）このセルは、単一の低電圧（３な
いし５Ｖ）外部電源で使用できる。（５）このＥＥＰＲ
ＯＭは、直接書込みが可能であり、消去サイクルを省く
ことができる。（６）高電圧は、ポリシリコン電極に限
られており、セル・アレイ内の拡散接合部には印加され
ない。したがって、本発明によるデバイスは、セル寸法
および設計規則の将来の拡張に適合する。（７）すべて
の制御電圧には、２つの電圧レベル（オンまたはオフ）
しか必要としない。（８）本発明のデバイスを組み立て
るプロセスは、ＤＲＡＭに必要なマスクの他に、ＥＥＰ
ＲＯＭ構造を作成するために２ないし３個のマスクを必
要とする。（９）Ｔ字形電極を使用することで、フロー
ティング・ゲートとの間での電子の移動に利用できる表
面積が増大する。本発明の上記その他の目的および特徴
は、以下の説明と図面から明らかになろう。
【００３６】
【実施例】図１は、本発明による半導体デバイス・メモ
リ・アレイの平面図である。図１の下半分は、表面の平
面図またはパターン配置を示し、図１の上半分は、以下
で説明する本発明の特定の実施例の切断図である。この
切断面は、トレンチ深さの半分の位置のものである。図
示の特定のアレイの編成は、標準的な四分の一ピッチで
ある。各要素が、ワード線またはビット線４本毎に繰り
返されている。これは、特に有利なアレイ・パターンで
あるが、本発明は、四分の一ピッチ・アレイに限定され
るものではない。ポリシリコンの深いトレンチの記憶コ
ンデンサ３が、ワード線１と、その接点２が示されてい
るビット線との間に配置される。接点２に隣接する１対
の深いトレンチの記憶コンデンサ３の間に、浅いトレン
チの絶縁領域４があって、漂遊表面電流を阻止する。図
１の下半分の検討から、標準的な四分の一ピッチ・アレ
イでは、深いトレンチの記憶コンデンサ３の端部によっ
て画定される矩形に沿って、接点２が置かれていない、
これまで未使用のシリコン基板の区域が残されているこ
とに留意されたい。図１の上半分に示すように、ＥＥＰ
ＲＯＭトレンチは、この矩形に沿って導入されている。
このＥＥＰＲＯＭトレンチには、不連続な一連のポリシ
リコンのフローティング・ゲート５、連続したポリシリ
コンのリコール・ゲート延長部分６、連続したポリシリ
コンのプログラム・ゲート（図７の２２）、絶縁用の酸
化シリコン層８、およびフローティング・ゲート５とリ
コール・ゲート延長部分６の間ならびにフローティング
・ゲートとプログラム・ゲート２２の間のシリコンに富
む誘電体のスペーサ７が含まれる。
【００３７】このデバイスの組立を、一連の図、図２な
いし７で説明する。これらの図は、ＥＥＰＲＯＭトレン
チと、隣接する深いトレンチの記憶コンデンサを通り、
図２の線２ｂによって定義される平面に沿った、この装
置の断面図である。本発明のプロセスは、ウェル（この
実施例の場合はＰウェル）と標準ＤＲＡＭの深いトレン
チのコンデンサが画定された後に始まる。非侵食性材料
または非侵食性材料の組合せからなるマスクを画定す
る。このマスクは、酸化アルミニウムであることが好ま
しいが、厚いパッド窒化物でもよく、あるいは、一連の
選択的に侵食可能な材料にして、各加工ステップが行わ
れる際に、１層のマスクを取り除き、このプロセスの最
終ステップで、完成デバイスが作成され、最終マスク層
を取り除くようにすることもできる。多層レジスト構造
を使って、非侵食性材料内にパターンを画定する。ＥＥ
ＰＲＯＭトレンチ・イメージの配置を、図２の平面図に
示す。その開口区域を斜めに通り、四分の一ピッチ・セ
ル内の深いトレンチの記憶コンデンサ３の縁部を通る。
多層レジストを画定し、これを使って図３の非侵食性材
料１０をエッチングした後に、この多層レジストを取り
除く。Ｎ+拡散領域１１を、Ｐウェル１３内に画定す
る。注入後に、スペーサ１２をＥＥＰＲＯＭトレンチ・
マスクの垂直縁部上に画定する。このスペーサは、非侵
食性マスク（酸化アルミニウム）と同じ材料でも、他の
非侵食性材料でもよい。このスペーサは、化学蒸着によ
って付着した後にＲＩＥ（反応性イオン・エッチング）
エッチング（ＲＩＥ）して、フォトリソグラフィによっ
て作成できる最小フィーチャよりも小さなスペーサを設
けることができる。図３の断面図は、非侵食性材料１０
のＥＰマスク、スペーサ１２、Ｐウェル１３に関連する
Ｎ+拡散領域１１、Ｎ基板１６、ポリシリコンのコンデ
ンサ１４およびその酸化シリコン・カラー１５を示して
いる。
【００３８】図４および図５は、この手順の次のステッ
プを示す図である。非侵食性材料（ＮＥＭ）１０をスペ
ーサ１２と組み合わせてマスクとして使用して、ＥＥＰ
ＲＯＭトレンチをウェルのレベルより下の深さまでエッ
チングする。このエッチングは、シリコンと酸化シリコ
ンをほぼ同じ速度でエッチングする、ＣＦ4と酸素など
の混合物を用いる反応性イオン・エッチング（ＲＩＥ）
によって行うことが好ましい。トレンチの露出したシリ
コンとポリシリコンの表面を当技術分野で周知の方法で
酸化して、トレンチが深さ約２μ、幅約２μであるこの
実施例の場合、厚さ約３００Åの酸化シリコン層８を作
成する。リコール・ゲート１８のポリシリコンを堆積し
て、ＥＰトレンチを充填し、このポリシリコンを、適当
な手段、好ましくは化学的機械的研摩によって、非侵食
性マスクと同一平面になるまで平面化し、時間調整した
エッチングによって図示のレベルまで、すなわち、Ｐウ
ェル１３とＮ型基板１６の間の境界の上のデバイス長ま
で後退させる。露出した側壁の酸化シリコン層８をはぎ
とり、Ｐウェル１３とポリシリコンのコンデンサ１４の
シリコン表面を再酸化して、２００Åのゲート酸化物を
形成する。この酸化によって、リコール・ゲート１８の
ポリシリコンの頂面も酸化される。この酸化によって、
単結晶表面上の３倍の酸化物がポリシリコン表面上に成
長し、これが後でエッチ・ストップとして役立つ。
【００３９】図６は、このプロセスの次のステップを示
す図である。フローティング・ゲートのポリシリコン層
を堆積し、これをＲＩＥによって後退させて、連続した
側壁のフローティング・ゲート５を形成する。リコール
・ゲート１８の酸化された表面の酸化シリコン１９をエ
ッチ・ストップとして使用する。フローティング・ゲー
ト５のポリシリコンを、Ｐウェル１３の表面と同一平面
より下ではあるが、まだ側壁のＮ+拡散領域１１と重な
り合うレベルまで後退させる。次に、薄い窒化物をコン
フォーマルに堆積する（図示せず）。第２のマスクを付
着し、これを使って、連続したポリシリコンのフローテ
ィング・ゲート５のセグメントを取り除くべき区域（図
１の９）に窒化物の膜を食い込ませる。このマスクは、
レジストからなることが好ましく、図１の上半分に示す
ように深いトレンチの記憶コンデンサ３の間にフローテ
ィング・ゲート５のポリシリコンが残るように、ＥＰト
レンチを斜めに横切ってカットする。これによって、フ
ローティング・ゲート５のポリシリコンとＮ+拡散領域
１１の重なり合いが最大になる。Ｎ+拡散領域も、深い
トレンチの記憶コンデンサ３によって中断される。コン
フォーマルな窒化物を側壁マスクとして使って、連続し
たフローティング・ゲート５のポリシリコンを、それが
必要でない区域から酸化によって取り除く。コンフォー
マルな窒化物をはぎ取る。図１を見ると最も良くわかる
が、この手法によって、各トレンチの側壁上の隣接する
フローティング・ゲート間に酸化シリコンのスペーサが
できる。
【００４０】別法として、レジスト・マスクだけを制御
として使って、各トレンチ側壁からポリシリコンを取り
除いて、不連続なフローティング・ゲートを画定するこ
とができる。不連続なフローティング・ゲート構造の間
のポリシリコン材料を完全にエッチングする際に、その
間に開口が形成され、この開口は、最終的に、以下で述
べるその後の処理ステップに従って、（上記の手法の酸
化シリコンではなく）シリコンに富む窒化物材料で充填
される。この代替実施例を、図８に示す。図８は、Ｎ+
拡散領域１１の底面のレベルでの水平断面図である。
【００４１】窒化物の犠牲材料を使って、ＥＥＰＲＯＭ
トレンチをコンフォーマルに被覆する。その後、レジス
トの充填とエッチングを行って、コンフォーマルな窒化
物を、フローティング・ゲート５のポリシリコンの頂縁
部のレベルまで取り除く。レジストをはぎ取り、フロー
ティング・ゲート５の頂縁部上およびそのフローティン
グ・ゲートの上のトレンチの側壁上の露出したシリコン
を酸化する。この酸化によって、図６に示したリコール
・ゲート１８の頂部の酸化シリコン１９（ＳｉＯ2）よ
りかなり厚いキャップ酸化物２０（ＳｉＯ2）の層を形
成しなければならない。犠牲窒化物を取り除く。
【００４２】シリコンに富む窒化物（ＳＲＮ）をコンフ
ォーマルに堆積し、これをＲＩＥによって後退させて、
フローティング・ゲート５の側壁上にスペーサ７を形成
する。シリコンに富む窒化物は、実験式ＳｉnＮ4（ただ
し、ｎは３．３と４．５の間の数）を有する組成、すな
わち１０〜５０原子％過剰のケイ素を含む窒化シリコン
Ｓｉ3Ｎ4からなる組成である。これは、参照によって本
明細書に組み込まれるL. DoThanh（ドタイン）他の論
文"Injection properties of Silicon-Rich Silicon Ni
tride Layers on SiO2", Insulating Films on Semicon
ductors,J.J. Simone and J. Buxo ed., North Holland
(1986) Amsterdam, pp. 255-258に記載されている。Ｓ
ＲＮを用いると、普通のトンネル酸化物よりも低い電界
で電子が通過できるようになる。これには、本発明を実
施する上で大きな利点がある。これによって、フローテ
ィング・ゲートとプログラム・ゲートおよびリコール・
ゲートとの間の層をより厚くすることができる。層が厚
いということは、堆積およびエッチングの処理パラメー
タがそれほどクリティカルではなくなることを意味す
る。さらに、ＳＲＮとポリシリコン・ゲートの間の界面
の性質も、それほどクリティカルではなくなる。低い電
界でもフローティング・ゲートからの電子の漏洩が問題
になる可能性があるので、このＳＲＮは、３層の「サン
ドイッチ」として、すなわち約２００ÅのＳＲＮの第１
層と約５０〜１００ÅのＳｉＯ2の第２層と約２００Å
のＳＲＮの第３層として化学蒸着することが好ましい。
シリコンに富む窒化物（ＳＲＮ）層という用語は、本明
細書全体を通じて、このサンドイッチ構造を指す。シリ
コンに富む酸化物（ＳＲＯ）を、ＳＲＮの代わりに使用
することも可能であるが、集積処理シーケンス全体を通
じてＳＲＯの完全性を保つのはより困難である。
【００４３】リコール・ゲート１８の頂部上の酸化シリ
コン１９を、エッチングによって開く。このエッチング
によって、キャップ酸化物２０の、フローティング・ゲ
ート５の頂部上の部分も取り除かれる。
【００４４】図７は、このプロセスの残りのステップを
示す図である。ポリシリコン層を堆積し、化学的機械的
研摩によって平面化し、ＲＩＥによってトレンチ内まで
後退させて、リコール・ゲート１８のリコール・ゲート
延長部分６を設ける。リコール・ゲート延長部分６とリ
コール・ゲート１８の２つのポリシリコン塊は、別々の
ステップで堆積されるが、これらは、単一のユニットと
してそのリコール・ゲートの電気的機能を実行する。リ
コール・ゲート延長部分６の表面を酸化して、酸化シリ
コン層２１を設ける。もう一度ポリシリコン層を堆積
し、平面化し、ＲＩＥによってＰウェル１３の頂面より
下まで後退させて、プログラム・ゲート２２を設ける。
プログラム・ゲート２２の頂部が、深いトレンチのコン
デンサ１４の頂面より下になることが重要である。とい
うのは、ストラップを形成するために深いトレンチのコ
ンデンサを開くプロセスで、プログラム・ゲートの頂面
が露出してはならないからである。深いトレンチのコン
デンサ１４への接続は、セルの設計に応じて、コンデン
サのどちらかの側面で可能であることを指摘しておく。
最後に、酸化物２３を堆積し、平面化する。非侵食性材
料１０および非侵食性のスペーサ１２をはぎ取り、ＤＲ
ＡＭ組立の技術分野で既知のように、その後のプロセス
を続行する。
【００４５】その後のプロセスには、リコール・ゲート
延長部分６またはリコール・ゲート１８との接点および
プログラム・ゲート２２との接点を設けることが含まれ
る。これらの接続は、ＥＥＰＲＯＭトレンチ内の、ＥＥ
ＰＲＯＭトレンチがアレイの外側を通る所で行うことが
できる。図９に示すように、このＥＥＰＲＯＭトレンチ
は連続しており、トレンチの全長にわたって走るプログ
ラム・ゲートおよびリコール・ゲートが、１つのアレイ
・セグメントに共通である。このプロセスの途中で、ダ
ミーの（すなわち、機能しない）フローティング・ゲー
トを、アレイの外側にあるＥＥＰＲＯＭトレンチの接続
内に作成する。必要な場合、連続したフローティング・
ゲートを個々の不連続なフローティング・ゲートに分割
する時に、これらの機能しないフローティング・ゲート
をフローティング・ゲート・マスクによって切り離すこ
ともできる。リコール・ゲートおよびプログラム・ゲー
トへの接点は、キャップ酸化物を開き、リコール・ゲー
ト延長部分６およびフローティング・ゲート５（が外部
コネクタ内に存在する場合はその）上のプログラム・ゲ
ート２２ならびにキャップ層の酸化シリコン層２１の全
体を完全にエッチングできるようにするマスクを用いて
達成される。リコール・ゲート１８の、電気的接触が確
立される頂面を除き、露出したすべての区域に酸化物を
堆積する。第２のマスクを使用して、他の区域のプログ
ラム・ゲート２２の頂部の酸化物を開く。最後に、深い
トレンチのコンデンサ・ストラップ・マスクを使用し
て、プログラム・ゲートおよびリコール・ゲートの開か
れた区域への接点を作成することができる。
【００４６】上記のように構築されたメモリ・アレイが
占める空間は、元の四分の一ピッチＤＲＡＭアレイの空
間の１．２倍未満である。
【００４７】トレンチ内のＥＥＰＲＯＭの電子要素のも
う１つの配置を、図１０に示す。この場合、リコール・
ゲート延長部分６は、フローティング・ゲート５の堆積
の後に、トレンチ内に置かれる。半導体基板内にＥＥＰ
ＲＯＭトレンチをカットするまでの最初の諸ステップ
は、最初の実施例と同一である。ただし、この場合は、
ＥＥＰＲＯＭトレンチをわずかにずらせて、以下で論ず
る、ＤＲＡＭコンデンサに突き当たらない第２の下側ト
レンチを設ける。したがって、ＮＥＭマスクとスペーサ
があいまって、ＤＲＡＭセルの酸化物カラーがちょうど
覆われるような開口を画定する。Ｐ層中に、Ｎ基板まで
貫通しないトレンチをエッチングする。このトレンチの
壁面と底部を前と同様に酸化し、ポリシリコン層を堆積
し、平面化し、トレンチ内まで後退させて、露出した頂
面と側面を有する２つの連続した側壁のフローティング
・ゲート５を形成する。この頂面は、側壁のＮ+拡散領
域と実質的に重なり合っているが、ＮＥＭマスクのレベ
ルより下にある。前と同様に、側壁のフローティング・
ゲートを、ＤＲＡＭセルの各行の長手方向に心合せされ
た平行線に沿ってカットし、酸化して、一連の不連続な
ポリシリコン・フローティング・ゲートを形成する。シ
リコンに富む窒化物をコンフォーマルに堆積し、エッチ
ングして、フローティング・ゲートの側面上に垂直のス
ペーサ７を形成する。ポリシリコン・ゲートの側壁を画
定した後、窒化物犠牲材料を使用して、ＥＥＰＲＯＭト
レンチをコンフォーマルに被覆する。その後、レジスト
の充填とエッチングを行って、コンフォーマルな窒化物
を、フローティング・ゲート５のポリシリコンの頂縁部
のレベルまで取り除く。レジストをはぎ取り、フローテ
ィング・ゲート５の頂縁部上およびそのフローティング
・ゲートの上のトレンチの側壁上の露出したシリコンを
酸化する。犠牲窒化物層をはぎ除く。シリコンに富む窒
化物の層をコンフォーマルに堆積し、ＲＩＥエッチング
して、フローティング・ゲートの側壁の間にスペーサを
形成する。ＳｉＯ2スペーサ（シリコンに富む窒化物の
層を保護する）を画定する。フローティング・ゲートの
頂部上に熱成長させたＳｉＯ2を使って、第２トレンチ
を、Ｎ+埋設プレート内にエッチングする。傾斜イオン
注入を行って、リコール・ゲート・デバイスのしきい電
圧を調節する。ポリシリコンを堆積し、後退させて、リ
コール・ゲート延長部分６を形成する。このリコール・
ゲート延長部分６は、下側トレンチを充填し、フローテ
ィング・ゲートの側面上のシリコンに富む窒化物のスペ
ーサ７のほぼ半ばまで延びる。このリコール・ゲートの
ポリシリコンの頂面を酸化し（酸化シリコン層２１）、
プログラム・ゲート２２のポリシリコンを堆積し、平面
化し、第１の非侵食性マスクと表面のＰ層との間の境界
より下まで後退させる。最後に、非侵食性マスクを取り
除き、得られた空洞を、半導体の表面のレベルまで酸化
物２３で充填する。
【００４８】図１１は、セルの概略を示す図である。こ
のＥＥＰＲＯＭのＮ+領域は、ＤＲＡＭのＮ+領域と同一
である。フローティング・ゲート・（ＦＧ）ノードに可
変コンデンサを有するキャパシタンス網を利用して、Ｅ
ＥＰＲＯＭ動作を生み出す。フローティング・ゲート上
の電圧の値（Ｖfg）は、容量性ディバイダ網の結果であ
る。すなわち、Ｖfgは、キャパシタンス結合比（ＣＲ）
にプログラム・ゲート上の電圧（Ｖpg）を乗算した積に
等しい。キャパシタンス結合比（ＣＲ）は次式に等し
い。
【数１】
【００４９】上式で、Ｃfpはフローティング・ゲートと
プログラム・ゲートの間のキャパシタンス、Ｃfrはフロ
ーティング・ゲートとリコール・ゲートの間のキャパシ
タンス、Ｃfcはフローティング・ゲートとチャネルの間
のキャパシタンスである。Ｃfcは、可変キャパシタンス
であり、側壁チャネルの状態の関数である。
【数２】
【００５０】上式で、Ｃoxはフローティング・ゲートと
側壁チャネルの間の酸化物のキャパシタンス、Ｃsiはシ
リコン側壁の空乏キャパシタンスである。側壁チャネル
が接地に結合される時には、Ｃfc＝Ｃoxである。したが
って、このＥＥＰＲＯＭデバイスは、Ｃsiを電圧変調す
ることによって動作する。
【００５１】図１２は、ＤＲＡＭ／ＥＥＰＲＯＭ組合せ
セルの等価回路を示す図である。トランジスタ２４と記
憶コンデンサＣs２７によって定義されるＤＲＡＭ経路
には、ＥＥＰＲＯＭデバイスがない。このＤＲＡＭセル
は、電圧レベル、性能、信号レベル、雑音などの点で、
従来のＤＲＡＭと全く同様に動作する。ＥＥＰＲＯＭデ
バイスは、記憶コンデンサと同一の拡散ノードを共用す
る。この記憶コンデンサは、トレンチまたは積層コンデ
ンサでよいが、このＥＥＰＲＯＭデバイスのキャパシタ
ンスによって誘導される容量性負荷よりもはるかに大き
い値を有する。ＥＥＰＲＯＭのトランジスタ２５を、リ
コール・ゲート用のトランジスタ２６と直列に接続す
る。ＤＲＡＭ動作の間、このリコール・ゲートは、この
経路が活動状態にならないように、接地レベルにあり、
プログラム・ゲート電位も同様である。このリコール・
ゲート（ＲＧ）は、プログラム・ゲート（ＰＧ）と同様
に、フローティング・ゲート（ＦＧ）に容量結合されて
いる。さらに、ＳＲＮ膜を堆積することによって、局所
的な電界強化が達成される。このＳＲＮ膜は、実際に
は、シリコンに富む窒化物膜と純ＳｉＯ2膜、または、
局所的な電界強化をもたらし、ファウラー・ノルトハイ
ム・トンネルしきいを１０Ｖ未満に低下させるシリコン
に富む酸化物（ＳＲＯ）である。この注入膜を、シリコ
ンに富む誘電体（ＳＲＤ）と称することもある。適切な
条件の下で、電子は、リコール・ゲートからフローティ
ング・ゲートへまたはフローティング・ゲートからプロ
グラム・ゲートへトンネリング可能である。フローティ
ング・ゲートに電子が存在すると、トランジスタ２５の
しきい値が高くなり、存在しないと低くなる。電源障害
の場合、トランジスタ２４がオフになり、記憶コンデン
サがビット線から絶縁される。リコール・ゲートは、０
電位に保たれ、トランジスタ２６をオフに保つ。記憶コ
ンデンサとＥＥＰＲＯＭデバイスは、互いに接続された
ままであるが、全体として、ビット線と埋設Ｎ+ノード
から分離される。この分離は、揮発性のコンデンサ媒体
からフローティング・ゲートＥＥＰＲＯＭデバイスの媒
体への確実なデータ転送のために必要である。この時、
Ｃｓ上のデータのすべてのビットを、それに対応するＥ
ＥＰＲＯＭのＦＧデバイスに同時に格納することができ
る。フローティング・ゲートとの間の電子のすべての転
送は、ＳＲＮサンドイッチ注入機構が存在するので、よ
り低い平均電界でのポリシリコン間転送である。拡散領
域または基板に対する薄いトンネル酸化物は、このトン
ネル過程には不要である。書込み前の消去を必要としな
い直接書込みが使用される。
【００５２】図１３は、同時記憶（「フラッシュ記
憶」）に関連するタイミング波形を示す図である。トラ
ンジスタ２４のゲートに接続されたワード線は、記憶コ
ンデンサＣｓへの情報のビット線転送が完了することを
保証するのに十分な長さだけ正に留まる。このワード線
の電圧は、その後、０に低下し、コンデンサとトランジ
スタ２５のＥＥＰＲＯＭノードをビット線から絶縁す
る。
【００５３】記憶ノードは、「１」として示される正電
圧または「０」として示される接地電位である。約１５
Ｖのプログラミング電圧をプログラム・ゲートに印加
し、これによって、ＥＥＰＲＯＭのチャネル領域より下
のｐ型基板内にポテンシャル井戸を形成する。Ｃｓの記
憶ノードが０Ｖの場合には、電子がこの井戸に数百ミリ
秒の間トラップされ、０Ｖの表面チャネル領域をもたら
す。記憶ノードが正電圧の場合、電子は素早く井戸から
掃き出され、このチャネルと基板の間に拡散キャパシタ
ンスが残って、図１１に示すようにコンデンサを変調す
る。フローティング・ゲートは、図１３に示すように約
１２Ｖに上昇し、小さな空乏コンデンサが、チャネル・
デバイス酸化物に対して、より大きなフローティング・
ゲートと直列になっていて、基板へのフローティング・
ゲートのプログラム・ゲートへの結合に比べて疎な結合
がもたらされる場合には、電子がリコール・ゲートから
フローティング・ゲートに流れる。フローティング・ゲ
ートの下に０Ｖのチャネルが存在するために空乏キャパ
シタンスがない場合、フローティング・ゲートは、接地
付近に密に結合され、フローティング・ゲートとプログ
ラム・ゲートの間に大きな差が存在し、存在する電子が
プログラム・ゲートによって集められる。書込みの前に
このＥＥＰＲＯＭデバイスを事前消去する必要はなく、
したがって、図１３には消去サイクルが示されておら
ず、フローティング・ゲートの状態と無関係に、情報が
直接に書き込まれて新しい状態になる。フローティング
・ゲート上の情報が記憶ノード上の情報と同一である場
合、電子は流れず、ファウラー・ノルトハイム電荷が酸
化物を通って流れるのは、情報が異なる時だけである。
このため、この構造のサイクル能力が拡張される。プロ
グラム・ゲートが０に戻った後、フローティング・ゲー
トは、図１３に示すように、正の電圧または負の電圧に
なる。この時点で、すべての電源がオフになり、Ｃｓ上
の電荷が０まで放電するが、このデバイスは、電力なし
で情報をフローティング・ゲート内に記憶する。リコー
ル・ゲートは、０Ｖに留まって、このサイクルの全体を
通じてＥＥＰＲＯＭデバイスを分離する。この動作のす
べてが、どのアレイ拡散領域上でも高電圧をかけずに実
行される。アレイ領域内の高電圧は、コンデンサとして
働き直流電流を引き出さないポリシリコン線上にのみ現
れる。
【００５４】「フラッシュ・リコール」または、フロー
ティング・ゲートからＤＲＡＭ記憶コンデンサへの全情
報の同時転送を、図１４に示す。まず、すべてのビット
線を、正の電圧にする。次に、ワード線を活動化し、す
べてのＤＲＡＭ記憶コンデンサを正に充電する（ＤＲＡ
Ｍ ＳＴＮ）。ワード線をオフにし、記憶コンデンサを
ビット線から減結合する。プログラム・ゲートは接地レ
ベルに保たれる。フローティング・ゲートは２つの状態
のうちのどちらか一方となる。すなわち、フローティン
グ・ゲートが電子を含み、ＥＥＰＲＯＭデバイス（トラ
ンジスタ２５）が高しきい電圧になるか、あるいは電子
がなく、トランジスタ２５が負のしきい電圧（Ｖｔ）を
有し、フローティング・ゲートが０Ｖであってもこのデ
バイスが常時オンになる。リコール・ゲートは０Ｖに保
たれ、したがってトランジスタ２６がオフになって、Ｃ
ｓから０ＶであるＮ+埋設プレートへの漏洩が防止され
る。その後、ＲＧを活動化する。トランジスタ２５のＶ
ｔが正の場合には、プログラム・ゲートが０であるの
で、接地への放電経路は存在しない。Ｖｔが負の場合に
は、ＰＧ＝０ＶであってもコンデンサＣｓを放電する漏
れ経路が存在する。記憶ノードＣｓが完全に同時放電す
るための時間を置いた後、リコール・ゲートがオフにさ
れ、ＤＲＡＭ記憶ノードが、電源遮断の前と同一の点に
セットされ、次の電源遮断まで通常のＤＲＡＭ動作が進
行できるようなる。
【００５５】このＥＥＰＲＯＭデバイスの状態は、メモ
リの状態をセーブすることが望まれる次の電源遮断ま
で、損なわれずに残される。このＥＥＰＲＯＭデバイス
を使用して、システムが故意に遮断されデータがセーブ
された状況で、電源システム障害の時点でのデータでは
なく、そのシステムのブート条件を記憶することができ
る。したがって、このアレイは、自己ブート用ＤＲＡＭ
ならびに不揮発性データ記憶域として働くことができ
る。自己ブート・モードでは、このＮＶＤＲＡＭは、シ
ステム電力を節約し、システム立上げ中の性能を向上さ
せるはずである。電源障害とは無関係に低ＤＲＡＭ使用
期間中にＤＲＡＭをオフにできるので、動作中のシステ
ム電力が節約され、バッテリ寿命が守られる。データ保
全性が保証でき、フラッシュ・メモリの密度に近い密度
ならびにＤＲＡＭの読み書き性能が得られるので、主記
憶装置と不揮発性記憶域の両方の要件を単一のＮＶＤＲ
ＡＭ部品で組み合わせることが可能になる。このため、
ＤＲＡＭチップやフラッシュ・チップの密度に匹敵する
密度で、ＤＲＡＭ主記憶装置の高性能とサイクル能力の
高さ、フラッシュ・メモリの不揮発性記憶、ＢＩＯＳチ
ップのブート能力がすべて与えられる。
【００５６】本発明を、その好ましい実施例に関して具
体的に示し、説明してきたが、本発明の精神と範囲から
逸脱することなくその形態と詳細に様々な変更を加えら
れることが当業者には理解されよう。
【図面の簡単な説明】
【図１】本発明による半導体デバイス・メモリ・アレイ
の平面図である。
【図２】ＥＥＰＲＯＭトレンチを作成するプロセスの第
１ステップでの１実施例の平面図である。
【図３】ＥＥＰＲＯＭトレンチを作成するプロセスの第
１ステップでの１実施例の横断面図である。
【図４】組立の中間段階での１実施例の平面図である。
【図５】組立の中間段階での１実施例の断面図である。
【図６】組立の次の段階での断面図である。
【図７】完成した形の１実施例の断面図である。
【図８】最終的な形の代替実施例の水平断面図である。
【図９】ＥＥＰＲＯＭトレンチと四分の一ピッチＤＲＡ
Ｍアレイを示す、チップの一部分の平面図である。
【図１０】ＥＥＰＲＯＭトレンチの代替実施例の断面図
である。
【図１１】キャパシタンス網の図を含む、ＥＥＰＲＯＭ
と関連ＤＲＡＭの概略図である。
【図１２】等価回路図である。
【図１３】フラッシュ記憶動作のタイミング図である。
【図１４】フラッシュ・リコール動作のタイミング図で
ある。
【符号の説明】
１ ワード線 ２ 接点 ３ 深いトレンチの記憶コンデンサ ４ 浅いトレンチの分離領域 ５ フローティング・ゲート ６ リコール・ゲート延長部分 ７ スペーサ ８ 酸化シリコン層 １０ 非侵食性材料 １１ Ｎ+拡散領域 １２ スペーサ １３ Ｐウェル １４ コンデンサ １５ 酸化シリコン・カラー １６ Ｎ基板 １８ リコール・ゲート １９ 酸化シリコン ２０ キャップ酸化物 ２１ 酸化シリコン層 ２２ プログラム・ゲート ２３ 酸化物 ２４ トランジスタ ２５ トランジスタ ２６ トランジスタ ２７ 記憶コンデンサ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 クロード・ルイ・ベルタン アメリカ合衆国05403、バーモント州サ ウス・バーリントン、フェザント・ウェ イ 33 (72)発明者 ジョン・エドワード・クローニン アメリカ合衆国05469、バーモント州ミ ルトン、ボックス 3254 (72)発明者 ハワード・レオ・カルター アメリカ合衆国05446、バーモント州コ ルチェスター、ヴィレッジ・ドライブ 14 (72)発明者 ドナルド・マカルパイン・ケニー アメリカ合衆国05482、バーモント州ジ ェルバーン、バーチ・ロード ８ (72)発明者 チュン・ホン・ラム アメリカ合衆国05495、バーモント州ウ ィリストン、アスター・レーン ５ (72)発明者 シン・サン・リー アメリカ合衆国05452、バーモント州エ セックス・ジャンクション、ヘザーブッ シュ・ロード ９ (56)参考文献 特開 昭58−142565（ＪＰ，Ａ) 特開 平２−7289（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】各ＤＲＡＭセルが、ゲート電極と第１およ
    び第２の拡散領域とを有するＦＥＴと、第１および第２
    の記憶電極を有する記憶コンデンサとを有し、前記記憶
    電極が、前記ＦＥＴの前記第１拡散領域に結合されてい
    る、複数のＤＲＡＭセルと、 各ＥＥＰＲＯＭセルが、前記複数のＤＲＡＭセルの各セ
    ルの間を走る半導体基板内のトレンチ内に配設されたフ
    ローティング・ゲートと、前記複数のＤＲＡＭセルに含
    まれる各セルの前記ＦＥＴの前記第１拡散領域に接続さ
    れた第１の被制御電極とを有する複数のＥＥＰＲＯＭセ
    ルとを備え、 前記記憶コンデンサに記憶された論理状態が、前記基板
    内の前記フローティング・ゲートに隣接する部分内の電
    荷領域を変調して、前記フローティング・ゲートに記憶
    される電荷を制御する半導体基板上に形成された半導体
    デバイス・メモリ・アレイ。
  2. 【請求項２】（ａ）絶縁物によって囲まれた電極を有す
    る各矩形トレンチが、２つの平行な行の間にオフセット
    して整列し、該矩形トレンチの対応する諸要素が、前記
    ２つの平行な行に対して約４５度の角度をなす斜めの線
    に並んだ、少なくとも４つの矩形トレンチと、 （ｂ）第１の側面部分と第２の側面部分と底面部分とを
    有し、前記斜めの線に平行な少なくとも１つの直線状の
    細長いトレンチと、 （ｃ）前記各細長いトレンチに含まれるように、それぞ
    れ前記各細長いトレンチのうちの１つ中に配設され、そ
    れぞれ電圧源に結合され、それぞれ第１表面部分を有す
    る、少なくとも１つの第１電極と、 （ｄ）前記細長いトレンチの前記第１の側面部分上で各
    第２電極が、１つの矩形トレンチに隣接するように前記
    各細長いトレンチのうちの１つの前記第１の側面部分に
    配設され、それぞれ、注入された電子をそこから受け取
    るため、前記第１電極の各々の１つの前記第１表面部分
    に隣接して配置された第２表面部分を有し、それぞれ第
    ３表面部分を有する、複数の第２電極と、 （ｅ）前記細長いトレンチの前記第２の側面上で各第３
    電極が、１つの矩形トレンチに隣接するように前記細長
    いトレンチのうちの１つの前記第２の側面部分に配設さ
    れ、それぞれ、注入された電子をそこから受け取るた
    め、前記第１電極の各々の１つの前記第１表面部分に隣
    接して配置された第２表面部分を有し、それぞれ第３表
    面部分を有する、複数の第３電極と、 （ｆ）前記細長いトレンチのうちの１つの上側部分に配
    設され、注入される電子をそこから受け取るため、前記
    第２電極および前記第３電極の各々の前記第３表面部分
    に隣接して配置された第４の表面部分を有する、第４電
    極と、 （ｇ）前記細長いトレンチに隣接し、前記矩形トレンチ
    のうちの隣接するトレンチの間に配置され、信号源に結
    合された、細長い拡散領域とを備える、半導体基板の表
    面に対して相対的に形成されたメモリ・セル・アレイ。
  3. 【請求項３】さらに、前記アレイ内の複数の前記矩形ト
    レンチの近傍を通る単一の連続したトレンチを形成する
    ように、前記矩形トレンチの前記行に平行な接続用トレ
    ンチ・セグメントによってそれぞれ接続され、前記基板
    の前記表面内で対角線方向に複数の細長い直線状に形成
    された実質上平行なトレンチ・セグメントを備える、請
    求項２に記載のメモリ・セル・アレイ。
  4. 【請求項４】前記第１電極と前記第１電極電圧源の間、
    および前記第４電極と前記第４電極電圧源の間の電気接
    続が、前記接続用トレンチ・セグメント内に設けられる
    ことを特徴とする、請求項３に記載のメモリ・セル・ア
    レイ。
  5. 【請求項５】リコール・ゲートとして機能する第１電極
    と、プログラム・ゲートとして機能する第２電極と、フ
    ローティング・ゲートとして機能する少なくとも２つの
    第３電極とを備え、 前記第１電極および第２電極がＴ字形の断面を有し、前
    記第１電極が逆Ｔ字の向きに配置され、前記第２電極が
    Ｔ字の向きに配置され、これら２つの電極の主軸が垂直
    に整列し、前記２つの第３電極が、前記Ｔ字形の第１電
    極および第２電極の水平要素によって画定される垂直領
    域内で、前記垂直に整列した第１電極および第２電極の
    対向する側面上の領域を占める、ＥＥＰＲＯＭセル。
  6. 【請求項６】（ａ）信号入力となる第１端子と、第２端
    子と、 （ｂ）第１制御端子及び第２制御端子と （ｃ）電流チャネル及び信号を受け取るための制御電極
    とを有し、前記チャネルの第１端部が前記第１端子に接
    続されている、第１ＦＥＴと、 （ｄ）前記電流チャネルの第２端部に結合された入力を
    有する記憶コンデンサと、 （ｅ）信号を受け取るための制御電極と、フローティン
    グ・ゲートと、電流チャネルとを有し、該電流チャネル
    の第１端部が、前記第１ＦＥＴの前記電流チャネルの前
    記第２端部及び前記コンデンサに結合され、該制御電極
    が前記第１制御端子に接続されている、第２ＦＥＴと、 （ｆ）信号を受け取るための制御電極と、電流チャネル
    とを有し、該電流チャネルの第１端部が、前記第２ＦＥ
    Ｔの前記電流チャネルの前記第２端部に結合され、該電
    流チャネルの第２端部が、前記第２端子に結合され、該
    制御電極が、前記第２制御端子に結合されている、第３
    ＦＥＴとを備え、 （ｇ）前記第２ＦＥＴの前記フローティング・ゲート
    が、前記第３ＦＥＴの制御電極からトンネル効果によっ
    て電子を受け取る能力及び前記第２ＦＥＴの制御電極へ
    トンネル効果によって電子を放出する能力をと有し、 （ｈ）前記記憶コンデンサが、前記第２ＦＥＴおよび前
    記第３ＦＥＴによって与えられる容量性負荷より高いキ
    ャパシタンスを有し、（ｉ）前記第１ＦＥＴ及び前記第３ＦＥＴがオフになっ
    たとき、前記第１制御端子に電圧を加えることにより、
    前記記憶コンデンサの電位の状態に従って、前記第３Ｆ
    ＥＴの制御電極から前記フローティングゲ−トへ又は前
    記フローティングゲ−トから前記第２ＦＥＴの制御電極
    へ、電子が移動させられることにより記憶コンデンサに
    蓄積されたデ−タがフローティングゲートに転送させら
    れることを特徴とする結合ＤＲＡＭ−ＥＥＰＲＯＭ回
    路。
  7. 【請求項７】下側部分と上側部分と第１及び第２側面と
    を有するトレンチがその中に形成され、半導体基板内に
    形成されたＥＥＰＲＯＭセルであって、前記 トレンチ内の底部に形成された第１電極と、前記トレンチ内に形成され、少なくとも前記トレンチの
    第１側面と前記第１電極の一部とに接し、そこから注入
    される電子を受け取る 第２電極と、 少なくとも一部が前記トレンチ内に形成され、前記第２
    電極に接し、そこから注入されるトンネル電子を受け取
    る第３電極と、 基板の表面から延び、少なくとも前記トレンチの側面に
    接する、拡散領域とを備える、ＥＥＰＲＯＭセル。
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