CN104183628A - 半导体装置 - Google Patents

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Abstract

本发明抑制高频半导体开关的耐压降低。根据一个实施方式，半导体装置设置有栅电极、源极区域以及漏极区域、体接触区域、体偏置控制电极。栅电极由以第1间隔并列配置的多个第1部分、和连接多个第1部分的第2部分构成，隔着栅极绝缘膜地设置。源极区域以及漏极区域设置于多个第1部分之间。相对第2部分在与源极区域以及漏极区域相反的一侧配置体接触区域。体偏置控制电极与第2部分并列，设置于体接触区域上，其与第2部分之间的第2间隔大于第1间隔，与体接触区域连接。

Description

半导体装置
相关申请
本申请享受以日本专利申请2013-108033号（申请日：2013年5月22日）为基础申请的优先权。本申请通过参照该基础申请而包括该基础申请的所有内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
近年来，在通信的接收电路、发送电路中使用的高频开关IC的高性能化以及高功能化急速发展。开发了多个通过采用使用了SOI基板的FET来改善高频响应性能，并能够将电源电路、控制电路搭载于同一芯片的高频开关IC，能够对应于小型化要求。
如果在高频开关IC中，输入电力变大，则基于输入信号的电压振幅超过FET的耐压，电流还流出到应该成为OFF状态的FET侧，输入波形紊乱。其结果，在高频开关电路中高次谐波失真变大。
作为抑制高次谐波失真的方法，有与基于基板电位控制的阈值控制对应的体偏置（body bias）控制技术。但是，在为了降低高频开关IC的导通电阻而增大了FET的总栅极宽度（Wg）的情况下，即使进行基板电位控制仍难以均匀地控制宽的体（body）区域。其结果，电流部分性地集中流出，元件温度上升。其结果，存在高频开关IC整体的耐压降低这样的问题。
发明内容
本发明的实施方式提供能够抑制耐压降低的半导体装置。
根据一个实施方式，半导体装置设置有栅电极、源极区域以及漏极区域、体接触区域、体偏置控制电极。栅电极由按照第1间隔并列配置的多个第1部分、和连接多个第1部分的第2部分构成，隔着栅极绝缘膜设置。源极区域以及漏极区域设置于多个第1部分之间。体接触区域相对第2部分配置于与源极区域以及漏极区域相反的一侧。体偏置控制电极与第2部分并列，设置于体接触区域上，与第2部分之间的第2间隔大于第1间隔，与体接触区域连接。
附图说明
图1是示出第1实施方式的半导体装置的概略俯视图。
图2是沿着图1的A-A线的剖面图。
图3是沿着图1的B-B线的剖面图。
图4是示出第1实施方式的比较例的半导体装置的概略俯视图。
图5（a）是沿着图4的C-C线的剖面图，图5（b）是沿着图4的E-E线的剖面图。
图6是示出第1实施方式的输入功率与2次的高次谐波失真的关系的图。
图7是示出第1实施方式的输入功率与3次的高次谐波失真的关系的图。
图8是示出第1变形例的半导体装置的概略俯视图。
图9是示出第2实施方式的半导体装置的概略俯视图。
图10是沿着图9的F-F线的剖面图。
图11是示出第3实施方式的半导体装置的概略俯视图。
图12是沿着图11的G-G线的剖面图。
图13是示出第2变形例的半导体装置的概略俯视图。
图14是示出第4实施方式的半导体装置的概略俯视图。
图15是沿着图14的H-H线的剖面图。
图16是示出第3变形例的半导体装置的概略俯视图。
图17是示出第4变形例的半导体装置的剖面图。
具体实施方式
以下，参照附图，说明本发明的实施方式。
（第1实施方式）
首先，参照附图，说明第1实施方式的半导体装置。图1是示出半导体装置的概略俯视图。图2是沿着图1的A-A线的剖面图。图3是沿着图1的B-B线的剖面图。图4是示出比较例的半导体装置的概略俯视图。图5（a）是沿着图4的C-C线的剖面图、图5（b）是沿着图4的E-E线的剖面图。在本实施方式中，在高频半导体开关中应用的MOSFET中设置体接触区域，针对多指条构造的栅电极的连接部并列地配置体偏置控制电极，从而抑制了耐压降低。
如图1所示，作为半导体装置的高频开关FET部90设置有将周围用元件分离区域（STI shallow trench isolation，浅沟道隔离）2分离了的具有矩形形状的元件形成区域1。元件形成区域1具有SDG（源极?漏极?栅极）区域3、体接触区域4、以及体偏置控制电极5。高频开关FET部90是构成高频开关IC的多指条型的FET。
在SDG区域3中，设置有栅电极11、源极区域12、漏极区域13，该栅电极11并列地配置直线状的栅极指条18（第1部分）并具有连接多个栅极指条18的连接部19（第2部分），该源极区域12被栅极指条18以及连接部19分离，该漏极区域13被栅极指条18以及连接部19分离。栅极指条18的一端部被配置成向元件分离区域（STI）2侧延伸。连接部19的两端部被配置成向元件分离区域（STI）2侧延伸。
另外，源极区域12和漏极区域13隔着栅极指条18交替配置。为了使该配置变得明确，在图中，将源极区域12记载为S（源极），将漏极区域13记载为D（漏极）。
源极区域12经由在多个接触部16中分别埋设的通路（via）而与源电极14连接。漏极区域经由在多个接触部16中分别埋设的通路而与漏电极15连接。以将元件形成区域1二分割为SDG区域3和体接触区域4的方式，在元件形成区域1的中央部设置连接部19。
体接触区域4与连接部19邻接，设置于元件形成区域1的下端部。体偏置控制电极5与连接部19并列地配置，被配置成两端部向元件分离区域（STI）2侧延伸。体接触区域4经由在多个接触部17中分别埋设的通路而与体偏置控制电极5连接。
此处，为了均匀动作，将栅极指条长设定为例如小于等于100μm。此处，将栅极指条根数设定为12根，但优选根据输入功率Pin的大小适宜设定根数。作为连接部19与体偏置控制电极5之间的间隔的引出间隔Dh（第2间隔）在任一栅极指条18中都被设定为同一间隔。
在引出电阻大于指条之间的连接电阻的情况下，提早发生邻接的FET的体电位的上升而能够抑制局部性的击穿。因此，在本实施例中，将引出间隔Dh（第2间隔）设定得大于指条间隔Df（第1间隔）。另外，为了大幅抑制局部性的击穿，优选设定为例如2倍以上。
如图2所示，高频开关FET部90是使用由硅基板21、BOX层（埋入氧化膜）22、体区域23构成的SOI基板51来形成的完全耗尽型的Nch MOSFET（metal oxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管）。
作为N+层的漏极区域13、作为P层的体区域23、作为P+层的体接触区域4的周围被在BOX层（埋入氧化膜）22上形成的元件分离区域（STI）2包围。漏极区域13是与体区域23相反的导电类型，杂质浓度被设定为高于体区域23。体接触区域4是与体区域23相同的导电类型，杂质浓度被设定为高于体区域23。
在漏极区域13上的绝缘膜25形成多个接触部16，通路26被埋设成覆盖接触部16。漏电极15经由多个通路26而与漏极区域13连接。在体区域23上，层叠形成有栅极绝缘膜24以及栅电极11的连接部19。在体接触区域4上的绝缘膜25形成多个接触部17，通路27被埋设成覆盖接触部17。体偏置控制电极5经由多个通路27而与体接触区域4连接。
如图3所示，高频开关FET部90在体区域23上分别层叠形成有栅极绝缘膜24以及栅电极11的栅极指条18、栅极绝缘膜24以及栅电极11的连接部19。
通过图1至3所示的构造，以及通过将引出间隔Dh设定为大于指条间隔Df，从而在高频开关FET部90中体电位局部性地上升了的情况下，体电位的上升通过引出区域（体接触区域4）所具有的电阻，迅速地从控制端子传播到邻接的FET。体电位的上升对周边的FET造成影响，使宽的范围的FET的阈值电压（Vth）发生变动。其结果，并非由局部性的耐压降低所致的击穿，而是能够仅抑制为在宽的范围内流入微少的电流。在宽的范围内Vth变动迅速地传播，所以局部性的温度上升被大幅抑制，能够将具有宽的栅极长（Wg）的多指条型的高频开关FET部90整体的耐压保持得较高。
如图4所示，在作为半导体装置的比较例的高频开关FET部100中，元件形成区域1具有SDG区域3、体区域23、体接触区域4、以及体偏置控制电极5。高频开关FET部100是构成高频开关IC的多指条型的FET。
SDG区域3设置有并列地配置的多个栅电极11的栅极指条18、由栅极指条18分离的源极区域12（在图中记载为S）、由栅极指条18分离的漏极区域13（在图中记载为D）。栅电极11的连接部19连接多个栅极指条18，与SDG区域3相离地设置于元件分离区域（STI）上。
体区域23与源极区域12、漏极区域13、以及栅极指条18邻接地，设置于元件形成区域1的上部。体接触区域4以与栅电极11的连接部19对置的方式，配置于体区域23的中央部。体接触区域4的宽度被设定为比栅电极11的连接部19更窄。
体偏置控制电极5经由在多个接触部17中分别埋设的通路27而与体接触区域4连接。比较例的高频开关FET部100相比于本实施方式的高频开关FET部90，接触部17的数量更少。具体而言，相对于比较例的高频开关FET部100的接触部17的数量是7，本实施方式的高频开关FET部90的接触部17的数量是25个。
如图5（a）所示，在端部侧的栅极指条18中，在体区域23上层叠形成有栅极绝缘膜24以及栅电极11的栅极指条18。在图中的左侧的体区域23中，未设置体接触区域4。
如图5（b）所示，在中央部侧的栅极指条18中，在体区域23上层叠形成有栅极绝缘膜24以及栅电极11的栅极指条18。在图中的左侧的体区域23中，设置有体接触区域4、接触部17、通路27、以及体偏置控制电极5。体偏置控制电极5经由通路27而与体接触区域4连接。
在比较例的高频开关FET部100中，关于栅极指条18与体偏置控制电极5之间的间隔，根据栅极指条18的位置而被设定为不同的间隔，未针对多个栅极指条18等距离地配置体接触区域4。另外，关于引出间隔，在中央部侧未被设定为大于指条间隔，在端部侧被设定为大于指条间隔。因此，关于局部性地发生的击穿，通过局部性的温度上升、以及温度上升所致的Vth的降低，最终导致伴随大电流的击穿。
接下来，参照附图，说明高频开关IC的高次谐波失真（harmonicdistortion）。图6是示出输入功率（Pin）与2次的高次谐波失真（2ndHarmonics）的关系的图。图7是示出输入功率（Pin）与3次的高次谐波失真（3rd Harmonics）的关系的图。图6以及图7中的实线（a）是本实施方式的特性、虚线（b）是比较例的特性。
此处，电源电压（Vdd）被设定为3V、输入频率（fin）被设定为1.9GHz、高频开关IC的总栅极长（Wg）被设定为4mm、本实施方式中的引出间隔Dh/指条间隔Df被设定为2.5。
如图6所示，在比较例（虚线（b））中Pin增加，如果达到大于等于34dBm，则2次的高次谐波失真急剧增大。相对于此，在本实施方式（实线（a））中，2次的高次谐波失真不增加直至Pin为36dBm，如果大于36dBm，则2次的高次谐波失真增大。即，在本实施方式中，能够相比比较例而大幅抑制2次的高次谐波失真。具体而言，在Pin是36dBm的情况下，相比于比较例能够将2次的高次谐波失真抑制30dBc。另外，关于2次的高次谐波失真，导通FET的导通电阻的非线性分量被认为是主要要因。
如图7所示，在比较例（虚线（b））中，Pin增加，如果达到大于等于32dBm，则3次的高次谐波失真急剧增大。相对于此，在本实施方式（实线（a））中，3次的高次谐波失真的增加被抑制直至Pin为34dBm，如果大于34dBm，则3次的高次谐波失真增大。即，在本实施方式中，相比于比较例，能够大幅抑制3次的高次谐波失真。具体而言，在Pin是34dBm的情况下，相比于比较例能够将3次的高次谐波失真抑制12dBc，在Pin是36dBm的情况下，相比于比较例能够将3次的高次谐波失真抑制25dBc。另外，关于3次的高次谐波失真，截止FET的截止电容的非线性分量被认为是主要要因。
如上所述，本实施方式的高频开关FET部90是多指条型的FET，设置有将周围用元件分离区域（STI）2分离的元件形成区域1。元件形成区域1具有SDG区域3、体接触区域4、以及体偏置控制电极5。以将SDG区域3和体接触区域4二分割的方式，在元件形成区域1的中央部设置连接部19。连接部19连接并列地配置的多个栅极指条18。相对连接部19并列地配置与体接触区域4连接的体偏置控制电极5。作为连接部19与体偏置控制电极5之间的间隔的引出间隔Dh被设定为大于指条间隔Df。
因此，邻接的FET的体电位的上升相比以往更早地发生而能够抑制局部性的击穿，能够抑制局部性的温度上升。因此，能够将高频开关FET部90整体的耐压保持得较高。另外，能够大幅抑制高次谐波失真。
另外，在本实施方式的高频开关FET部90中，将连接部19设置于栅极指条18的一端部，但不限于此。例如，也可以如图8所示的第1变形例的高频开关FET部90a那样，将连接部设置于栅极指条18的一端部以及另一端部。具体而言，元件形成区域1a具有SDG区域3、体接触区域4、体接触区域4a、体偏置控制电极5、以及体偏置控制电极5a。
SDG区域3设置有由并列地配置的多个栅极指条18和连接栅极指条18的连接部19以及19a构成的栅电极11、由栅极指条18和连接部19以及19a分离的源极区域12、及由栅极指条18和连接部19以及19a分离的漏极区域13。连接部19设置于栅极指条18的一端，连接部19a设置于栅极指条18的另一端。相对连接部19a并列地配置与体接触区域4a连接的体偏置控制电极5a。作为连接部19a与体偏置控制电极5a之间的间隔的引出间隔Dh被设定为大于指条间隔Df。
第1变形例的高频开关FET部90a设置有体偏置控制电极5以及体偏置控制电极5a，所以相比于本实施方式的高频开关FET部90，能够抑制局部性的温度上升。
（第2实施方式）
接下来，参照附图，说明第2实施方式的半导体装置。图9是示出半导体装置的概略俯视图。图10是沿着图9的F-F线的剖面图。在本实施方式中，将体接触区域设为与体区域不同的导电类型，体区域和体接触区域构成PN二极管。
以下，对与第1实施方式相同的构成部分，附加同一符号而省略其部分的说明，仅说明不同的部分。
如图9所示，作为半导体装置的高频开关FET部91设置有将周围用元件分离区域（STI）2分离的具有矩形形状的元件形成区域1b。元件形成区域1b具有SDG区域3、体接触区域31、以及体偏置控制电极5。高频开关FET部91是构成高频开关IC的多指条型的FET。
体偏置控制电极5经由在多个接触部17中分别埋设的通路而与体接触区域31连接。作为连接部19与体偏置控制电极5之间的间隔的引出间隔Dh被设定为大于指条间隔Df。
如图10所示，高频开关FET部91在体区域23上分别层叠形成有栅极绝缘膜24以及栅电极11的栅极指条18、栅极绝缘膜24以及栅电极11的连接部19。在图中的右端部，在与体区域23相接的体接触区域31上，设置了体偏置控制电极5。体偏置控制电极5经由在接触部17中埋设的通路27而与体接触区域31连接。
体接触区域31具有与体区域23相反的导电类型，其杂质浓度被设定为高于体区域23。此处，体区域23是P层，体接触区域31是N+层，体区域23和体接触区域31构成PN+二极管。
通过将体接触区域31设为与源极区域12以及漏极区域13相同的N+层，无需形成第1实施方式中的体接触区域4（P+层），相比第1实施方式能够削减工序数。
如果将体区域23和体接触区域31设为PN+二极管结构，则为了控制体电位，需要施加比第1实施方式低了导通电压量的电压。因此，优选对体偏置控制电极5也施加对栅电极11施加的电压。
如果对栅电极11和体偏置控制电极5施加相同的电压（即，使栅电极11和体偏置控制电极5电连接），则体偏置控制电极5被偏置为正电压，所以PN+二极管成为逆偏置。
如上所述，本实施方式的高频开关FET部91设置有将周围用元件分离区域（STI）2分离的元件形成区域1b。元件形成区域1b具有SDG区域3、体接触区域31、以及体偏置控制电极5。体区域23和体接触区域31构成PN+二极管。栅电极11和体偏置控制电极5被电连接。
因此，体偏置控制电极5被偏置为正电压，所以PN+二极管成为逆偏置，能够自动地避免对外部电路的影响，作为结果，作为高频开关IC，能够相比第1实施方式简化电路结构。另外，无需形成P+层，能够削减工序数。
（第3实施方式）
接下来，参照附图，说明第3实施方式的半导体装置。图11是示出半导体装置的概略俯视图。图12是沿着图11的G-G线的剖面图。在本实施方式中，体接触区域被体区域二分割。
以下，对与第1实施方式相同的构成部分，附加同一符号而省略其部分的说明，仅说明不同的部分。
如图11所示，作为半导体装置的高频开关FET部92设置有将周围用元件分离区域（STI）2分离的具有矩形形状的元件形成区域1c。元件形成区域1c具有SDG区域3、体接触区域32a、体接触区域32b、体区域23、以及体偏置控制电极5。高频开关FET部92是构成高频开关IC的多指条型的FET。
体区域23将体接触区域二分割为体接触区域32a（第1体接触区域）和体接触区域32b（第2体接触区域）。相对栅电极11的连接部19，并列地配置体接触区域32a、体区域23、以及体接触区域32b。
体接触区域32a的一个长端侧与栅电极11的连接部19邻接，另一个长端侧与体区域23相接，配置于元件形成区域1c的上端部。体接触区域32b的一个长端侧与体区域23相接，另一个长端侧与元件分离区域（STI）2相接，配置于元件形成区域1c的下端部。
体偏置控制电极5设置于体接触区域32b上。体偏置控制电极5经由在多个接触部17中分别埋设的通路27而与体接触区域32b连接。
如图12所示，高频开关FET部92在体区域23上分别层叠形成有栅极绝缘膜24以及栅电极11的栅极指条18、栅极绝缘膜24以及栅电极11的连接部19。在图中的右端部，在BOX层（埋入氧化膜）22上，设置与栅极正下的体区域23相接的体接触区域32a。在BOX层（埋入氧化膜）22上，设置体接触区域32b。
在体接触区域32a与体接触区域32b之间设置体区域23。体接触区域32a和体接触区域32b是与体区域23相同的导电类型，其杂质浓度被设定为高于体区域23。体偏置控制电极5经由通路27而与体接触区域32b连接。
在本实施方式中，在体接触区域32a与体接触区域32b之间设置杂质浓度低的体区域23。因此，能够比第1实施方式更迅速地将体电位传播到邻接的FET。
如上所述，本实施方式的高频开关FET部92设置有将周围用元件分离区域（STI）2分离的元件形成区域1c。元件形成区域1c具有SDG区域3、体接触区域32a、体接触区域32b、体区域23、以及体偏置控制电极5。在体接触区域32a与体接触区域32b之间设置杂质浓度低的体区域23。
因此，不仅是邻接FET，而且还能够使电荷迅速地移动到很多的FET，能够进一步抑制高频开关FET部92的电压上升，能够将高频开关FET部92整体的耐压保持得较高。另外，能够使引出间隔Dh相比第1实施方式缩短。
另外，在本实施方式中，设置了由P+层构成的体接触区域32a以及体接触区域32b，但不限于此。例如，也可以如图13所示的第2变形例的高频开关FET部92b那样，设置由N层34进行二分割的由N+层构成的体接触区域33a以及体接触区域33b。
另外，也可以将由体接触区域32a、体区域23、以及体接触区域32b构成的部分整体设为P+层，对连接部19侧的体接触区域以及体偏置控制电极5侧的体接触区域的表面进行硅化物化而设为低电阻。
（第4实施方式）
接下来，参照附图，说明第4实施方式的半导体装置。图14是示出半导体装置的概略俯视图。图15是沿着图14的H-H线的剖面图。在本实施方式中，体接触区域被体区域二分割，在体区域上层叠形成有栅极绝缘膜以及引出电阻控制电极。
以下，对与第3实施方式相同的构成部分，附加同一符号而省略其部分的说明，仅说明不同的部分。
如图14所示，作为半导体装置的高频开关FET部93设置有将周围用元件分离区域（STI）2分离的具有矩形形状的元件形成区域1d。元件形成区域1d具有SDG区域3、体接触区域32a、体接触区域32b、引出电阻控制电极41（第1控制电极）、以及体偏置控制电极5。高频开关FET部93是构成高频开关IC的多指条型的FET。引出电阻控制电极41（第1控制电极）将体接触区域二分割为体接触区域32a和体接触区域32b。
如图15所示，高频开关FET部93在体区域23上分别层叠形成有栅极绝缘膜24以及栅电极11的栅极指条18、栅极绝缘膜24以及栅电极11的连接部19。在图中的右端部，在BOX层（埋入氧化膜）22上，设置与栅极正下的体区域23相接的体接触区域32a。在BOX层（埋入氧化膜）22上，设置体接触区域32b。在体接触区域32a与体接触区域32b之间的体区域23上，层叠形成有栅极绝缘膜24以及引出电阻控制电极41。
在本实施方式中，也可以将引出电阻控制电极41固定为接地电位，但也可以供给栅极电压。在该情况下，体接触区域32a、体区域23、体接触区域32b、栅极绝缘膜24、以及引出电阻控制电极41成为常开型Pch MOSFET构造。
另外，以在元件形成区域1的两端部延伸的方式，与连接部19并列地形成体偏置控制电极5，但不限于此。例如，也可以如图16所示的第3变形例的高频开关FET部93a那样，比第3实施方式的体偏置控制电极5缩小地配置形成体偏置控制电极5b。具体而言，与引出电阻控制电极41并列地，在元件形成区域1e的左端部，配置体偏置控制电极5b。通过缩小体偏置控制电极，能够使高频开关IC小型化。
如上所述，本实施方式的高频开关FET部93设置有将周围用元件分离区域（STI）2分离的元件形成区域1d。元件形成区域1d具有SDG区域3、体接触区域32a、体接触区域32b、引出电阻控制电极41、以及体偏置控制电极5。体接触区域32a、体区域23、体接触区域32b、栅极绝缘膜24、以及引出电阻控制电极41成为常开型PchMOSFET构造。
因此，在施加了截止时的负电压的情况下，该常开型PchMOSFET的导通电阻增加，在施加了导通时的正电压的情况下，该常开型Pch MOSFET成为截止状态。因此，产生不需要导通时的体偏置控制的切换这样的优点。
另外，能够抑制在导通时RF信号向体偏置控制电路侧泄漏，所以能够谋求改善导通时的特性。
另外，也可以如图17的第4变形例的高频开关FET部93b那样，将体区域23（P层）变更为N层34。在该情况下，另外需要对控制引出电阻的FET（在图中为由栅极绝缘膜24、引出电阻控制电极41、体接触区域32a、N层34、以及体接触区域32b构成的常关型PchMOSFET）的导通电阻进行控制的电压发生电路，但能够将控制体偏置控制电极5的控制电路从FET切断。
因此，相比以往，能够抑制高频信号向控制电路侧的泄漏、失真源。
另外，也可以在第2变形例的N层34上层叠形成栅极绝缘膜24以及引出电阻控制电极41。在该情况下，需要对引出电阻控制电极41施加与栅电极11相反的特性的电压，但在高频开关IC中导通/截止用的电压都有准备，所以无需增设新的电路。
虽然说明了本发明的几个实施方式，但这些实施方式仅作为例示而提出，并未意在限定发明的范围。这些新的实施方式能够通过其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式、其变形包含于发明的范围、要旨内，并且包含于权利要求书记载的发明和其均等的范围内。

Claims (9)

1.一种半导体装置，其特征在于，具备：
栅电极，由以第1间隔并列配置的多个第1部分、和连接所述多个第1部分的第2部分构成，隔着栅极绝缘膜地设置；
源极区域以及漏极区域，设置于所述多个第1部分之间；
体接触区域，相对所述第2部分配置于与所述源极区域以及漏极区域相反的一侧；以及
体偏置控制电极，与所述第2部分并列，且设置于所述体接触区域上，与所述第2部分之间的第2间隔大于所述第1间隔，与所述体接触区域连接。
2.根据权利要求1所述的半导体装置，其特征在于，
在由硅基板、埋入氧化膜、以及体区域构成的SOI基板的所述体区域形成有元件形成区域。
3.根据权利要求2所述的半导体装置，其特征在于，
所述体接触区域是与所述体区域相同的导电类型，所述体接触区域的杂质浓度高于所述体区域。
4.根据权利要求2所述的半导体装置，其特征在于，
所述体接触区域是与所述体区域相反的导电类型，所述体接触区域的杂质浓度高于所述体区域，所述体接触区域与所述体区域一起形成PN二极管。
5.根据权利要求3所述的半导体装置，其特征在于，
所述体接触区域通过所述体区域分离为第1体接触区域以及第2体接触区域，所述第1体接触区域与所述第2部分邻接，在与所述第2部分并列并相离的所述第2体接触区域上设置所述体偏置控制电极。
6.根据权利要求5所述的半导体装置，其特征在于，
在第1体接触区域以及第2体接触区域之间的所述体区域上隔着所述栅极绝缘膜设置第1控制电极。
7.根据权利要求4所述的半导体装置，其特征在于，
所述体接触区域是与所述体区域相反的导电类型，并通过杂质浓度比所述体接触区域低并且导电类型与所述体接触区域相同的半导体层，分离为第1体接触区域以及第2体接触区域，所述第1体接触区域与所述第2部分邻接，在与所述第2部分并列并相离的所述第2体接触区域上设置所述体偏置控制电极。
8.根据权利要求1至7中的任意一项所述的半导体装置，其特征在于，
所述第2间隔比所述第1间隔大2倍以上。
9.根据权利要求1至7中的任意一项所述的半导体装置，其特征在于，
所述半导体装置被应用于高频半导体开关。
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