CN204651326U - 高压半导体器件 - Google Patents

Abstract

本实用新型提供了一种高压半导体器件，该器件包括：第一掺杂类型的半导体衬底；第二掺杂类型的外延层，位于半导体衬底上；第二掺杂类型的高压阱，位于外延层内；第一掺杂类型的降场层，位于外延层的表面和/或外延层的内部，降场层的至少一部分位于高压阱内；第一掺杂类型的第一阱，与高压阱并列地位于外延层内；第二掺杂类型的源极欧姆接触区，位于第一阱内；漏极欧姆接触区，位于高压阱内；靠近源极欧姆接触区的栅极，至少覆盖源极欧姆接触区与高压阱之间的外延层。本实用新型能够有效降低工艺制造难度，提高器件参数特性，而且有利于提高器件的可靠性。

Description

高压半导体器件

技术领域

本实用新型涉及半导体器件，尤其涉及一种高压半导体器件。

背景技术

高压BCD(Bipolar-CMOS-DMOS)技术一般是指器件耐压在100V以上的BCD技术，目前广泛应用在AC-DC电源、LED驱动等领域。通常，要求功率器件的耐压达到500V到800V不等。

LDMOS(lateral double diffusion MOS)晶体管器件是一种横向高压器件，在AC交流应用中一般作为后面模块的驱动器件。通常，LDMOS晶体管器件的所有电极都在器件表面，便于和低压电路部分集成设计。在目前的应用中，如LED和AC-DC产品中，LDMOS晶体管的面积可能会占到芯片总面积的一半以上。所以设计参数优秀(例如耐压高，导通电阻小)、可靠性高的LDMOS晶体管成为高压BCD技术中的关键器件。

参考图1A，现有技术中，高压器件的高压阱的实现方式主要包括：在P型掺杂的半导体衬底或者外延层1上通过离子注入形成N型掺杂的高压阱4，然后用高温推结的方法形成10μm左右的结深。为了减小器件的导通电阻，一般还需要在高压阱4内形成P型掺杂的降场层7。但是，这种传统结构具有以下缺点：注入形成深的高压阱4后，为了要形成10μm以上的结深，通常需要1200度以上且持续超过30-40个小时的高温推结，这对工艺设备要求很高而且工艺效率低。

参考图1B，现有技术中，高压器件版图上的源指头尖部分一般采用马蹄形缓冲层结构，但是这种结构一方面浪费器件面积，另一方面不能导电，使得器件沟道得不到充分利用。这种单纯的双阱渐变(double-resurf)结构，即只有高压阱4和降场层7的结构，其工艺窗口小，对工艺控制的要求高，而且器件表面电场大，会影响器件的可靠性。

实用新型内容

本实用新型要解决的技术问题是提供一种高压半导体器件，能够有效降低工艺制造难度，提高器件参数特性，而且有利于提高器件的可靠性。

为解决上述技术问题，本实用新型提供了一种高压半导体器件，包括：

第一掺杂类型的半导体衬底；

第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂类型相反；

第二掺杂类型的高压阱，位于所述外延层内；

第一掺杂类型的降场层，位于所述外延层的表面和/或所述外延层的内部，所述降场层的至少一部分位于所述高压阱内；

第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内；

第二掺杂类型的源极欧姆接触区，位于所述第一阱内；

漏极欧姆接触区，位于所述高压阱内；

靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之间的外延层。

根据本实用新型的一个实施例，所述器件还包括：第一掺杂类型的埋层，位于所述半导体衬底内，所述外延层覆盖所述埋层。

根据本实用新型的一个实施例，所述埋层为非线性变掺杂结构，每一埋层为单一的掺杂区域。

根据本实用新型的一个实施例，所述埋层为线性变掺杂结构，每一埋层包括相互分隔的多个掺杂区域。

根据本实用新型的一个实施例，所述器件还包括：

场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层；

靠近所述漏极欧姆接触区的栅极，覆盖所述场氧化层的一部分。

根据本实用新型的一个实施例，所述器件还包括：

第一掺杂类型的隔离环，与所述高压阱并列地位于所述外延层内；

地电位接触区，位于所述隔离环内。

根据本实用新型的一个实施例，所述器件还包括：体接触区，与所述源极欧姆接触区并列地位于所述第一阱内。

根据本实用新型的一个实施例，所述高压半导体器件的版图包括直边部分以及与所述直边部分相连的源指头尖部分，所述直边部分沿直线排布，所述源指头尖部分弯曲排布，其中，相对于所述直边部分，所述源指头尖部分内的高压阱与所述源极欧姆接触区之间的间距增大，所述降场层与所述源极欧姆接触区和漏极欧姆接触区之间的间距不变。

根据本实用新型的一个实施例，所述漏极欧姆接触区具有第二掺杂类型，所述高压半导体器件为LDMOS晶体管。

根据本实用新型的一个实施例，所述漏极欧姆接触区具有第一掺杂类型，所述高压半导体器件为LIGBT晶体管。

与现有技术相比，本实用新型具有以下优点：

本实用新型实施例的高压半导体器件中，半导体衬底、外延层、外延层内的高压阱以及高压阱内的降场层形成一种新型的双阱渐变(Double-Resurf)结构，对于晶体管而言具有如下好处：

(1)缓解了常规双阱渐变晶体管(如LDMOS晶体管)的电荷敏感性问题，有利于增加工艺窗口，因为传统工艺的Double-Resurf晶体管受制于N型电荷和P型电荷匹配的要求限制，器件的性能参数对电荷的不平衡效应很敏感，从而增加了工艺控制的难度；而本实用新型上述双阱渐变结构在Double-Resurf结构的基础上引入了外延层/高压阱形成的线变杂质分布结构，优化器件表面场分布，缓解电荷的敏感性；

(2)掺杂类型相反的高压阱和外延层相结合形成的结构，可以减小单纯外延工艺(即漂移区全部用外延电荷来实现控制)的控制难度，同时也减小了高压阱的推阱工艺的工艺时间和难度；

(3)埋层的引入可以减小薄外延工艺电场向源端集中的效应，从而减小因为鸟嘴部分电场过大带来的越出问题(walk-out)等可靠性问题。

另外，本实用新型实施例的高压半导体器件中，在版图的源指头尖部分形成“双层终端器件结构”，即相对于直边部分，源指头尖部分中高压阱与源极欧姆接触区之间的间距增大；而降场层与源极欧姆接触区和漏极欧姆接触区之间的间距不变，使得漂移区拉长的同时高压阱相对于漏极欧姆接触区的位置不变；而降场层与源极欧姆接触区和漏极欧姆接触区之间的间距不变，使得降场层相对于源极欧姆接触区的位置不变，进而使得埋层在漂移区拉长的同时向外延伸，延伸至漂移区的场氧化层下面。这样的“双层终端器件结构”可以缓解源指头尖的曲率效应，解决外延工艺中源指头尖的倒角耐压问题，而且无需增加过多的工艺复杂性和器件版图面积。

附图说明

图1A是现有技术中一种双阱渐变结构的LDMOS晶体管的直边部分的剖面结构示意图；

图1B是现有技术中一种双阱渐变结构的LDMOS晶体管的源指头尖部分的剖面结构示意图；

图2是根据本实用新型第一实施例的高压半导体器件的版图示意图；

图3是根据本实用新型第一实施例的高压半导体器件的直边部分的剖面结构示意图；

图4是根据本实用新型第一实施例的高压半导体器件的源指头尖部分的剖面结构示意图；

图5A是根据本实用新型第二实施例的一种埋层注入过程的示意图；

图5B是根据图5A所示埋层注入过程形成的器件剖面结构示意图；

图6A是根据本实用新型第二实施例的另一种埋层注入过程的示意图；

图6B是根据图6A所示埋层注入过程形成的器件剖面结构示意图；

图7A是图6A所示埋层注入过程中采用的一种掩膜板的结构示意图；

图7B是图6A所示埋层注入过程中采用的另一种掩膜板的结构示意图；

图8是根据本实用新型第三实施例的高压半导体器件的直边部分的剖面结构示意图；

图9A是根据本实用新型第四实施例的一种高压半导体器件的直边部分的剖面结构示意图；

图9B是根据本实用新型第四实施例的另一种高压半导体器件的直边部分的剖面结构示意图；

图10是根据本实用新型第五实施例的高压半导体器件的直边部分的剖面结构示意图；

图11是根据本实用新型第六实施例的高压半导体器件的直边部分的剖面结构示意图；

图12是根据本实用新型第七实施例的高压半导体器件的制造方法的流程示意图；

图13A至图13J是根据本实用新型第七实施例的高压半导体器件的制造方法中各个步骤对应的直边部分的器件剖面结构示意图。

具体实施方式

下面结合具体实施例和附图对本实用新型作进一步说明，但不应以此限制本实用新型的保护范围。

第一实施例

参考图2，图2示出了根据第一实施例的半导体器件的完整版图，本实施例的器件版图为叉指状版图，以获得足够的电流能力。该版图主要包括直边部分101、源指头尖部分102、漏指头尖部分103以及其他部分。在版图的不同区域，器件的剖面结构不完全相同。其中，直边部分101沿直线排布，是器件工作主要的导电部分；漏指头尖部分103和源指头尖部分102可以统称为倒角部分，二者弯曲排布，以及其排布延伸方向不是沿单一的直线方向，而是具有弧形或拐角区域，倒角部分的主要作用是提供完整器件版图的过渡，保证器件的有效耐压。

参考图3，图3为图2中直边部分100沿AA′剖开得到的剖面示意图。如图3所示，直边部分的半导体器件包括：P型掺杂的半导体衬底1；P型掺杂的埋层2，位于P型掺杂的半导体衬底1上；N型掺杂的外延层3，位于P型掺杂的埋层2和半导体衬底1上；N型掺杂的高压阱4和P型掺杂的隔离环5，并列地位于N型掺杂的外延层3内；P型掺杂的降场层7，位于外延层3的表面，降场层7的至少一部分位于高压阱4内；P型掺杂的第一阱8A，与高压阱4并列地位于N型掺杂的外延层3内；场氧化层9，位于外延层3的表面上，场氧化层9的一部分至少覆盖高压阱4的边界和漏极欧姆接触区11C之间的外延层3，场氧化层9的另一部分至少覆盖隔离环5和第一阱8A之间的外延层3；栅极10A，其中，靠近源极欧姆接触区11A的栅极10A至少覆盖源极欧姆接触区11A与高压阱4之间的外延层3，靠近漏极欧姆接触区11C的栅极10A覆盖场氧化层9的一部分，栅极10A的材料例如可以是多晶硅，其中，靠近源极欧姆接触区11A的栅极10A构成器件的栅电极，而场氧化层9上的栅极10A构成器件的场板；位于外延层3表面的源极欧姆接触区11A、体接触区11B，源极欧姆接触区11A和体接触区11B位于第一阱8A内，更具体而言，位于第一阱8A的表面部分，源极欧姆接触区11A例如具有N型掺杂；漏极欧姆接触区11C，位于高压阱4内，更具体而言，位于高压阱4的表面部分，漏极欧姆接触区11C例如具有N型掺杂；地电位接触区11D，位于隔离环5内，更具体而言，位于隔离环5的表面部分；互连线12，位于器件表面，互连线用于电连接，例如用于连接场氧化层9上用作场板的栅极10A，互连线12的材料例如是铝。

其中，源漏极欧姆接触区11C、靠近源漏极欧姆接触区11C的阱8A以及靠近源漏极欧姆接触区11C的栅极10A共同构成器件的漏极部分；源极欧姆接触区11A、体接触区11B、第一阱8A以及靠近第一阱8A的栅极10A(覆盖源极欧姆接触区11A的一部分)共同构成器件的源极部分。另外，P型掺杂的降场层7可以浮空或者通过互连线12连接至地电位接触区11D。

进一步而言，埋层2、外延层3、高压阱4和降场层7形成一种新型的双阱渐变(Double-Resurf)结构：P型掺杂的半导体衬底1；位于半导体衬底1上的P型掺杂的埋层2；埋层2上的N型掺杂的外延层3；外延层3内的N型掺杂的高压阱4；高压阱4内的P型掺杂的降场层7。外延层3/高压阱4组成N型线变杂质分布结构，外延层3/高压阱4/降场层7形成新型的“双阱渐变(Double-Resurf)结构”。

上述新型的“双阱渐变(Double-Resurf)结构”至少可以带来如下好处：

(1)缓解了常规双阱渐变晶体管(如LDMOS晶体管)的电荷敏感性问题，有利于增加工艺窗口，因为传统工艺的Double-Resurf晶体管受制于N型电荷和P型电荷匹配的要求限制，器件的性能参数对电荷的不平衡效应很敏感，从而增加了工艺控制的难度；而本实用新型上述双阱渐变结构在Double-Resurf结构的基础上引入了外延层/高压阱形成的线变杂质分布结构，优化器件表面场分布，缓解电荷的敏感性；

(2)掺杂类型相反的高压阱和外延层相结合形成的结构，可以减小单纯外延工艺(即漂移区全部用外延电荷来实现控制)的控制难度，同时也减小了高压阱的推阱工艺的工艺时间和难度；

(3)埋层的引入可以减小薄外延工艺电场向源端集中的效应，从而减小因为鸟嘴部分电场过大带来的越出问题(walk-out)等可靠性问题。

因此，采用上述结构，不仅提高了器件的特性参数，而且减小了工艺控制难度，提高了器件可靠性。

参考图2和图4，图4为本实施例的高压LDMOS器件结构中源指头尖部分101的剖面示意图，图2源指头尖部分101沿CC′切开即得到图4所示的剖面图。指头尖部分的结构包含的层次和图3所示直边部分基本一致，但是在版图尺寸略有不同。具体而言，即相对于版图直边部分，在漂移区拉长的同时，高压阱4相对于漏极欧姆接触区11C的位置不变，降场层7相对于源极欧姆接触区11A和漏极欧姆接触区11C的位置也不变，也即降场层7也被拉长，而P型掺杂的埋层2在漂移区拉长的同时向图4中的右侧伸长，即伸到漂移区的场氧化层9下面。

其中，埋层2、高压阱4和降场层7形成了“双层终端LDMOS结构”。其中，高压阱4的位置相对于漏极欧姆接触区11C不变，也即随着漂移区拉长的同时，高压阱4逐渐远离源极欧姆接触区11A，这样可以有效减少源指头尖部分的有效N型掺杂，从而减小源指头尖因为曲率效应带来的耐压降低等问题。进一步而言，降场层7的位置相对于源极欧姆接触区11A和漏极欧姆接触区11C也不变，即降场层7也随之拉长。另外，P型掺杂的埋层2在漂移区拉长的同时向右伸长，即伸到漂移区的场氧化层9下面，这样可以在源指头尖部分形成两个P型掺杂区域构成的双层P掺杂结构，从而可以有效的防止曲率效应导致的源端电场过大，导致器件在这个部分提前击穿，从而影响产品的整体耐压特性的问题。上述双层P掺杂结构和远离源端的高压阱6结构共同构成“双层终端LDMOS结构”，可以有效的解决源指头尖终端的耐压问题。

而传统技术中的源指头尖部分的实现方案如图1B所示，源指头尖部分为了充分耐压，其高压阱4会收缩到场氧化层下面，从而导电沟道被截断，导致源指头尖部分不能被利用导电，从而浪费了器件的面积，带来导通效率低等问题。相对于传统技术的处理方案，本实用新型提出的“双层终端LDMOS结构”倒角技术，在不增加工艺复杂性和器件版图面积的同时，可以解决倒角耐压的问题，且可以充分利用此部分实现导电，导通效率更高。

第二实施例

在第二实施例中，将对埋层的形成过程进行详细说明。

参考图5A和图5B，其示出了一种非线性变掺杂结构的埋层2的形成过程。如图5A所示，以掩膜板20为掩膜进行离子注入，其中掩膜板20可以是图形化后的光刻胶或者其他适当的掩膜材料。离子注入后，可以通过高温推结实现埋层2边缘部分的横扩，以得到非线性渐变掺杂结构的埋层2。图5B所示为离子注入且完成退火之后的埋层2的形貌图，其中埋层2为单一的掺杂区域。

参考图6A和图6B，其示出了一种采用线性变掺杂结构的埋层2的形成过程。图6A所示，以掩膜板20为掩膜进行离子注入，其中掩膜板20可以是图形化后的光刻胶或者其他适当的掩膜材料。掩模板20可以采用具有线条状图形的掩膜板，如图7A所示。或者，掩模板20也可以采用具有点状或孔状图形的掩模板，如图7B所示。掩模板30可以是宽度W渐变或者是间距D线变，或者是宽度W和间距D二者都变。最后的形貌可以是锥形也可以是糖葫芦型，如图6B所示为注入完退火之后的糖葫芦型形貌图，包括多个相互分分隔的掺杂区域。

如上描述的非线性变掺杂结构和线性变掺杂结构的埋层在工艺步骤上并没有区域，主要在版图和使用的掩膜版上有细微的差别。线性变掺杂结构的埋层可以进一步优化源指头尖部分的电场线，从而优化倒角耐压。

第三实施例

参考图8，图8示出了第三实施例的高压半导体器件的直边部分的剖面结构示意图。图2中的直边部分101沿AA′切开可以得到图8所示的剖面图。图8所示结构和图3所示结构基本相同，不同之处在于P型掺杂的埋层2采用线性变掺杂结构，包括多个相互分隔的掺杂区域。这样的好处是：在不增加工艺复杂度的情况下，仅是在版图上做细微变化，使得埋层2形成线性变掺杂结构，从而优化源端的电场分布，提高器件的可靠性，且和源指头尖部分的线性变掺杂处理相互匹配。

第四实施例

参考图9A，图9A示出了第四实施例的一种高压半导体器件的直边部分的剖面结构示意图。图2直边部分101沿AA′切开得到图9A所示的剖面图，所示结构和图3中的结构基本相同，不同之处在于，降场层7并不在外延层3的表面，而是在外延层的内部，更具体而言，在高压阱4内部，从而形成三阱渐变(Triple-Resurf)结构。

图9A所示结构可以进一步扩展成多阱渐变(Multi-Resurf)等结构，如图9B所示，降场层7同时位于外延层3的表面和高压阱4的内部。其中，高压阱4内部的降场层7可以采用高能离子注入工艺实现，或者也可以采用分步外延工艺实现。

采用本实施例的方案，可以将先前所述新型的“双阱渐变Double-Resurf”结构以及“双层终端LDMOS结构”应用在Triple-Resurf结构以及Multi-Resurf等结构上，从而在保留技术特征所带来的优点之前，进一步减小器件的导通电阻等参数特征。

第五实施例

参考图10，图10示出了第五实施例的高压半导体器件的直边部分的剖面结构示意图。图2直边部分101沿AA′切开得到图10所示的剖面图，所示结构和图3中的结构基本相同，不同之处在于，漏极欧姆接触区11C的掺杂类型和图3所示相反，也即具有P型掺杂，从而构成LIGBT晶体管。

第六实施例

参考图11，图11示出了第六实施例的高压半导体器件的直边部分的剖面结构示意图。图2直边部分101沿AA′切开得到图11所示的剖面图，所示结构和图3中的结构基本相同，不同之处在于，器件结构中所有的层次的掺杂类型和第一实施例相反，从而构成P型的LDMOS晶体管。

第七实施例

参考图12，根据本实用新型第七实施例的高压半导体器件的制造方法包括：

步骤S11，提供第一掺杂类型的半导体衬底；

步骤S12，在所述半导体衬底上形成第二掺杂类型的外延层，所述第二掺杂类型与第一掺杂类型相反；

步骤S13，在所述外延层内形成第二掺杂类型的高压阱；

步骤S14，在所述外延层的表面和/或所述外延层的内部形成第一掺杂类型的降场层，所述降场层的至少一部分位于所述高压阱内；

步骤S15，在所述外延层内形成与所述高压阱并列的第一阱，所述第一阱具有第一掺杂类型；

步骤S16，在所述第一阱内形成源极欧姆接触区，在所述高压阱内形成漏极欧姆接触区；

步骤S17，形成靠近所述源极欧姆接触区的栅极，靠近所述源极欧姆接触区的栅极至少覆盖所述源极欧姆接触区与所述高压阱之间的外延层。

下面结合图13A至图13J对上述制造方法进行详细说明。需要说明的是，下面描述的制造方法针对的是第一实施例中的直边部分也即图3所示的器件结构，对于其他部分以及其他实施例的器件结构，只需要根据器件结构的不同对相应的步骤略作调整即可。

参考图13A，提供半导体衬底1。该半导体衬底1例如可以是P型掺杂的硅衬底。

参考图13B，在半导体衬底1内形成P型掺杂的埋层2。具体而言，可以使用光刻工艺定义出埋层2的图形；然后通过离子注入的方式形成埋层2。在离子注入之后，还可以进行退火推结。

参考图13C，形成N型掺杂的外延层3，该外延层3覆盖半导体衬底1和埋层2。作为一个非限制性的例子，外延层3的厚度例如可以是5μm至15μm。

参考图13D，在外延层3内形成N型掺杂的高压阱4、P型掺杂的隔离环5。高压阱4和隔离环5的制造方法例如可以包括光刻、离子注入、退火推结等常规步骤。其中，隔离环5和埋层2可以形成对通隔离。

参考图13E，在外延层3的表面形成P型掺杂的降场层7。降场层7的制造方法例如可以包括光刻、离子注入、退火推结等常规步骤。

参考图13F，在外延层3内形成P型掺杂的第一阱8A。第一阱8A的制造方法例如可以包括光刻、离子注入、退火推结等常规步骤。

参考图13G，在外延层3的表面上形成场氧化层9。场氧化层9的形成过程可以包括：开有源区窗口、进行场截止注入以及进行场氧化。

参考图13H，在外延层3和场氧化层9上的适当位置形成栅极10A。栅极10A的形成方法可以包括：生长栅极氧化层，例如通过热氧化法生长厚度为至的栅极氧化层；采用化学气相沉积(CVD)或其他适当方法形成非掺杂的多晶硅；对多晶硅进行栅极高浓度离子注入；对多晶硅进行刻蚀，形成栅极10A。此外，在形成栅极10A之前，还可以进行阈值调节注入。

参考图13I，在第一阱8A内形成源极欧姆接触区11A和体接触区11B，在隔离环5内形成地电位接触区11D。上述各个接触区的形成方法可以包括光刻、离子注入、退火等。

参考图13J，形成覆盖整个高压半导体器件的介质层，该介质层的材料例如是BPSG或其他适当的绝缘材料。之后，在介质层的适当位置形成欧姆接触孔，并沉积导电材料(例如铝)，从而形成互连线12。

之后，还可以形成覆盖介质层和互连线12的钝化层，并在钝化层中开压点窗口，直至形成完整的高压半导体器件。

需要说明的是，通过对工艺步骤的适当调节，还可以形成其他实施例中的高压半导体器件。例如，在上述实施例的基础上，将全部掺杂区的掺杂类型取反，就可以形成P型的LDMOS晶体管。或者，在上述实施例的基础上，将漏极欧姆接触区11C的掺杂类型修改为P型掺杂，即可形成包括LIGBT晶体管。

应该理解到的是上述实施例只是对本实用新型的说明，而不是对本实用新型的限制，任何不超出本实用新型实质精神范围内的实用新型创造，包括但不限于对局部构造的变更、对元器件的类型或型号的替换，以及其他非实质性的替换或修改，均落入本实用新型保护范围之内。

Claims (10)

1.一种高压半导体器件，其特征在于，包括：

第一掺杂类型的半导体衬底；

第二掺杂类型的外延层，位于所述半导体衬底上，所述第二掺杂类型与第一掺杂类型相反；

第二掺杂类型的高压阱，位于所述外延层内；

第一掺杂类型的降场层，位于所述外延层的表面和/或所述外延层的内部，所述降场层的至少一部分位于所述高压阱内；

第一掺杂类型的第一阱，与所述高压阱并列地位于所述外延层内；

第二掺杂类型的源极欧姆接触区，位于所述第一阱内；

漏极欧姆接触区，位于所述高压阱内；

靠近所述源极欧姆接触区的栅极，至少覆盖所述源极欧姆接触区与所述高压阱之间的外延层。

2.根据权利要求1所述的高压半导体器件，其特征在于，还包括：

第一掺杂类型的埋层，位于所述半导体衬底内，所述外延层覆盖所述埋层。

3.根据权利要求2所述的高压半导体器件，其特征在于，所述埋层为非线性变掺杂结构，每一埋层为单一的掺杂区域。

4.根据权利要求2所述的高压半导体器件，其特征在于，所述埋层为线性变掺杂结构，每一埋层包括相互分隔的多个掺杂区域。

5.根据权利要求1所述的高压半导体器件，其特征在于，还包括：

场氧化层，至少覆盖所述高压阱的边界和漏极欧姆接触区之间的外延层；

靠近所述漏极欧姆接触区的栅极，覆盖所述场氧化层的一部分。

6.根据权利要求1所述的高压半导体器件，其特征在于，还包括：

第一掺杂类型的隔离环，与所述高压阱并列地位于所述外延层内；

地电位接触区，位于所述隔离环内。

7.根据权利要求6所述的高压半导体器件，其特征在于，还包括：

体接触区，与所述源极欧姆接触区并列地位于所述第一阱内。

8.根据权利要求1所述的高压半导体器件，其特征在于，所述高压半导体器件的版图包括直边部分以及与所述直边部分相连的源指头尖部分，所述直边部分沿直线排布，所述源指头尖部分弯曲排布，其中，相对于所述直边部分，所述源指头尖部分内的高压阱与所述源极欧姆接触区之间的间距增大，所述降场层与所述源极欧姆接触区和漏极欧姆接触区之间的间距不变。

9.根据权利要求1所述的高压半导体器件，其特征在于，所述漏极欧姆接触区具有第二掺杂类型，所述高压半导体器件为LDMOS晶体管。

10.根据权利要求1所述的高压半导体器件，其特征在于，所述漏极欧姆接触区具有第一掺杂类型，所述高压半导体器件为LIGBT晶体管。