JPS62155558A - Ｍｉｓ型半導体記憶装置 - Google Patents
Ｍｉｓ型半導体記憶装置Info
- Publication number
- JPS62155558A JPS62155558A JP60296917A JP29691785A JPS62155558A JP S62155558 A JPS62155558 A JP S62155558A JP 60296917 A JP60296917 A JP 60296917A JP 29691785 A JP29691785 A JP 29691785A JP S62155558 A JPS62155558 A JP S62155558A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- insulating film
- line
- memory device
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＩＳ型半導体記憶装置に関し、特に−個のＭ
ＩＳ型絶縁ゲート電界効果トランジスタ及びそれに附随
した容量とから成る１トラ〉・リスタ型記憶装置に関す
る。
ＩＳ型絶縁ゲート電界効果トランジスタ及びそれに附随
した容量とから成る１トラ〉・リスタ型記憶装置に関す
る。
絶縁ゲート型電界効果トランジスタを用いた記憶装置と
して今日膜も広く用いられているものは、−個のトラン
ジスタ及びそれに隣接して設けられた容量とによって構
成されたいわゆる°】トランジスタ型″°記憶装置であ
る。近年、集積化の進展に伴い、素子の＆ａ４ａ化が要
請されている。
して今日膜も広く用いられているものは、−個のトラン
ジスタ及びそれに隣接して設けられた容量とによって構
成されたいわゆる°】トランジスタ型″°記憶装置であ
る。近年、集積化の進展に伴い、素子の＆ａ４ａ化が要
請されている。
〔発明が解決しようとする問題点）
上述しな１トランジスタ型記憶装置の微細化に於ては、
情報判定の容易さ、放射線への耐性を維持するなめに、
記憶セルの容量の減少は極力室けねばならない。このた
め、従来技術に於ては、絶縁膜の膜厚を薄くすることに
よってＣｓの低下を抑えていたが、この方法も薄膜化に
伴うピンホール密度の増加、或いは耐圧の低下などのた
めに必ずしも充分な方法とは言えなかった。
情報判定の容易さ、放射線への耐性を維持するなめに、
記憶セルの容量の減少は極力室けねばならない。このた
め、従来技術に於ては、絶縁膜の膜厚を薄くすることに
よってＣｓの低下を抑えていたが、この方法も薄膜化に
伴うピンホール密度の増加、或いは耐圧の低下などのた
めに必ずしも充分な方法とは言えなかった。
また、通常の１トランジスタ型記憶セルに於ては、メモ
リセルのトランジスタのソース・ドレイ〉′拡散層上の
絶縁膜にコンタクト関口を設け、ディジット線を接続す
ることが多い。この際ディジ・７１”線と１〜ランジス
タのゲートとの間の短絡を防止するため、コンタクト孔
とゲートとの間隔を充分にとっておく必要があり、この
ことら記憶セルの面積の縮小化の大きな妨げとなってい
た９本発明の目的は容量を減少することなく、かつ特性
を維持したまま、容量部の平面積を縮小し、平面積の縮
小されたＭＩＳ型半導体記憶装置を提供することにある
。
リセルのトランジスタのソース・ドレイ〉′拡散層上の
絶縁膜にコンタクト関口を設け、ディジット線を接続す
ることが多い。この際ディジ・７１”線と１〜ランジス
タのゲートとの間の短絡を防止するため、コンタクト孔
とゲートとの間隔を充分にとっておく必要があり、この
ことら記憶セルの面積の縮小化の大きな妨げとなってい
た９本発明の目的は容量を減少することなく、かつ特性
を維持したまま、容量部の平面積を縮小し、平面積の縮
小されたＭＩＳ型半導体記憶装置を提供することにある
。
本発明のＭＩＳ型半導体記憶装置は、１個の絶縁ゲート
型電界効果トランジスタ及びそれに附随した容量より１
つのメモリセルを構成する１トランジスタ型ＭＩＳ型半
導体記憶装置に於いて、前記１−ランリスタのゲートは
ワード線と連結され、ソース・ドレイン領域の一方は、
基準電位線と連結され、ソース・ドレイン領域の他方は
前記附随した容量部と連結され、該容量部の半導体基板
内には溝が形成され、該溝内には、容量絶縁膜を介して
、ディジット線の一部が埋め込まれて構成される。
型電界効果トランジスタ及びそれに附随した容量より１
つのメモリセルを構成する１トランジスタ型ＭＩＳ型半
導体記憶装置に於いて、前記１−ランリスタのゲートは
ワード線と連結され、ソース・ドレイン領域の一方は、
基準電位線と連結され、ソース・ドレイン領域の他方は
前記附随した容量部と連結され、該容量部の半導体基板
内には溝が形成され、該溝内には、容量絶縁膜を介して
、ディジット線の一部が埋め込まれて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の縦断面図である。
シリコン基板１上に厚いフィールド絶縁膜２がセル間の
分離用に形成されている。グー１〜絶縁膜３を庁してワ
ード線電極４が形成され、基準電位線としてシリコン基
板と反対導電型拡散層５が形成されている。更に、容量
部のシリコン基板には溝が形成され、溝内のシリコン基
板表面には容量絶縁膜７が形成され、電極用導電性膜８
が埋め込まれている。導電性膜８はワード線と直交方向
に延びディジット線を形成する。
分離用に形成されている。グー１〜絶縁膜３を庁してワ
ード線電極４が形成され、基準電位線としてシリコン基
板と反対導電型拡散層５が形成されている。更に、容量
部のシリコン基板には溝が形成され、溝内のシリコン基
板表面には容量絶縁膜７が形成され、電極用導電性膜８
が埋め込まれている。導電性膜８はワード線と直交方向
に延びディジット線を形成する。
第２図は本実施例の記憶セルの平面図を示したものであ
る。第２図に於て、４はリード線、５は基準電位線であ
り、９は溝パターンを示す。また、８はディジット線で
ある。記憶セルへの書き込みは、基準電位線を一定電位
に保ち、選択するセルのワード線を開いた後、ディジッ
ト線に高又は低の電位を与え、容量部の蓄積電荷量を制
御する。
る。第２図に於て、４はリード線、５は基準電位線であ
り、９は溝パターンを示す。また、８はディジット線で
ある。記憶セルへの書き込みは、基準電位線を一定電位
に保ち、選択するセルのワード線を開いた後、ディジッ
ト線に高又は低の電位を与え、容量部の蓄積電荷量を制
御する。
また、データの読み出し時には、ディジット線を一定電
位にプリチャージした後、ワード線を開くと容量結合に
より電荷の再分布が生じ、Ｎ積電筒の有無に応じてディ
ジット線の電位が変化し、情報の１．０に対応する。
位にプリチャージした後、ワード線を開くと容量結合に
より電荷の再分布が生じ、Ｎ積電筒の有無に応じてディ
ジット線の電位が変化し、情報の１．０に対応する。
第３図（ａ）〜（ｃ）は本発明の一実施例の製造方法を
説明するために工程順に示した縦断面図である。まず第
３図（ａ）に示すようにシリコン基板１上にセル間の絶
縁用に厚いフィールド絶縁膜２を形成し、更に、ゲー■
・絶縁膜３を形成する。
説明するために工程順に示した縦断面図である。まず第
３図（ａ）に示すようにシリコン基板１上にセル間の絶
縁用に厚いフィールド絶縁膜２を形成し、更に、ゲー■
・絶縁膜３を形成する。
次に、第３図（ｂ）に示す様に、ゲート絶縁膜上にワー
ド線電極７を形成する。
ド線電極７を形成する。
次に、第３図（ｃ）に示す様に、ワード線電極４をマス
クとして反対の導電型不純物イオン１０を注入し、基準
電位線５及び反対導電型不純物拡散層１１を形成する。
クとして反対の導電型不純物イオン１０を注入し、基準
電位線５及び反対導電型不純物拡散層１１を形成する。
次に、第１図に示すように、容量部のシリコン基板に溝
を掘り、容量絶縁膜７を形成後、溝を導電性物質８で埋
め込み、加工してディジット線８を形成し、記憶セルを
完成する。
を掘り、容量絶縁膜７を形成後、溝を導電性物質８で埋
め込み、加工してディジット線８を形成し、記憶セルを
完成する。
以上説明したように本発明は、容量部に溝を掘り、側面
を容量部として利用し、更に、コンタクト孔の存在しな
い構造を用いることにより記憶セルの平面積を著しく縮
小することができる。
を容量部として利用し、更に、コンタクト孔の存在しな
い構造を用いることにより記憶セルの平面積を著しく縮
小することができる。
第１図は本発明の一実施例の縦断面図、第２図は本発明
の一実施例の平面図、第３図（ａ）〜（Ｃ）は本発明の
一実施例の製造方法を説明するために工程順に示した縦
断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ゲート絶縁膜、４・・・ワード線、５・・・基準
電位線、６・・・絶縁膜、７・・・容量絶縁膜、８・・
・導電性膜、９・・・溝パターン、１０・・・不純物イ
オンビーム、１１・・・反対導電型不純物拡散層。 １ｒ禰 − ＄ Ｉ 可 第 ２ 図 デート岸声蓼１卆腰 茅 ３ 図
の一実施例の平面図、第３図（ａ）〜（Ｃ）は本発明の
一実施例の製造方法を説明するために工程順に示した縦
断面図である。 １・・・シリコン基板、２・・・フィールド絶縁膜、３
・・・ゲート絶縁膜、４・・・ワード線、５・・・基準
電位線、６・・・絶縁膜、７・・・容量絶縁膜、８・・
・導電性膜、９・・・溝パターン、１０・・・不純物イ
オンビーム、１１・・・反対導電型不純物拡散層。 １ｒ禰 − ＄ Ｉ 可 第 ２ 図 デート岸声蓼１卆腰 茅 ３ 図
Claims (1)
- １個の絶縁ゲート型電界効果トランジスタ及びそれに
附随した容量より１つのメモリセルを構成する１トラン
ジスタ型ＭＩＳ型半導体記憶装置に於いて、前記トラン
ジスタのゲートはワード線と連結され、ソース・ドレイ
ン領域の一方は、基準電位線と連結され、ソース・ドレ
イン領域の他方は前記附随した容量部と連結され、該容
量部の半導体基板内には溝が形成され、該溝内には、容
量絶縁膜を介して、ディジット線の一部が埋め込まれて
いることを特徴とするＭＩＳ型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296917A JPS62155558A (ja) | 1985-12-27 | 1985-12-27 | Ｍｉｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60296917A JPS62155558A (ja) | 1985-12-27 | 1985-12-27 | Ｍｉｓ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62155558A true JPS62155558A (ja) | 1987-07-10 |
Family
ID=17839842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60296917A Pending JPS62155558A (ja) | 1985-12-27 | 1985-12-27 | Ｍｉｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62155558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5025294A (en) * | 1988-06-29 | 1991-06-18 | Fujitsu Limited | Metal insulator semiconductor type dynamic random access memory device |
-
1985
- 1985-12-27 JP JP60296917A patent/JPS62155558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5025294A (en) * | 1988-06-29 | 1991-06-18 | Fujitsu Limited | Metal insulator semiconductor type dynamic random access memory device |
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