JPS59181661A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59181661A JPS59181661A JP58055928A JP5592883A JPS59181661A JP S59181661 A JPS59181661 A JP S59181661A JP 58055928 A JP58055928 A JP 58055928A JP 5592883 A JP5592883 A JP 5592883A JP S59181661 A JPS59181661 A JP S59181661A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- type
- oxide film
- impurity region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、高密度化の限度を追究した４Ｆ２型メモリセ
ルに関し、特にその１トランジスタ１キヤパシタ型のメ
モリセルのキャパシタに埋込型の誘電体コンデンサを使
用するようにしたものである。
ルに関し、特にその１トランジスタ１キヤパシタ型のメ
モリセルのキャパシタに埋込型の誘電体コンデンサを使
用するようにしたものである。
従来技術と問題点
第１図の等価回路で示される１トランジスタ１キヤパシ
タ型のダイナミックタモリセルは、ワード線ＷＬを選択
するとトランスファーゲートＱがオンしてビット線ＢＬ
とキャパシタＣとの間で電荷が移動して情？ｌａ ”
１ ”または“０”の書込みまたは読出しが行なわれる
。このトランスファーゲートにＤＳＡ型のＭｏＳトラン
ジスタ（後述する）を使用し、且つキャパシタとして該
トランジスタ下部の埋込接合を用いた１セル当りの面積
が４Ｆ’のメモリセルを先に提案したく米国特許第４，
３２９．７０４号明細書）。ここでＦは最小線幅詳しく
はデザインルールの最小幅である。マトリクス状に多数
配設されるメモリセルも相互の絶縁が必要であるから、
縦横に走るワード線及びビット線の線幅がＦ、間隔もＦ
（間隔の最小も線幅の最小と同じ）とすると、ワード線
とピント線の交点部の面積ばＦ２、その周囲Ｆ／２幅の
部分の面積は３Ｆ２であるから全体で４Ｆ２となり、理
論的に４Ｆ２がメモリセルの最小面積である。
タ型のダイナミックタモリセルは、ワード線ＷＬを選択
するとトランスファーゲートＱがオンしてビット線ＢＬ
とキャパシタＣとの間で電荷が移動して情？ｌａ ”
１ ”または“０”の書込みまたは読出しが行なわれる
。このトランスファーゲートにＤＳＡ型のＭｏＳトラン
ジスタ（後述する）を使用し、且つキャパシタとして該
トランジスタ下部の埋込接合を用いた１セル当りの面積
が４Ｆ’のメモリセルを先に提案したく米国特許第４，
３２９．７０４号明細書）。ここでＦは最小線幅詳しく
はデザインルールの最小幅である。マトリクス状に多数
配設されるメモリセルも相互の絶縁が必要であるから、
縦横に走るワード線及びビット線の線幅がＦ、間隔もＦ
（間隔の最小も線幅の最小と同じ）とすると、ワード線
とピント線の交点部の面積ばＦ２、その周囲Ｆ／２幅の
部分の面積は３Ｆ２であるから全体で４Ｆ２となり、理
論的に４Ｆ２がメモリセルの最小面積である。
従って、４Ｆ２セルは４Ｍ更には１６ＭビットＲＡＭ等
の高密度ＩＣメモリに有利であるが、キャパシタがＰＮ
接合であるとリークが多い、α線に弱い、耐圧が低い、
容量が少ない等の問題がある。
の高密度ＩＣメモリに有利であるが、キャパシタがＰＮ
接合であるとリークが多い、α線に弱い、耐圧が低い、
容量が少ない等の問題がある。
発明の目的
本発明は、キャパシタを埋込型の誘電体コンデンサとす
ることによって上述した問題点を解決しようとするもの
である。
ることによって上述した問題点を解決しようとするもの
である。
発明の構成
本発明は、半導体基板上に形成された該電体層と、該誘
電体層に形成された凹部と、該凹部内に埋込まれた一導
電型半導体層と、該半導体層内に、該半導体層より浅く
、かつ該半導体層の一部が表出されるように形成された
該半導体層とは逆導電型の第１不純物領域と、該第１不
純物領域内に、該第１不純物領域より浅く、かつ該第１
不純物領域の一部が表出されるように形成された一導電
型の第２不純物領域と、該第４不純物領域上に絶縁膜を
介して形成された導電体層を有し、該導電体層をゲート
電極とするトランスファゲート用トランジスタと、該半
導体層、該誘電体層に形成された凹部の底部および該半
導体基板とにより構成されるキャパシタとを備えたメモ
リセルを含むことを特徴とするが、以下図示の実施例を
参照しながらこれを詳細に説明する。
電体層に形成された凹部と、該凹部内に埋込まれた一導
電型半導体層と、該半導体層内に、該半導体層より浅く
、かつ該半導体層の一部が表出されるように形成された
該半導体層とは逆導電型の第１不純物領域と、該第１不
純物領域内に、該第１不純物領域より浅く、かつ該第１
不純物領域の一部が表出されるように形成された一導電
型の第２不純物領域と、該第４不純物領域上に絶縁膜を
介して形成された導電体層を有し、該導電体層をゲート
電極とするトランスファゲート用トランジスタと、該半
導体層、該誘電体層に形成された凹部の底部および該半
導体基板とにより構成されるキャパシタとを備えたメモ
リセルを含むことを特徴とするが、以下図示の実施例を
参照しながらこれを詳細に説明する。
発明の実施例
第２図は本発明の一実施例で、（ａ）は４Ｆ’型ノモリ
セルを構成するいわば基盤となる部分の断面図である。
セルを構成するいわば基盤となる部分の断面図である。
同図において、１はＰ型またはＮ型シリコン半導体基板
で、２はその表面を酸化した厚いフィールド酸化膜であ
る。この酸化膜（任意の絶縁Ｆｔｉでよい）２にリアク
ティブ゛・イオン・コニソチング（ＲＩＥ）等で１辺Ｆ
の角穴を開け、基板表面を露出させる。次いで、該基板
を再度酸化して薄い酸化膜３を形成する。この酸化膜３
がキャパシタＣの誘電体となる。次いで該角穴にＮ型の
多結晶シリコンを充填した後、レーザアニール等により
単結晶化してＳ ＯＩ （Ｓｊｌｉｃｏｎ ｏｎ Ｉ
ｎ５ｕｌａｔｏｒ）構造のシリコン半導体層４を形成す
る。本例のＳ○■構造の絶縁物■はシリコン酸化膜（ｓ
ｉＯ２）３であるが、タンクルオキサイド（Ｔａ２０５
）のような他の誘電体でもよい。
で、２はその表面を酸化した厚いフィールド酸化膜であ
る。この酸化膜（任意の絶縁Ｆｔｉでよい）２にリアク
ティブ゛・イオン・コニソチング（ＲＩＥ）等で１辺Ｆ
の角穴を開け、基板表面を露出させる。次いで、該基板
を再度酸化して薄い酸化膜３を形成する。この酸化膜３
がキャパシタＣの誘電体となる。次いで該角穴にＮ型の
多結晶シリコンを充填した後、レーザアニール等により
単結晶化してＳ ＯＩ （Ｓｊｌｉｃｏｎ ｏｎ Ｉ
ｎ５ｕｌａｔｏｒ）構造のシリコン半導体層４を形成す
る。本例のＳ○■構造の絶縁物■はシリコン酸化膜（ｓ
ｉＯ２）３であるが、タンクルオキサイド（Ｔａ２０５
）のような他の誘電体でもよい。
第２図（ｂ）は角穴中のＮ型半導体Ｎ４を利用してトラ
ンスファーゲート用のＭＯＳ）ランジスクＱを形成した
断面図である。製造手順は、先ず全面をゲート酸化して
薄いゲート酸化膜５を形成し、さらにその上にゲート電
極（ワード線）となる多結晶シリコンを積層して、該層
がフィールド酸化膜２および半導体層４上にそれぞれＦ
／２ずつまたがるようにバクーンニングする。６はこの
ようにして形成された幅Ｆのゲート電極（ワード線）で
、ここにＮ型の不純物を添加して導電性を増し、かつ表
面を酸化して絶縁膜１１とする。ゲート電極６にはモリ
ブデン（Ｍｏ）を用い、表面を珪化してＮ＋型のモリブ
デンシリサイドとする等の他の方法をとってもよい。そ
して、このゲート電極６をマスクにＮ型層４の露出表面
に２回、１回目はＰ型不純物を深く、そして２回目はＮ
型不純物を浅く拡散してＰ型半導体層７およびＮ＋型型
溝導体層８形成する。これがＤＳＡ型（二重拡散型）の
ＭＯＳ）ランリスタＱで、Ｎ＋＋層８、Ｐ型層７、Ｎ型
層４の端部が全て表面に達し、Ｐ型層７のケート電極側
にチャネルが形成される。その後ゲート電極（ワード線
）６と直交する方向に幅Ｆのアルミニウム配線９を形成
する。これがビット線で、Ｎ＋＋層８ （ソースまたは
ドレイン）とオーミックに接触する。
ンスファーゲート用のＭＯＳ）ランジスクＱを形成した
断面図である。製造手順は、先ず全面をゲート酸化して
薄いゲート酸化膜５を形成し、さらにその上にゲート電
極（ワード線）となる多結晶シリコンを積層して、該層
がフィールド酸化膜２および半導体層４上にそれぞれＦ
／２ずつまたがるようにバクーンニングする。６はこの
ようにして形成された幅Ｆのゲート電極（ワード線）で
、ここにＮ型の不純物を添加して導電性を増し、かつ表
面を酸化して絶縁膜１１とする。ゲート電極６にはモリ
ブデン（Ｍｏ）を用い、表面を珪化してＮ＋型のモリブ
デンシリサイドとする等の他の方法をとってもよい。そ
して、このゲート電極６をマスクにＮ型層４の露出表面
に２回、１回目はＰ型不純物を深く、そして２回目はＮ
型不純物を浅く拡散してＰ型半導体層７およびＮ＋型型
溝導体層８形成する。これがＤＳＡ型（二重拡散型）の
ＭＯＳ）ランリスタＱで、Ｎ＋＋層８、Ｐ型層７、Ｎ型
層４の端部が全て表面に達し、Ｐ型層７のケート電極側
にチャネルが形成される。その後ゲート電極（ワード線
）６と直交する方向に幅Ｆのアルミニウム配線９を形成
する。これがビット線で、Ｎ＋＋層８ （ソースまたは
ドレイン）とオーミックに接触する。
第２図（Ｃ）は平面図で、破線の領域１０が１辺２Ｆ（
面積４Ｆ２）のセル形成領域となる。ＷＬ′は隣りのワ
ード線で、その間隔もＦである。ビット線についても同
様である。１０′は隣りのセル形成領域である。領域８
をソースとすれば、領域４はドレイン、このドレイン４
にキャパシタＣが接続され、第１図のメモリセルが構成
される。
面積４Ｆ２）のセル形成領域となる。ＷＬ′は隣りのワ
ード線で、その間隔もＦである。ビット線についても同
様である。１０′は隣りのセル形成領域である。領域８
をソースとすれば、領域４はドレイン、このドレイン４
にキャパシタＣが接続され、第１図のメモリセルが構成
される。
数値例を挙げると、アルミニウム配線層９の厚みは１μ
ｍ程度、フィールド酸化膜２の厚みも１μｍ程度、ゲー
ト電極６の厚みは０．４μｍ程度、ゲート酸化膜５の厚
みは２００〜５００人、Ｎ＋型Ｎ８の深さは０．２〜０
．４．ｃｒｍ、、Ｐ型層７の深さは層８の下面から０．
２〜０．５μｍ、層７下部のＮ型層４の深さは０．３μ
ｍ以上、酸化膜３の厚みは２００〜５００人、最小線幅
Ｆは２μｍ以下である。
ｍ程度、フィールド酸化膜２の厚みも１μｍ程度、ゲー
ト電極６の厚みは０．４μｍ程度、ゲート酸化膜５の厚
みは２００〜５００人、Ｎ＋型Ｎ８の深さは０．２〜０
．４．ｃｒｍ、、Ｐ型層７の深さは層８の下面から０．
２〜０．５μｍ、層７下部のＮ型層４の深さは０．３μ
ｍ以上、酸化膜３の厚みは２００〜５００人、最小線幅
Ｆは２μｍ以下である。
尚、絶縁膜１１の厚みは０．３〜０．５μｍ程度である
。
。
第３図は本発明の他の実施例を示す断面図である。本例
では１辺Ｆの角穴をフィールド酸化膜２より深く形成し
て基板１に凹部を作り、これにより誘電体３、その周囲
の電極面積を拡大してキャパシタＣの容量を増加させた
ものである。
では１辺Ｆの角穴をフィールド酸化膜２より深く形成し
て基板１に凹部を作り、これにより誘電体３、その周囲
の電極面積を拡大してキャパシタＣの容量を増加させた
ものである。
発明の効果
以上述べたように本発明によれば、（１）１セル当り４
Ｆ２の面積で済むので可及的高密度化が図れる、（２）
誘電体コンデンサを用いるのでリークが少なく、またα
線による影響が少なく、さらに耐圧に優れる上客量を充
分にとれる、（３１Ｓ ＯＩ構造が１層で済み、また配
線もシリサイド１層、アルミニウム１層で済む等工程が
簡単になる、ｆ４） Ｄ Ｓ Ａ構造のＭＯＳ）ランリ
スタであるから短チャネル故に小形でもβが大きい、等
の利点がある。
Ｆ２の面積で済むので可及的高密度化が図れる、（２）
誘電体コンデンサを用いるのでリークが少なく、またα
線による影響が少なく、さらに耐圧に優れる上客量を充
分にとれる、（３１Ｓ ＯＩ構造が１層で済み、また配
線もシリサイド１層、アルミニウム１層で済む等工程が
簡単になる、ｆ４） Ｄ Ｓ Ａ構造のＭＯＳ）ランリ
スタであるから短チャネル故に小形でもβが大きい、等
の利点がある。
第１図は１トランジスタ１キヤパシタ型のグイナミソク
セルの等価回路図、第２図は本発明の一実施例を示す構
成図、第３図は本発明の他の実施例を示す１折面図であ
る。 図中、１は半導体基板、２はフィールド酸化膜、３は誘
電体膜、４はＳＯＩ構造の半導体層、６はゲート電極（
ワード線）、７．８はＤＳＡ型の拡散層、９はビット線
、１０は４Ｆ２セル形成領域、Ｑはトランスファーゲー
ト、Ｃは電荷蓄積部（誘電体コンデンサ）である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔↓綴
セルの等価回路図、第２図は本発明の一実施例を示す構
成図、第３図は本発明の他の実施例を示す１折面図であ
る。 図中、１は半導体基板、２はフィールド酸化膜、３は誘
電体膜、４はＳＯＩ構造の半導体層、６はゲート電極（
ワード線）、７．８はＤＳＡ型の拡散層、９はビット線
、１０は４Ｆ２セル形成領域、Ｑはトランスファーゲー
ト、Ｃは電荷蓄積部（誘電体コンデンサ）である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔↓綴
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された該重体層と、該誘電体層に形
成された凹部と、 該凹部内に埋込まれた一導電型半導体層と、該半導体層
内に、該半導体層より浅く、かつ該半導体層の一部が表
出されるように形成された該半導体層とは逆導電型の第
１不純物領域と、該第１不純物領域内に、該第１不純物
領域より浅く、かつ該第１不純物領域の一部が表出され
るように形成された一導電型の第２不純物領域と、該第
１不純物領域上に絶縁膜を介して形成された導電体層を
有し、 該導電体層をゲート電極とするトランスファゲート用ト
ランジスタと、該半導体層、該誘電体層に形成された凹
部の底部および該半導体基板とにより構成されるキャパ
シタとを備えたメモリセルを含むことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055928A JPH0612805B2 (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055928A JPH0612805B2 (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181661A true JPS59181661A (ja) | 1984-10-16 |
| JPH0612805B2 JPH0612805B2 (ja) | 1994-02-16 |
Family
ID=13012748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055928A Expired - Lifetime JPH0612805B2 (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612805B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4713678A (en) * | 1984-12-07 | 1987-12-15 | Texas Instruments Incorporated | dRAM cell and method |
| JPS6376364A (ja) * | 1986-09-18 | 1988-04-06 | Canon Inc | 半導体メモリ装置及びその製造方法 |
| JPS63244770A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体記憶装置 |
| US5102817A (en) * | 1985-03-21 | 1992-04-07 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| US5105245A (en) * | 1988-06-28 | 1992-04-14 | Texas Instruments Incorporated | Trench capacitor DRAM cell with diffused bit lines adjacent to a trench |
| US5109259A (en) * | 1987-09-22 | 1992-04-28 | Texas Instruments Incorporated | Multiple DRAM cells in a trench |
| US5164917A (en) * | 1985-06-26 | 1992-11-17 | Texas Instruments Incorporated | Vertical one-transistor DRAM with enhanced capacitance and process for fabricating |
| US5208657A (en) * | 1984-08-31 | 1993-05-04 | Texas Instruments Incorporated | DRAM Cell with trench capacitor and vertical channel in substrate |
| US5225363A (en) * | 1988-06-28 | 1993-07-06 | Texas Instruments Incorporated | Trench capacitor DRAM cell and method of manufacture |
| FR2710454A1 (fr) * | 1993-09-20 | 1995-03-31 | Fujitsu Ltd | Dispositif semiconducteur, du type semiconducteur sur isolant, avec tolérance vis-à-vis des décharges électrostatiques. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186979A (ja) * | 1975-01-29 | 1976-07-30 | Nippon Electric Co | |
| JPS561558A (en) * | 1979-06-18 | 1981-01-09 | Fujitsu Ltd | Dynamic memory cell |
-
1983
- 1983-03-31 JP JP58055928A patent/JPH0612805B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5186979A (ja) * | 1975-01-29 | 1976-07-30 | Nippon Electric Co | |
| JPS561558A (en) * | 1979-06-18 | 1981-01-09 | Fujitsu Ltd | Dynamic memory cell |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208657A (en) * | 1984-08-31 | 1993-05-04 | Texas Instruments Incorporated | DRAM Cell with trench capacitor and vertical channel in substrate |
| US4713678A (en) * | 1984-12-07 | 1987-12-15 | Texas Instruments Incorporated | dRAM cell and method |
| US5102817A (en) * | 1985-03-21 | 1992-04-07 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| US5164917A (en) * | 1985-06-26 | 1992-11-17 | Texas Instruments Incorporated | Vertical one-transistor DRAM with enhanced capacitance and process for fabricating |
| JPS6376364A (ja) * | 1986-09-18 | 1988-04-06 | Canon Inc | 半導体メモリ装置及びその製造方法 |
| JPS63244770A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体記憶装置 |
| US5109259A (en) * | 1987-09-22 | 1992-04-28 | Texas Instruments Incorporated | Multiple DRAM cells in a trench |
| US5105245A (en) * | 1988-06-28 | 1992-04-14 | Texas Instruments Incorporated | Trench capacitor DRAM cell with diffused bit lines adjacent to a trench |
| US5225363A (en) * | 1988-06-28 | 1993-07-06 | Texas Instruments Incorporated | Trench capacitor DRAM cell and method of manufacture |
| FR2710454A1 (fr) * | 1993-09-20 | 1995-03-31 | Fujitsu Ltd | Dispositif semiconducteur, du type semiconducteur sur isolant, avec tolérance vis-à-vis des décharges électrostatiques. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612805B2 (ja) | 1994-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5316962A (en) | Method of producing a semiconductor device having trench capacitors and vertical switching transistors | |
| US4734384A (en) | Process for manufacturing semiconductor memory device | |
| KR910000246B1 (ko) | 반도체 메모리장치 | |
| KR900000170B1 (ko) | 다이내믹형 메모리셀과 그 제조방법 | |
| JPS6167953A (ja) | 半導体記憶装置およびその製造方法 | |
| KR950008791B1 (ko) | 트랜치 캐패시터 제조 방법 및 이를 포함한 집적 회로 메모리 | |
| US4977436A (en) | High density DRAM | |
| JPS59181661A (ja) | 半導体記憶装置 | |
| JP2604705B2 (ja) | Ｍｏｓキヤパシタの製造方法 | |
| JPS61174670A (ja) | Ｄｒａｍセルおよびその製作方法 | |
| US4156289A (en) | Semiconductor memory | |
| US5010379A (en) | Semiconductor memory device with two storage nodes | |
| KR940001425B1 (ko) | 수직구조를 갖는 바이폴라형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조 | |
| JPS6155258B2 (ja) | ||
| KR940002835B1 (ko) | 접합전계형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조 | |
| JPH0680805B2 (ja) | Ｍｉｓ型半導体記憶装置 | |
| JP2645008B2 (ja) | 半導体記憶装置 | |
| JPH0365904B2 (ja) | ||
| JPH0795566B2 (ja) | 半導体メモリ装置 | |
| JP2554332B2 (ja) | １トランジスタ型ダイナミツクメモリセル | |
| JP2509177B2 (ja) | メモリセル | |
| JPS61140171A (ja) | 半導体記憶装置 | |
| JP2906875B2 (ja) | 半導体メモリセル及びその製造方法 | |
| JPS6281750A (ja) | 半導体集積回路装置 | |
| JPS61207058A (ja) | Ｍｉｓ型半導体記憶装置 |