JPS6329979A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6329979A JPS6329979A JP61173055A JP17305586A JPS6329979A JP S6329979 A JPS6329979 A JP S6329979A JP 61173055 A JP61173055 A JP 61173055A JP 17305586 A JP17305586 A JP 17305586A JP S6329979 A JPS6329979 A JP S6329979A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
水元Ｉ１１はＥＰＲＯＭやＥＥＰ、ＲＯＭ等のようにフ
ローティングゲートとコントロールゲートとを有し、基
板とフローティングゲート間の容量とフローティングゲ
ートとコントロールゲート間の容吊とのカップリング比
をもってフローティングゲートへの電荷注入効率を上げ
ている半導体記憶装置に関する。
ローティングゲートとコントロールゲートとを有し、基
板とフローティングゲート間の容量とフローティングゲ
ートとコントロールゲート間の容吊とのカップリング比
をもってフローティングゲートへの電荷注入効率を上げ
ている半導体記憶装置に関する。
（従来の技術）
紫外線で消去可能なＰＲＯＭであるＥＰＲＯＭやＥＥＰ
ＲＯＭ笠の半導体記憶装置は半導体基板表面にフローテ
ィングゲートとこのフローティングゲートに蓄積される
電荷をｉ、ＩＩ ＩＩＩするためのコントロールゲート
とを有している。従来の半導体記憶装置の構造をＥＥＰ
ＲＯＭを例に挙げて説明する。
ＲＯＭ笠の半導体記憶装置は半導体基板表面にフローテ
ィングゲートとこのフローティングゲートに蓄積される
電荷をｉ、ＩＩ ＩＩＩするためのコントロールゲート
とを有している。従来の半導体記憶装置の構造をＥＥＰ
ＲＯＭを例に挙げて説明する。
第３図は従来のＥＥＰＲＯＭの構造を示す断面図である
。Ｐ型半導体基板１の表面近傍にフローティングゲート
トランジスタ１０を形成するためにｎ＋拡散領１１１．
２．３が設けられる。さらにこの基板１の一部に極めて
薄いトンネル酸化膜５を含む絶縁膜を形成し、この絶縁
股上にフローティングゲート６を多結晶シリコン等で形
成する。さらにこのフローティングゲート６の上面に絶
縁膜７を介してコントロールゲート８を同様に多結晶シ
リコン等で形成し、全体を層間絶縁膜９で被膜して形成
する。
。Ｐ型半導体基板１の表面近傍にフローティングゲート
トランジスタ１０を形成するためにｎ＋拡散領１１１．
２．３が設けられる。さらにこの基板１の一部に極めて
薄いトンネル酸化膜５を含む絶縁膜を形成し、この絶縁
股上にフローティングゲート６を多結晶シリコン等で形
成する。さらにこのフローティングゲート６の上面に絶
縁膜７を介してコントロールゲート８を同様に多結晶シ
リコン等で形成し、全体を層間絶縁膜９で被膜して形成
する。
このような構成のＥＥＰＲＯＭはトンネル酸化膜５を介
して電子をフローティングゲート６へ注入したり、また
逆に排出したりしてこのフローティングゲート６の電位
を変化させることにより、フローティングゲートトラン
ジスタ１０のしきい値を変化させて記憶素子として使用
する。
して電子をフローティングゲート６へ注入したり、また
逆に排出したりしてこのフローティングゲート６の電位
を変化させることにより、フローティングゲートトラン
ジスタ１０のしきい値を変化させて記憶素子として使用
する。
この電子注入と排出にはコントロールゲート８とフロー
ティングゲート６との間に介在する絶縁膜７による容量
Ｃ１と、７０−ティングゲート６と半導体基板１との間
の主としてトンネル酸化膜５により定まる容量Ｃ２との
カップリング比Ｃ１／Ｃが影響し、このカップリング比
Ｃ１／Ｃ２の値が大ぎいほど電子注入と排出の効果が良
い。
ティングゲート６との間に介在する絶縁膜７による容量
Ｃ１と、７０−ティングゲート６と半導体基板１との間
の主としてトンネル酸化膜５により定まる容量Ｃ２との
カップリング比Ｃ１／Ｃが影響し、このカップリング比
Ｃ１／Ｃ２の値が大ぎいほど電子注入と排出の効果が良
い。
従来、このカップリング比を大きくするために、フロー
ティングゲート６とコントロールゲート８との間に介在
する絶縁膜７を薄くするか、セルを平面的に広げてフロ
ーティングゲート６とコントロールゲート８との対向面
積を大きくする等の方法が採られている。
ティングゲート６とコントロールゲート８との間に介在
する絶縁膜７を薄くするか、セルを平面的に広げてフロ
ーティングゲート６とコントロールゲート８との対向面
積を大きくする等の方法が採られている。
前者の方法は絶縁膜７の厚さが耐圧等の点から自と制限
されて一定の限界があるため、後者の方法が多く採用さ
れる。しかし、セルを単に平面的に広°げてカップリン
グ比を大きくするだけではセルサイズが大きくなり、集
積度を上げることが困難であるという欠点がある。
されて一定の限界があるため、後者の方法が多く採用さ
れる。しかし、セルを単に平面的に広°げてカップリン
グ比を大きくするだけではセルサイズが大きくなり、集
積度を上げることが困難であるという欠点がある。
（発明が解決しようとする問題点）
このように従来の半導体記憶装置ではカップリング比を
上げるためにセルを平面的に広げることによってセルサ
イズが大きくなり集積度が上がらないという欠点を有し
ている。本発明はこのような問題を解決するためになさ
れたもので、セルサイズを拡大することなくカップリン
グ比を大きく取ることのできる半導体記憶装置を提供す
ることを目的とする。
上げるためにセルを平面的に広げることによってセルサ
イズが大きくなり集積度が上がらないという欠点を有し
ている。本発明はこのような問題を解決するためになさ
れたもので、セルサイズを拡大することなくカップリン
グ比を大きく取ることのできる半導体記憶装置を提供す
ることを目的とする。
（問題点を解決するための手段）
本発明による半導体記憶装置は、半導体基板表面に第１
の絶縁膜を介して第１のフローティングゲートとコント
ロールゲートとが対向するように形成された半導体記憶
装置において、コントロールゲートの表面に第２の絶縁
膜を介して第２のフローティングゲートをコントロール
ゲートに対向するように設け、第１のフローティングゲ
ートと前記第２のフローティングゲートとを電気的に接
続したことを特徴としている。
の絶縁膜を介して第１のフローティングゲートとコント
ロールゲートとが対向するように形成された半導体記憶
装置において、コントロールゲートの表面に第２の絶縁
膜を介して第２のフローティングゲートをコントロール
ゲートに対向するように設け、第１のフローティングゲ
ートと前記第２のフローティングゲートとを電気的に接
続したことを特徴としている。
（作 用）
従来の記憶装置ではコントロールゲートの下のフローテ
ィングゲート面だけがカップリング比に寄与していた。
ィングゲート面だけがカップリング比に寄与していた。
しかし本発明ではコントロールゲートの上面に対向する
ようにもう一層のフローティングゲートを形成し、従来
のフローティングゲートと電気的に接続している。この
ためコントロールゲートはその上面と下面とで絶縁物を
介してフローティングゲートに対向するようになるため
、フローティングゲートとコントロールゲートとの間の
結合容量を大きく取ることができる。これにより、平面
的にセルサイズを大きくすることなくカップリング比を
大きくできる。
ようにもう一層のフローティングゲートを形成し、従来
のフローティングゲートと電気的に接続している。この
ためコントロールゲートはその上面と下面とで絶縁物を
介してフローティングゲートに対向するようになるため
、フローティングゲートとコントロールゲートとの間の
結合容量を大きく取ることができる。これにより、平面
的にセルサイズを大きくすることなくカップリング比を
大きくできる。
（実施例）
以下本考案の実施例を図面に基づいて詳細に説明する。
第１図は本発明による半導体記憶装置の一実施例を示す
断面図である。
断面図である。
従来の装置と同様にフローティングゲート６の上面に絶
縁膜７を介してコントロールゲート８が形成されている
が、このコントロールゲート８の上面には絶縁膜１１を
介して第２のコントロールゲート１２が多結晶シリコン
等を用いて形成されている。この第２のコントロールゲ
ート１２はその端部においてコントロールゲート６と電
気的に接続される。
縁膜７を介してコントロールゲート８が形成されている
が、このコントロールゲート８の上面には絶縁膜１１を
介して第２のコントロールゲート１２が多結晶シリコン
等を用いて形成されている。この第２のコントロールゲ
ート１２はその端部においてコントロールゲート６と電
気的に接続される。
これにより第１図に示されるようにコントロールゲート
８がフローティングゲート６および１２より絶縁膜７ａ
よび１１を介して囲まれた構造が１９られる。
８がフローティングゲート６および１２より絶縁膜７ａ
よび１１を介して囲まれた構造が１９られる。
したがってコントロールゲート８はその上面と下面にお
いてフローティングゲート１２および６に対向した構造
が得られる。
いてフローティングゲート１２および６に対向した構造
が得られる。
第２図は第１図に示した構造を実現するための製造方法
を工程別に示した断面図である。まず、第２図（ａ）に
示すようにｐ型シリコン基板２１の表面に周知の選択酸
化法を用いて図示Ｑないフィールド酸化膜を所定の領域
に形成する。そしてこのフィールド酸化膜で囲まれた素
子領域上にリソグラフィー技術を用いて所定領域にヒ素
を１００Ｋｅｙのエネルギーで５×１０１３ｃ！Ａ−２
のドーズ量となるようにイオン注入し、ｎ−拡散領域２
２を形成する。
を工程別に示した断面図である。まず、第２図（ａ）に
示すようにｐ型シリコン基板２１の表面に周知の選択酸
化法を用いて図示Ｑないフィールド酸化膜を所定の領域
に形成する。そしてこのフィールド酸化膜で囲まれた素
子領域上にリソグラフィー技術を用いて所定領域にヒ素
を１００Ｋｅｙのエネルギーで５×１０１３ｃ！Ａ−２
のドーズ量となるようにイオン注入し、ｎ−拡散領域２
２を形成する。
続いて熱酸化によりゲート酸化膜２４を約４００人の厚
さに形成し、リソグラフィー技術により所定の領域のゲ
ート酸化膜２／Ｉをエツチングし、ごく薄いトンネル酸
化膜２５を約１００人の厚さに形成する。
さに形成し、リソグラフィー技術により所定の領域のゲ
ート酸化膜２／Ｉをエツチングし、ごく薄いトンネル酸
化膜２５を約１００人の厚さに形成する。
この後、多結晶シリコンを約４０００Ａ堆積し、リンを
拡散させて抵抗値を下げた後、ホトリソグラフィー技術
を用いて下地のフローティングゲート２６を形成する。
拡散させて抵抗値を下げた後、ホトリソグラフィー技術
を用いて下地のフローティングゲート２６を形成する。
次に第２図（ｂ）に示すように熱酸化によりこのフロー
ティングゲート２６の表面に酸化膜２７を約５００への
厚さに形成し、その後この酸化膜２７の表面に再度多結
晶シリコンを約４０００人の厚さにｊ（を積してリン拡
散を行い同様に抵抗値を下げる。そしてもの堆積した多
結晶シリコン層にバターニング処理を施してコントロー
ルゲート２８を形成する。
ティングゲート２６の表面に酸化膜２７を約５００への
厚さに形成し、その後この酸化膜２７の表面に再度多結
晶シリコンを約４０００人の厚さにｊ（を積してリン拡
散を行い同様に抵抗値を下げる。そしてもの堆積した多
結晶シリコン層にバターニング処理を施してコントロー
ルゲート２８を形成する。
続いて熱酸化によりこのコントロールゲート２８の表面
に酸化膜３７を約５００人の厚さに形成する。なおコン
トロールゲート２８の表面に形成する酸化膜３７は３層
構造の複合膜として形成することも可能であり、その場
合には酸化膜を下地とし窒化膜をその表面に形成しこの
窒化膜の表面をさらに軽く酸化することにより形成する
。
に酸化膜３７を約５００人の厚さに形成する。なおコン
トロールゲート２８の表面に形成する酸化膜３７は３層
構造の複合膜として形成することも可能であり、その場
合には酸化膜を下地とし窒化膜をその表面に形成しこの
窒化膜の表面をさらに軽く酸化することにより形成する
。
このような３層構造を用いると酸化膜３７の厚さを４０
０人にまで薄く形成することが可能でおる。
０人にまで薄く形成することが可能でおる。
ついで、第２図（Ｃ）に示ずようにリソグラフィー技術
を用いて酸化膜３７の所定の領域にコンタクトホール３
６を形成し、再度多結晶シリコンを約４０００人の厚さ
に堆積し、リン拡散を施して抵抗値を下げた後バターニ
ングを行い、第２のフローティングゲート２つを形成す
る。
を用いて酸化膜３７の所定の領域にコンタクトホール３
６を形成し、再度多結晶シリコンを約４０００人の厚さ
に堆積し、リン拡散を施して抵抗値を下げた後バターニ
ングを行い、第２のフローティングゲート２つを形成す
る。
これにより第１のフローティングゲート２６と第２のフ
ローティングゲート２つとは電気的に接続され、且つコ
ントロールゲート２８の下面および上面においてこれと
対向するような構造が得られる。
ローティングゲート２つとは電気的に接続され、且つコ
ントロールゲート２８の下面および上面においてこれと
対向するような構造が得られる。
次に熱酸化によりフローディングゲート２９の表面に酸
化膜３１を形成してソースドレイン形成予定領域（図示
せず）にヒ素イオンを３５Ｋｅｙのエネルギーで５ Ｘ
１０１５ｃｔｒｒ−２のドーズ量でイオン注入して高
濃度領域（図示Ｖず）を形成する。
化膜３１を形成してソースドレイン形成予定領域（図示
せず）にヒ素イオンを３５Ｋｅｙのエネルギーで５ Ｘ
１０１５ｃｔｒｒ−２のドーズ量でイオン注入して高
濃度領域（図示Ｖず）を形成する。
最後に居間絶縁膜３０を基板全面に堆積して素子を完成
させる。
させる。
この後リフローコンタクト開孔およびアルミニウム配線
等の通常の半導体記憶装置で使用される技術を用いて行
い、ＥＥＰＲＯＭセルを作成する。
等の通常の半導体記憶装置で使用される技術を用いて行
い、ＥＥＰＲＯＭセルを作成する。
なお、実施例ではｎチャネル型の半導体装置を示したが
Ｐチャネル型のものも同様に形成できる。
Ｐチャネル型のものも同様に形成できる。
（発明の効果）
以上説明したように本発明ではコントロールゲートの上
面、下面がそれぞれフローティングゲー１−に絶縁膜を
介して対向した構造となっているため、コントロールゲ
ー１へとフローティングゲート間のカップリング容量が
大きくなる。
面、下面がそれぞれフローティングゲー１−に絶縁膜を
介して対向した構造となっているため、コントロールゲ
ー１へとフローティングゲート間のカップリング容量が
大きくなる。
したがってカップリング比がセルサイズの増大をＩｎ
＜ことなく大きく確保することができる。
＜ことなく大きく確保することができる。
第１図は本考案の一実施例を示す素子断面図、第２図は
本発明の製造方法を説明するための工程別素子断面図、
第３図は従来のＥＥＰＲＯＭの構造を示す断面図である
。 ６．２６・・・第１のフローティングゲート、７．１１
．２７．３７・・・絶縁膜、８，２８・・・コントロー
ルゲート、１２．２９・・・第２のフローティングゲー
ト。 出願人代理人 佐 藤 −雄 第３図
本発明の製造方法を説明するための工程別素子断面図、
第３図は従来のＥＥＰＲＯＭの構造を示す断面図である
。 ６．２６・・・第１のフローティングゲート、７．１１
．２７．３７・・・絶縁膜、８，２８・・・コントロー
ルゲート、１２．２９・・・第２のフローティングゲー
ト。 出願人代理人 佐 藤 −雄 第３図
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面に第１の絶縁膜を介して第１のフロ
ーティングゲートとコントロールゲートとが対向するよ
うに形成された半導体記憶装置において、前記コントロ
ールゲートの前記第１のフローティングゲートが存在す
る面の逆側表面に第２の絶縁膜を介して第２のフローテ
ィングゲートを前記コントロールゲートに対向するよう
に設け、前記第１のフローティングゲートと前記第２の
フローティングゲートとを電気的に接続したことを特徴
とする半導体記憶装置。 ２、コントロールゲートおよびフローティングゲートが
多結晶シリコン層でなる特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173055A JPS6329979A (ja) | 1986-07-23 | 1986-07-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61173055A JPS6329979A (ja) | 1986-07-23 | 1986-07-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329979A true JPS6329979A (ja) | 1988-02-08 |
Family
ID=15953378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61173055A Pending JPS6329979A (ja) | 1986-07-23 | 1986-07-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329979A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166850A (ja) * | 1986-01-16 | 1987-07-23 | Rheon Autom Mach Co Ltd | 包被切断方法 |
| JPS62278935A (ja) * | 1986-05-26 | 1987-12-03 | レオン自動機株式会社 | 包被切断装置 |
| JPH02177478A (ja) * | 1988-08-11 | 1990-07-10 | Sgs Thomson Microelectron Sa | 大規模ｅｐｒｏｍメモリ及びその製造方法 |
| JPH02138583U (ja) * | 1989-04-26 | 1990-11-19 | ||
| JPH05268865A (ja) * | 1992-03-30 | 1993-10-19 | Rheon Autom Mach Co Ltd | あんぱん等の製造方法 |
| US5894147A (en) * | 1994-08-30 | 1999-04-13 | National Semiconductor Corporation | Memory transistor having underlapped floating gate |
| US6362046B1 (en) * | 1994-08-30 | 2002-03-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing electrical writing and erasing of information and method of manufacturing the same |
-
1986
- 1986-07-23 JP JP61173055A patent/JPS6329979A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0452738B2 (ja) * | 1986-05-26 | 1992-08-24 | Rheon Automatic Machinery Co | |
| JPH02177478A (ja) * | 1988-08-11 | 1990-07-10 | Sgs Thomson Microelectron Sa | 大規模ｅｐｒｏｍメモリ及びその製造方法 |
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| JPH0525432Y2 (ja) * | 1989-04-26 | 1993-06-28 | ||
| JPH05268865A (ja) * | 1992-03-30 | 1993-10-19 | Rheon Autom Mach Co Ltd | あんぱん等の製造方法 |
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| US6362046B1 (en) * | 1994-08-30 | 2002-03-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device allowing electrical writing and erasing of information and method of manufacturing the same |
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