KR980006351A - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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KR980006351A
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KR
South Korea
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storage electrode
forming
polysilicon layer
photoresist pattern
semiconductor device
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Application number
KR1019960024304A
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Inventor
박정수
Original Assignee
김주용
현대전자산업 주식회사
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 메모리소자에 구비되는 캐패시터의 용량을 증대시키기 위하여 저장전극의 표면적을 증대시킬 수 있도록 하기 위하여 저장전극의 양단부에 있는 하부 절연막의 일정 두께를 식각하여 홈을 형성하고 그 표면에 저장전극용 폴리실리콘층을 증착함으로써 저장전극의 표면적이 증대된다.

Description

반도체소자의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 및 제4도는 본 발명에 의해 캐패시터 저장전극을 제조하는 단계를 도시한 단면도.

Claims (2)

  1. 반도체소자 캐패시터 제조방법에 있어서, 반도체기판에 MOS트랜지스터가 구비되고, 그 상부에 평탄화용 절연막을 형성하고, 저장전극의 표면적을 증대시키기 위하여 상기 게이트 전극과 일정부분 오버랩되며, 저장전극의 양단부에 내측으로 위치하는 곳에서 일정부분 감광막이 제거된 감광막 패턴을 형성하는 단계와, 노출된 저부의 절연막을 일정 두께 식각하여 홈을 형성하는 단계와, 상기 감광막 패턴을 제거하고, 상기 트랜지스터의 확산영역이 노출되는 콘택홀을 형성하는 단계와, 전체적으로 저장전극용 폴리실리콘층을 일정 두께로 증착하고, 저장전극 마스크를 이용한 식각공정으로 폴리실리콘층을 일정 부분을 식각하여 저장전극으로 이용된느 폴리실리콘층 패턴을 형성하여 그로 인하여 상기 홈에 의해 표면적이 증대되도록 형성하는 단계를 포함하는 캐패시터 저장전극 제조방법.
  2. 제1항에 있어서, 상기 절연막의 두께는 홈의 깊이를 고려하여 두껍게 형성하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
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