JPH0536925A - キヤパシタの製造方法 - Google Patents
キヤパシタの製造方法Info
- Publication number
- JPH0536925A JPH0536925A JP3211322A JP21132291A JPH0536925A JP H0536925 A JPH0536925 A JP H0536925A JP 3211322 A JP3211322 A JP 3211322A JP 21132291 A JP21132291 A JP 21132291A JP H0536925 A JPH0536925 A JP H0536925A
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- Japan
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- film
- charge storage
- polysilicon
- capacitor
- interlayer insulating
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- Pending
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Abstract
(57)【要約】
【目的】 能率的に電荷蓄積容量の大きいキャパシタを
製造できるキャパシタの製造方法を提供することを目的
とする。 【構成】 シリコン基板上に層間絶縁膜を形成した後、
層間絶縁膜をガスプラズマエッチングし、その表面に無
数の微小な凹凸を形成し、この層間絶縁膜上に電荷蓄積
電極として、ポリシリコン膜を形成するようにしたもの
である。
製造できるキャパシタの製造方法を提供することを目的
とする。 【構成】 シリコン基板上に層間絶縁膜を形成した後、
層間絶縁膜をガスプラズマエッチングし、その表面に無
数の微小な凹凸を形成し、この層間絶縁膜上に電荷蓄積
電極として、ポリシリコン膜を形成するようにしたもの
である。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶素子など
に利用されるキャパシタの製造方法に関するものであ
る。
に利用されるキャパシタの製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体記憶素子の一種であるダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリ
セル構造の一つに、図３に示すようなスタックト・キャ
パシタ・セルがある。
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）のメモリ
セル構造の一つに、図３に示すようなスタックト・キャ
パシタ・セルがある。
【０００３】図中の１はＳｉ基板、２はフィールド酸化
膜、３は第１ポリシリコン（ワード線）、４は層間絶縁
膜、５は第２ポリシリコン（キャパシタの電荷蓄積電
極）、６はキャパシタ誘電膜、７は第３ポリシリコン
（キャパシタのプレート電極）、８はスイッチング・ト
ランジスタである。
膜、３は第１ポリシリコン（ワード線）、４は層間絶縁
膜、５は第２ポリシリコン（キャパシタの電荷蓄積電
極）、６はキャパシタ誘電膜、７は第３ポリシリコン
（キャパシタのプレート電極）、８はスイッチング・ト
ランジスタである。
【０００４】このメモリセルはキャパシタ誘電膜６に蓄
積された電荷の有無で「１」と「０」の情報を記憶し、
スイッチングトランジスタ８のオンオフで読み出し書き
込みおよび記憶保持などの動作を行っている。
積された電荷の有無で「１」と「０」の情報を記憶し、
スイッチングトランジスタ８のオンオフで読み出し書き
込みおよび記憶保持などの動作を行っている。
【０００５】このメモリセルのキャパシタ部では、
（１）種々の要因で起こる電荷の漏えいに対してある一
定時間記憶状態を保持するため、（２）センスアンプの
感度以上の信号を得るため、（３）アルファ線によるソ
フトエラー対策のため、ある値以上の電荷蓄積量を確保
する必要がある。
（１）種々の要因で起こる電荷の漏えいに対してある一
定時間記憶状態を保持するため、（２）センスアンプの
感度以上の信号を得るため、（３）アルファ線によるソ
フトエラー対策のため、ある値以上の電荷蓄積量を確保
する必要がある。
【０００６】このスタックト・キャパシタ・セルの電荷
蓄積量Ｃｓは電荷蓄積電極（第２ポリシリコン５）とプ
レート電極（第３ポリシリコン７）の間に挟まれたキャ
パシタ誘電膜６の面積Ｓ、その誘電率εとその膜厚ｄお
よび「１」と「０」の書込み電圧差Ｖにより、Ｃｓ＝ε
・Ｓ・Ｖ／２ｄと表わされる。
蓄積量Ｃｓは電荷蓄積電極（第２ポリシリコン５）とプ
レート電極（第３ポリシリコン７）の間に挟まれたキャ
パシタ誘電膜６の面積Ｓ、その誘電率εとその膜厚ｄお
よび「１」と「０」の書込み電圧差Ｖにより、Ｃｓ＝ε
・Ｓ・Ｖ／２ｄと表わされる。
【０００７】近年の半導体記憶素子の高集積化に伴うメ
モリセル寸法の縮小により、キャパシタ誘電膜６の面積
Ｓが減少し、前述のある値以上のＣｓを確保することが
困難になってきている。
モリセル寸法の縮小により、キャパシタ誘電膜６の面積
Ｓが減少し、前述のある値以上のＣｓを確保することが
困難になってきている。
【０００８】この問題を解決する方法の一例として「Ex
tended Abstracts of the 21st Conference on Solid S
tate Devices and Materials,Tokyo、1988、PP137-140
」に開示されるものがある。その方法は電荷蓄積電極
表面に微小な凹凸を多数形成し、キャパシタ誘電膜の面
積Ｓを増加させることで、電荷蓄積量Ｃｓを増加させた
ものである。その凹凸の形成手順を図４に示す。
tended Abstracts of the 21st Conference on Solid S
tate Devices and Materials,Tokyo、1988、PP137-140
」に開示されるものがある。その方法は電荷蓄積電極
表面に微小な凹凸を多数形成し、キャパシタ誘電膜の面
積Ｓを増加させることで、電荷蓄積量Ｃｓを増加させた
ものである。その凹凸の形成手順を図４に示す。
【０００９】まず、図４（ａ）において、符号１〜５で
示す部分は図３と同じであり、その説明を省略するが、
電荷蓄積電極としての第２ポリシリコン５上にスピン・
オン・グラス（以下、ＳＯＧという）とレジストの混合
物９を塗布し、１６０℃でベーク後、弗酸緩衝液中でＳ
ＯＧを選択的にエッチングし、図４（ｂ）に示すごと
く、レジスト粒子１０をポリシリコン５上に残す。
示す部分は図３と同じであり、その説明を省略するが、
電荷蓄積電極としての第２ポリシリコン５上にスピン・
オン・グラス（以下、ＳＯＧという）とレジストの混合
物９を塗布し、１６０℃でベーク後、弗酸緩衝液中でＳ
ＯＧを選択的にエッチングし、図４（ｂ）に示すごと
く、レジスト粒子１０をポリシリコン５上に残す。
【００１０】このレジスト粒子１０をマスクにポリシリ
コン５をエッチングすることで、図４（ｃ）に示すごと
く、ポリシリコン５上に微小な凹凸が多数形成される。
コン５をエッチングすることで、図４（ｃ）に示すごと
く、ポリシリコン５上に微小な凹凸が多数形成される。
【００１１】しかる後に、この凹凸ポリシリコン５上に
キャパシタ誘電膜を形成することにより、キャパシタ誘
電膜の面積Ｓが増加し、凹凸がない場合に比較し、２倍
程度の電荷蓄積量Ｃｓが得られる。
キャパシタ誘電膜を形成することにより、キャパシタ誘
電膜の面積Ｓが増加し、凹凸がない場合に比較し、２倍
程度の電荷蓄積量Ｃｓが得られる。
【００１２】このように、ポリシリコン（電荷蓄積電
極）上に凹凸を形成する方法は、メモリセル寸法の縮小
するなかで電荷蓄積量Ｃｓを確保するという点では非常
に有効である。
極）上に凹凸を形成する方法は、メモリセル寸法の縮小
するなかで電荷蓄積量Ｃｓを確保するという点では非常
に有効である。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の表面凹凸形成法には、ポリシリコン表面を
凹凸にするため、 （ａ）ＳＯＧとレジストの混合物をポリシリコン上に塗
布する。 （ｂ）１６０℃でベークする。 （ｃ）弗酸溶液に浸漬する。 （ｄ）ポリシリコンをエッチングする。 というように、工程が複雑であるという問題点があっ
た。
ような従来の表面凹凸形成法には、ポリシリコン表面を
凹凸にするため、 （ａ）ＳＯＧとレジストの混合物をポリシリコン上に塗
布する。 （ｂ）１６０℃でベークする。 （ｃ）弗酸溶液に浸漬する。 （ｄ）ポリシリコンをエッチングする。 というように、工程が複雑であるという問題点があっ
た。
【００１４】この発明は前記従来技術が持っている問題
点のうち、電荷蓄積電極表面を凹凸に形成する工程が複
雑であるという問題点について解決したキャパシタの製
造方法を提供するものである。
点のうち、電荷蓄積電極表面を凹凸に形成する工程が複
雑であるという問題点について解決したキャパシタの製
造方法を提供するものである。
【００１５】
【課題を解決するための手段】この発明は前記問題点を
解決するために、キャパシタの製造方法において、層間
絶縁膜をガスプラズマでエッチングして表面に無数の微
小な凹凸を形成したポリシリコン膜を堆積させる工程を
導入したものである。
解決するために、キャパシタの製造方法において、層間
絶縁膜をガスプラズマでエッチングして表面に無数の微
小な凹凸を形成したポリシリコン膜を堆積させる工程を
導入したものである。
【００１６】
【作用】この発明によれば、キャパシタの製造方法にお
いて、以上のような工程を導入したので、電荷蓄積電極
としてのポリシリコン層を形成する前に、絶縁膜層表面
を微小な凹凸にし、その上にポリシリコン膜を堆積させ
ることにより、表面に微小な凹凸を有するポリシリコン
層を形成することにより、能率的に電荷蓄積容量の大き
いキャパシタが得られ、したがって、前記問題点を除去
できる。
いて、以上のような工程を導入したので、電荷蓄積電極
としてのポリシリコン層を形成する前に、絶縁膜層表面
を微小な凹凸にし、その上にポリシリコン膜を堆積させ
ることにより、表面に微小な凹凸を有するポリシリコン
層を形成することにより、能率的に電荷蓄積容量の大き
いキャパシタが得られ、したがって、前記問題点を除去
できる。
【００１７】
【実施例】以下、この発明のキャパシタの製造方法の実
施例について図面に基づき説明する。図１（ａ）〜図１
（ｃ）はその一実施例を説明するための工程断面図であ
り、まず、図１（ａ）における１１はシリコン基板、１
２はフィールド酸化膜、１３は第１ポリシリコン（ワー
ド線）、１４は層間絶縁膜、１５はセルコンタクト部で
ある。
施例について図面に基づき説明する。図１（ａ）〜図１
（ｃ）はその一実施例を説明するための工程断面図であ
り、まず、図１（ａ）における１１はシリコン基板、１
２はフィールド酸化膜、１３は第１ポリシリコン（ワー
ド線）、１４は層間絶縁膜、１５はセルコンタクト部で
ある。
【００１８】この図１（ａ）は、半導体基体上におい
て、膜厚４０００ÅのＣＶＤ酸化膜よりなる層間絶縁膜
１４にセルコンタクト１５を開孔させた後のメモリ・セ
ル部断面図である。
て、膜厚４０００ÅのＣＶＤ酸化膜よりなる層間絶縁膜
１４にセルコンタクト１５を開孔させた後のメモリ・セ
ル部断面図である。
【００１９】次に、平行平板型プラズマ処理装置を用
い、図１（ｂ）に示すように、層間絶縁膜１４（酸化
膜）をスポット状にエッチングする。このときのプラズ
マ生成条件は、圧力１３３Pa、ＣＦ4 ＝４０sccm、ＣＨ
Ｆ3 ＝８０sccm、高周波電力７５０Ｗであり、エッチン
グ時間は３０秒である。これにより、高低差２０００Å
程度の凹凸が層間絶縁膜１４の表面に形成される。
い、図１（ｂ）に示すように、層間絶縁膜１４（酸化
膜）をスポット状にエッチングする。このときのプラズ
マ生成条件は、圧力１３３Pa、ＣＦ4 ＝４０sccm、ＣＨ
Ｆ3 ＝８０sccm、高周波電力７５０Ｗであり、エッチン
グ時間は３０秒である。これにより、高低差２０００Å
程度の凹凸が層間絶縁膜１４の表面に形成される。
【００２０】ここで、層間絶縁膜１４がスポット状にエ
ッチングされる理由は、この実施例のように全ガス量流
量に対するＣＨＦ3 の割合Ｒを６５％以上にした場合、
図２（ａ）のごとく、プラズマが不安定な間（放電開始
後数秒間）に層間絶縁膜１４の表面にフロロ・カーボン
系ポリマ１７が付着し、これが図２（ｂ）のごとく、プ
ラズマが安定した後に始まる層間絶縁膜１４のエッチン
グの一時的なマスクとなるため、図２（ｃ）に示すごと
く、フロロ・カーボン系ポリマ１７が付着した部分と、
それが付着しなかった部分とでエッチング量に差が出る
ためである。
ッチングされる理由は、この実施例のように全ガス量流
量に対するＣＨＦ3 の割合Ｒを６５％以上にした場合、
図２（ａ）のごとく、プラズマが不安定な間（放電開始
後数秒間）に層間絶縁膜１４の表面にフロロ・カーボン
系ポリマ１７が付着し、これが図２（ｂ）のごとく、プ
ラズマが安定した後に始まる層間絶縁膜１４のエッチン
グの一時的なマスクとなるため、図２（ｃ）に示すごと
く、フロロ・カーボン系ポリマ１７が付着した部分と、
それが付着しなかった部分とでエッチング量に差が出る
ためである。
【００２１】この実施例では、Ｒ≒６７％としたが、同
様のエッチングは６５≦Ｒ≦１００（％）の範囲でも可
能である。
様のエッチングは６５≦Ｒ≦１００（％）の範囲でも可
能である。
【００２２】以上のように、層間絶縁膜１４をスポット
状にエッチングすることにより、層間絶縁膜１４の表面
に凹凸を形成し、この上に、図１（ｃ）に示すように、
ポリシリコン１６（電荷蓄積電極）を１０００Å堆積さ
せることにより、第２ポリシリコン１６の表面にも凹凸
が形成される。
状にエッチングすることにより、層間絶縁膜１４の表面
に凹凸を形成し、この上に、図１（ｃ）に示すように、
ポリシリコン１６（電荷蓄積電極）を１０００Å堆積さ
せることにより、第２ポリシリコン１６の表面にも凹凸
が形成される。
【００２３】次に、図示しないが第２ポリシリコン１６
の凹凸表面にキャパシタ誘電膜を形成し、さらに、その
上に第３ポリシリコンによってキャパシタのプレート電
極を形成することにより、キャパシタを完成させる。
の凹凸表面にキャパシタ誘電膜を形成し、さらに、その
上に第３ポリシリコンによってキャパシタのプレート電
極を形成することにより、キャパシタを完成させる。
【００２４】
【発明の効果】以上、詳細に説明したように、この発明
の製造方法によれば、層間絶縁膜をスポット状エッチン
グし、次に電荷蓄積膜となる第２ポリシリコン膜を通常
の方法で堆積させるようにしたので、電荷蓄積電極の表
面を凹凸とすることができ、従来方法に比較し能率的に
電荷蓄積量の大きいキャパシタを製造することが可能と
なる。
の製造方法によれば、層間絶縁膜をスポット状エッチン
グし、次に電荷蓄積膜となる第２ポリシリコン膜を通常
の方法で堆積させるようにしたので、電荷蓄積電極の表
面を凹凸とすることができ、従来方法に比較し能率的に
電荷蓄積量の大きいキャパシタを製造することが可能と
なる。
【図１】この発明のキャパシタの製造方法の一実施例の
工程断面図。
工程断面図。
【図２】同上実施例における層間絶縁膜のスポットエッ
チング工程断面図。
チング工程断面図。
【図３】従来のスタックト・キャパシタ・セルの断面
図。
図。
【図４】従来のキャパシタ誘電膜表面の凹凸形成法の工
程断面図。
程断面図。
１１ シリコン基板 １２ フィールド酸化膜 １３ 第１ポリシリコン １４ 層間絶縁膜（酸化膜） １５ セルコンタクト部 １６ 第２ポリシリコン（電荷蓄積電極） １７ クロロ・カーボン系ポリマ
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基体上に形成した層間絶縁膜をガ
スプラズマエッチングしてその表面に無数の微小な凹凸
を形成する工程と、 上記層間絶縁膜上に電荷蓄積電極としてのポリシリコン
膜を堆積させる工程と、 よりなるキャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211322A JPH0536925A (ja) | 1991-07-30 | 1991-07-30 | キヤパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211322A JPH0536925A (ja) | 1991-07-30 | 1991-07-30 | キヤパシタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536925A true JPH0536925A (ja) | 1993-02-12 |
Family
ID=16604036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211322A Pending JPH0536925A (ja) | 1991-07-30 | 1991-07-30 | キヤパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892702A (en) * | 1993-07-07 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
-
1991
- 1991-07-30 JP JP3211322A patent/JPH0536925A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892702A (en) * | 1993-07-07 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device and method of manufacturing the same |
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