CN107680939A - Finfet及其形成方法 - Google Patents

Finfet及其形成方法 Download PDF

Info

Publication number
CN107680939A
CN107680939A CN201710647365.7A CN201710647365A CN107680939A CN 107680939 A CN107680939 A CN 107680939A CN 201710647365 A CN201710647365 A CN 201710647365A CN 107680939 A CN107680939 A CN 107680939A
Authority
CN
China
Prior art keywords
substrate
fin
pseudo
active
fin structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710647365.7A
Other languages
English (en)
Other versions
CN107680939B (zh
Inventor
张哲诚
巫柏奇
林志翰
曾鸿辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107680939A publication Critical patent/CN107680939A/zh
Application granted granted Critical
Publication of CN107680939B publication Critical patent/CN107680939B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

本发明的实施例提供了一种形成半导体结构的方法，包括在衬底上形成第一有源鳍结构和第二有源鳍结构。在衬底上形成伪鳍结构，该伪鳍结构介于第一有源鳍结构和第二有源鳍结构之间。去除伪鳍结构以暴露衬底的第一部分，衬底的第一部分直接设置在伪鳍结构之下。在衬底的第一部分上形成多个突起部件。在衬底的第一部分上方形成浅沟槽隔离(STI)区，该STI区覆盖多个突起部件，第一有源鳍结构的至少部分和第二有源鳍结构的至少部分在STI区的最高表面之上延伸。本发明的实施例还提供了一种半导体结构。

Description

FINFET及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及FINFET及其形成方法。
背景技术
半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其他电子设备。半导体器件通常通过以下步骤来制造：在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，并且使用光刻来图案化各个材料层以在衬底上形成电路组件和元件来。
晶体管是在半导体器件中经常会用到的元件。例如，在单个集成电路(IC)上可能有大量的晶体管(例如，成百的，上千的或成百万的晶体管)。作为实例，用于半导体器件制造的常见晶体管类型是金属氧化物半导体场效应晶体管(MOSFET)。平面晶体管(例如，平面MOSFET)通常包括设置在衬底中的沟道区上方的栅极电介质，以及形成在栅极电介质上方的栅电极。在沟道区的两侧形成晶体管的源极区和漏极区。
多栅极场效应晶体管(MuGFET)是半导体技术中近期的发展。一种类型的MuGFET称为鳍式场效应晶体管(FinFET)，该FinFET是一种包括鳍状半导体材料的晶体管结构，该鳍状半导体材料垂直地突出于集成电路的半导体表面。
发明内容
根据本发明的一方面，提供了一种形成半导体结构的方法，包括：在衬底上形成第一有源鳍结构和第二有源鳍结构；在所述衬底上形成伪鳍结构，所述伪鳍结构介于所述第一有源鳍结构和所述第二有源鳍结构之间；去除所述伪鳍结构以暴露所述衬底的第一部分，所述衬底的第一部分直接设置在所述伪鳍结构之下；在所述衬底的第一部分上形成多个突起部件；以及在所述衬底的第一部分上方形成浅沟槽隔离(STI)区，所述浅沟槽隔离区覆盖所述多个突起部件，所述第一有源鳍结构的至少部分和所述第二有源鳍结构的至少部分在所述浅沟槽隔离区的最高表面之上延伸。
根据本发明的另一方面，提供了一种形成半导体结构的方法，包括：在衬底上形成第一有源基底和第二有源基底；在所述衬底上形成伪基底，所述伪基底介于所述第一有源基底和所述第二有源基底之间；在所述第一有源基底上形成多个第一有源鳍；在所述第二有源基底上形成多个第二有源鳍；在所述伪基底上形成多个伪鳍；对所述多个伪鳍和所述伪基底实施第一蚀刻工艺，以去除所述多个伪鳍和所述伪基底并且在所述衬底中形成凹槽；对所述凹槽的底部实施第二蚀刻工艺以在所述凹槽的底部上形成多个突起部件；以及在所述凹槽中形成浅沟槽隔离(STI)区，所述浅沟槽隔离区的最顶面位于所述多个第一有源鳍的最顶面和所述多个第二有源鳍的最顶面之下。
根据本发明的又一方面，提供了一种半导体结构结构，包括：多个第一鳍，位于衬底上方，由多个第一凹槽分离相邻的第一鳍；多个第二鳍，位于所述衬底上方，由多个第二凹槽分离相邻的第二鳍；第三凹槽，位于所述衬底中，所述第三凹槽介于所述多个第一鳍和所述多个第二鳍之间，所述第三凹槽的底部低于所述多个第一凹槽的底部和所述多个第二凹槽的底部，以及多个突起部件，位于所述第三凹槽的底部上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A至图11B示出根据一些实施例的制造鳍结构的各个中间阶段的顶视图和截面图。
图12A至图12E示出根据一些实施例的鳍结构的截面图。
图13A至图13C示出根据一些实施例的鳍结构的截面图。
图14至图18C示出根据一些实施例的制造半导体器件的各个中间阶段的截面图。
图19A、图19B和图19C示出根据一些实施例的半导体器件的截面图。
图20是根据一些实施例示出的形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
将针对特定背景，即鳍结构及其形成方法来描述实施例。在一些实施例中，鳍结构可用于形成鳍式场效应晶体管(FinFET)。本文描述的各个实施例允许扩大的鳍蚀刻工艺窗口、用于应变的源极和漏极(SSD)外延(EPI)工艺的较好的临界尺寸(CD)负载、CVD应力效应(翘曲)改进、较好的晶圆验收测试(WAT)和可靠性、较好的电路探针(CP)产量性能。
图1A至图11B示出根据一些实施例的制造鳍结构的各个中间阶段的顶视图和截面图，其中图“A”表示顶视图，图“B”表示沿着相应图“A”的线B-B截取的截面图。在一些实施例中，可以对鳍结构实施进一步的工艺步骤以形成FinFET，如以下参考图14至图18C所述。图1A和图1B示出衬底101的顶视图和截面图，该衬底可以是晶圆100的部分。衬底101可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘体层上的半导体材料层。例如，绝缘体层可以是埋氧(BOX)层、氧化硅层等。通常在硅衬底或玻璃衬底的衬底上提供绝缘体层。还可以使用诸如多层衬底或渐变衬底的其他衬底。在一些实施例中，衬底101的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。
衬底101可以包括集成电路器件(未示出)。本领域技术人员应当意识到，诸如晶体管、二极管、电容器、电阻器等或它们的组合的各种集成电路器件可以形成在衬底101中或上以生成用于最终FinFET的设计的结构和功能性需求。可以使用任何合适的方法形成集成电路器件。
在一些实施例中，在衬底101上方形成第一掩模层103，在第一掩模层103上方形成第二掩模层105，并且在第二掩模层105上方形成第三掩模层107。第一掩模层103可以是包括氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合的硬掩模。在第一掩模层103包括氮化硅的一些实施例中，可以使用热氮化、等离子体阳极氮化、低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)等或它们的组合形成第一掩模层103。在一些实施例中，第一掩模层103可以具有介于约和约之间的厚度。应当理解，贯穿本说明书的所引用的值是示例性的，并且在不改变本发明的原理的情况下还可以采用不同的值。
第二掩模层105可以是包括诸如氧化硅等的氧化物的硬掩模。第二掩模层105还可以称为垫氧化物。在一些实施例中，可以使用原子层沉积(ALD)、化学汽相沉积(CVD)、热氧化等或它们的组合来形成第二掩模层105。在一些实施例中，第二掩模层105可以具有介于约和约 之间的厚度。可以使用与第一掩模层103类似的材料和方法来形成第三掩模层107，因此这里不再重复描述。在一些实施例中，第三掩模层107可以具有介于约和约之间的厚度。第一掩模层103、第二掩模层105和第三掩模层107的叠件还可以称为掩模叠件109或硬掩模叠件109。
进一步参考图1A和图1B，图案化掩模叠件109的第三掩模层107以在第三掩模层107中形成多个开口111。在一些实施例中，可以使用合适的光刻和蚀刻工艺图案化第三掩模层107。在其他实施例中，可以使用诸如自对准双重图案化(SADP)工艺、自对准四重图案化(SAQP)工艺等多重图案化工艺来形成图案化的第三掩模层107，该多重图案化工艺允许形成具有减小的临界尺寸(CD)和间距的部件。在这种实施例中，可以在掩模叠件109上方形成一个或多个额外的掩模层(未示出)、一个或多个芯轴层(未示出)和一个或多个间隔件层(未示出)。例如，在第二掩模层105上方形成芯轴层(未示出)并且图案化芯轴层。在图案化的芯轴层的侧壁上形成图案化的第三掩模层107。随后，去除图案化的芯轴层，留下图案化的第三掩模层107。在所示的实施例中，图案化的第三掩模层107的未去除部件107A具有均匀的宽度和间距。在其他实施例中，图案化的第三掩模层107的部件107A可以具有不均匀的宽度和/或不均匀的间距。
在一些实施例中，在掩模叠件109上方形成具有开口115的图案化的掩模层113。图案化的掩模层113可以包括诸如光刻胶材料的可光图案化(photo-patternable)材料，并且可以使用旋涂等形成。可选地，图案化的掩模层113可以包括非可光图案化的材料。在其他实施例中，图案化的掩模层113可以包括由可光图案化材料层和非可光图案化材料层形成的多层掩模。在图案化的掩模层113包括光刻胶材料的一些实施例中，照射(曝光)并且显影光刻胶材料以去除光刻胶材料的部分且形成开口115。在所示实施例中，每个开口115均暴露图案化的第三掩模层107的两个部件107A。在其他实施例中，每个开口115均可以暴露图案化的第三掩模层107的少于或多于两个部件107A。
参考图2A和图2B，使用合适的蚀刻工艺去除第三掩模层107的暴露部件107A。在第三掩模层107包括氮化硅的一些实施例中，使用热磷酸(H3PO4)作为蚀刻剂的湿法工艺中选择性地去除第三掩模层107的暴露部件107A。随后，使用合适的去除工艺来去除图案化的掩模层113(参见图1A和图1B)。在图案化的掩模113由光刻胶材料形成的一些实施例中，例如，可以使用灰化工艺并且接着通过湿清洗工艺来去除图案化的掩模层113。在一些实施例中，在去除图案化的掩模层113之后，在第二掩模层105和第三掩模层107上方共形地形成覆盖层(未示出)。覆盖层可以包括氮化硅并且可以具有介于约和约之间的厚度。
进一步参考图2A和图2B，在去除图案化的第三掩模层107的暴露部件107A之后，所得到的图案化的第三掩模层107包括原始开口111和新开口201，由于去除了图案化的第三掩模层107的暴露部件107A而形成新开口201。在一些实施例中，开口201的宽度W2大于开口111的宽度W1。例如，在通过去除图案化的第三掩模层107的两个部件107A而形成每个开口201的一些实施例中，开口201的宽度W2近似等于开口111的宽度W1的三倍和图案化的第三掩模层107的部件107A的宽度W3的两倍之和。开口111的宽度W1可以介于约和约之间，并且开口201的宽度W2可以介于约和约之间，并且图案化的第三掩模层107的部件107A的宽度W3可以介于约和约之间。
参考图3A和图3B，图案化掩模叠件109的第一掩模层103和第二掩模层105以在掩模叠件109中形成开口301A和301B，同时使用第三掩模层107(参见图2A和图2B)作为蚀刻掩模。在一些实施例中，使用一个或多个合适的蚀刻工艺来图案化掩模叠件109的第一掩模层103和第二掩模层105。在图案化工艺期间，可以消耗第三掩模层107。开口301A和301B暴露衬底101的部分。如图3A和图3B所示的开口301A和301B的图案以及掩模叠件109的未去除部分303的图案仅用于说明。在其他实施例中，可以根据所得到的FinFET的设计要求来改变开口301A和301B的图案以及掩模叠件109的未去除部分303的图案。开口301A对应于开口111(参见图2A和2B)，并且可以具有近似等于宽度W1的宽度。开口301B对应于开口201(参见图2A和2B)，并且可以具有近似等于宽度W2的宽度。
参考图4A和图4B，图案化衬底101以在衬底101中形成开口401A和401B。开口401A对应于掩模叠件109中的相应开口301A，并且开口401B对应于掩模叠件109中的相应开口301B(参见图3A和图3B)。从顶部观察时，开口401A可以具有与开口301A类似的图案，并且从顶部观察时，开口401B可以具有与开口301B类似的图案。在一些实施例中，开口401B的宽度可以大于开口401A的宽度。开口401A和401B的深度D1可以介于约和约之间。衬底101的介于开口401A和401B中的相邻开口之间的半导体材料条构成鳍403A、403B和403C。在一些实施例中，通过相应的开口401A分离相邻的鳍403A，通过相应的开口401A分离相邻的开口403B，并且通过相应的开口401A分离相邻的鳍403C。此外，鳍组403A通过相应的开口401B与鳍组403B分离，并且鳍组403B通过相应的开口401B与鳍组403C分离。在一些实施例中，可以通过使用掩模叠件109的未去除部分303作为蚀刻掩模的合适的蚀刻工艺来图案化衬底101。合适的蚀刻工艺可以包括各向异性干蚀刻工艺等。在衬底101由硅形成的一些实施例中，通过反应离子蚀刻(RIE)工艺来图案化衬底101，其中蚀刻工艺气体包括N2、CH2F2、CF4、CHF3、CH3F、HBr、NF3、Ar、He、Cl2、CH3F、SiCl4等或它们的组合。可以在介于约1mTorr和约500mTorr之间的压力，介于约20℃和100℃之间的温度和介于约50W和约1000W之间的射频(RF)功率下实施RIE工艺。
参考图5A和图5B，在衬底101和鳍403A、403B和403C上方形成掩模层501。在一些实施例中，可使用与上文参考图1A至图1B所描述的掩模层113类似的材料和方法形成掩模层501，因此为了简明，这里不再重复描述。图案化掩模层501，以在掩模层501中形成开口503。在一些实施例中，可使用与上文参考图1A至图1B所描述的掩模层113类似的方法形成掩模层501，因此为了简明，这里不再重复描述。开口503暴露开口401B的底部的部分。在一些实施例中，开口503的宽度小于开口401B的宽度。在一些实施例中，从顶部观察时，开口503可以具有纵向方向彼此平行的细长部分。此外，开口503的纵向方向可以平行于开口111和201以及开口401A和401B的纵向方向(参见图2A至图4B)。
参考图6A和图6B，图案化衬底101以在衬底101中形成开口601。开口601对应于掩模层501中的相应的开口503(参见图5A和图5B)。从顶部观察时，开口601可以具有与开口503类似的图案。在一些实施例中，开口601的宽度可以近似等于开口503的宽度。开口601的深度D2可以介于约和约之间。开口601的底部低于开口401A的底部。图案化工艺还分别形成用于鳍403A、403B和403C的基底603A、603B和603C。每个基底603A、603B和603C介于相应的相邻开口601之间。在所示实施例中，具有对应的基底603A的鳍组403A，具有对应的基底603B的鳍组403B以及具有对应的基底603C的鳍组403C具有皇冠的形状。因此，这种结构还可以称为冠状鳍结构。在所示实施例中，每个冠状鳍结构均包括三个鳍。可选地，根据所得到的FinFET所设计的驱动电流，每个冠状鳍结构均可以包括少于或多于三个鳍。在一些实施例中，可以通过使用掩模层501(参见图5A和图5B)作为蚀刻掩模的合适的蚀刻工艺来图案化衬底101。合适的蚀刻工艺可以包括各向异性干蚀刻工艺等。在衬底101由硅形成的一些实施例中，通过反应离子蚀刻(RIE)工艺图案化衬底101，其中蚀刻工艺气体包括N2、CH2F2、CF4、CHF3、CH3F、HBr、NF3、Ar、He、Cl2、CH3F、SiCl4等或它们的组合。可以在介于约1mTorr和约500mTorr之间的压力，介于约20℃和150℃之间的温度和介于约10W和约500W之间的射频(RF)功率下实施RIE工艺。在图案化工艺期间，可以部分地或完全地消耗掩模层501。如果在图案化工艺之后，在衬底101和鳍403A、403B和403C上方留下掩模层501的任何残余物，则还可以去除残余物。在掩模层501由光刻胶材料形成的一些实施例中，可以使用例如灰化工艺接着通过湿清洁工艺来去除掩模层501的残余物。
进一步参考图6A和图6B，不是所有的鳍403A、403B和403C都是有源鳍并且用于形成FinFET。在一些实施例中，鳍403A和403C是有源鳍，而鳍403B是伪鳍并且不用于形成有源FinFET。因此，鳍403B和对应的基底603B还可以分别称为伪鳍403B和伪基底603B。如下面更详细描述的，去除伪鳍403B和伪基底603B。在所示实施例中，示出两个有源鳍结构(诸如具有对应的有源基底603A的有源鳍403A和具有对应的有源基底603C的有源鳍403C)和一个伪鳍结构(诸如具有对应的伪基底603B的伪鳍403B)。在其他实施例中，可以在衬底101上形成多个有源鳍结构和多个伪鳍结构，使得每个伪鳍结构介于相应的相邻有源鳍结构之间。在所示实施例中，有源鳍结构和伪鳍结构是初始衬底101的部分。在其他实施例中，可以通过例如在衬底101上外延生长合适的半导体材料以在衬底101上形成有源鳍结构和伪鳍结构。
参考图7A和图7B，在衬底101和鳍403A、403B和403C上方形成掩模层701。在一些实施例中，可使用与上文参考图1A至图1B描述的掩模层113类似的材料和方法形成掩模层701，因此为了简明，这里不再重复描述。图案化掩模层701，以在掩模层701中形成开口703。在一些实施例中，可使用与上文参考图1A至图1B描述的掩模层113类似的方法形成掩模层701，因此为了简明，这里不再重复描述。开口703暴露诸如伪鳍403B和对应的伪基底603B的相应的伪鳍结构。在一些实施例中，开口703的宽度可以近似等于或大于伪基底603B的宽度。
参考图8A和图8B，去除诸如伪鳍403B和对应的伪基底603B的伪鳍结构以形成开口801，该开口801分离诸如具有对应的有源基底603A的有源鳍403A和具有对应的有源基底603C的有源鳍403C的有源鳍结构。此外，去除诸如有源鳍403A和有源鳍403C的有源鳍的端部。在一些实施例中，可以通过使用掩模层701(参见图7A和7B)作为蚀刻掩模的主蚀刻工艺来去除诸如伪鳍403B和对应的伪基底603B的伪鳍结构。主蚀刻工艺可以包括诸如各向异性干蚀刻工艺等合适的蚀刻工艺。在衬底101由硅形成的一些实施例中，主蚀刻工艺包括反应离子蚀刻(RIE)工艺，其中蚀刻工艺气体包括N2、CH2F2、CF4、CHF3、CH3F、HBr、NF3、Ar、He、Cl2、CH3F、SiCl4等或它们的组合。可以在介于约3mTorr和约30mTorr之间的压力、介于约15℃和70℃之间的温度和小于约1500W的射频(RF)功率下实施RIE工艺。
在主蚀刻工艺期间，掩模叠件109的位于诸如伪鳍403B的伪鳍上方的未去除部分303在特定时间内暴露于蚀刻剂，并且被蚀刻以暴露下面的伪鳍(参见图7A和图7B)。然后，蚀刻诸如伪鳍403B的暴露的伪鳍，并且诸如伪基底603B的对应的伪基底露出。然后蚀刻诸如伪基底603B的伪基底直到完全去除伪基底。在一些实施例中，实施蚀刻时间tetch的主蚀刻工艺以完全去除诸如伪鳍403B和伪基底603B的伪鳍结构。在一些实施例中，蚀刻时间tetch可以介于约5秒至约200秒之间。
在一些实施例中，在完全去除诸如伪鳍403B和对应的伪基底603B的伪鳍结构之后，可以对下面的衬底101实施过蚀刻时间tover-etch的过蚀刻工艺。在一些实施例中，过蚀刻时间tover-etch可以介于约1秒和约20秒之间，并且过蚀刻比率tover-etch/tetch可以介于约0.1和约1.5之间。根据主蚀刻和过蚀刻工艺配方和过蚀刻比率，开口801的底部可以具有不同的结构和形状。在一些实施例中，底面801B可以是平坦的表面。在其他实施例中，可以在开口801的底部形成两个、三个或多个缺角(divot)和突起，从而使得底面801B'是非平坦的表面。在这种实施例中，突起可以直接生成在去除的伪鳍(诸如伪鳍403B，参见图7A和图7B)下方并且与该去除的伪鳍垂直对准，其中突起的数量等于伪鳍的数量。可选地，缺角可以直接生成在去除的伪鳍(诸如伪鳍403B，参见图7A和图7B)下方并且与去除的伪鳍垂直对准，其中缺角的数量等于伪鳍的数量。还在其他实施例中，缺角的数量和/或突起的数量可以不同于诸如伪鳍403B的去除的伪鳍的数量。在一些实施例中，可以使用不同的蚀刻工艺气体混合物、不同的温度、不同的压力、不同的RF功率、不同的偏置电压和/或不同的蚀刻时间来实施主蚀刻工艺和过蚀刻工艺，以获得期望的开口801的底部的结构。例如，可以使用包括CF4、SF6、NF3、N2、Cl2等或它们的组合的工艺气体混合物来实施主蚀刻工艺，并且可以使用包括O2、HBr、H2、N2等或它们的组合的工艺气体混合物来实施过蚀刻工艺。
在实施主蚀刻工艺和过蚀刻工艺期间，可以部分消耗掩模层701(参见图7A和图8B)。然后可以去除剩余的掩模层701。在掩模层701由光刻胶材料形成的一些实施例中，可以使用例如灰化工艺接着通过湿清洁工艺来去除剩余的掩模层701。在完成主蚀刻和过蚀刻工艺之后，开口801可以具有介于约10nm和约200nm之间的深度D3。在一些实施例中，开口801的深度D3可以大于开口601的深度D2(参见图6A和图6B)。在其他实施例中，开口801的深度D3可以近似等于开口601的深度D2。
参考图9A和图9B，在衬底101上方形成介电材料901以填充开口401A和801(参见图8A和图8B)。在一些实施例中，介电材料901包括衬垫氧化物903，以及位于衬垫氧化物903上方的介电材料905。衬垫氧化物903可以形成为共形层，共形层水平部分和垂直部分具有彼此接近的厚度。在一些实施例中，衬垫氧化物903的厚度可以介于约和约之间。
在一些实施例中，通过在含氧环境中氧化衬底101、有源鳍403A和403C以及有源基底603A和603C的暴露的表面，例如通过硅的局部氧化(LOCOS)，来形成衬垫氧化物903，其中在相应的工艺气体中可以包括氧气(O2)。在其他实施例中，可以使用例如原位蒸汽生成(ISSG)来形成衬垫氧化物903，该原位蒸汽生成利用水蒸气或氢(H2)与氧气(O2)的组合气体来氧化衬底101、有源鳍403A和403C以及有源基底603A和603C的暴露的表面。可以在升高的温度下实施ISSG氧化。在其他实施例中，使用诸如ALD、CVD、亚大气化学汽相沉积(SACVD)等或它们的组合的沉积技术形成衬垫氧化物903。
然后形成介电材料905以填充开口401A和801的剩余部分(参见图8A和8B)。介电材料905可以过填充开口401A和801，从而使得介电材料905的部分在图案化的掩模叠件109的顶面之上延伸。在一些实施例中，介电材料905可以包括氧化硅、碳化硅、氮化硅等或它们的组合，并且可以使用流动化学汽相沉积(FCVD)、旋涂、CVD、ALD、高密度等离子体化学汽相沉积(HDPCVD)、LPCVD等或它们的组合来形成。在使用FCVD形成介电材料905的一些实施例中，使用含硅和氮的前体(例如，三甲硅烷基胺(TSA)或二甲硅烷基胺(DSA))，因此所得到的介电材料905是可流动的。在其他实施例中，使用氨烷基硅烷基(alkylamino silane based)前体形成可流动的介电材料905。在沉积介电材料905期间，打开等离子体以激活气态前体，从而用于形成可流动的氧化物。在沉积介电材料905之后，实施退火/固化步骤，这将可流动的介电材料905转换成固态介电材料。
参考图10A和图10B，去除介电材料901(参见图9A和图9B)的在图案化的掩模叠件109的顶面上方延伸的部分。介电材料901的剩余部分形成还可以称为浅沟槽隔离(STI)区1001的隔离区。在一些实施例中，实施化学机械抛光(CMP)以去除介电材料901的在图案化的掩模叠件109的顶面上方延伸的部分。在这种实施例中，掩模叠件109可以用作CMP停止层，因此掩模叠件109的顶面与STI区1001的顶面大致共面。在其他实施例中，可以使用研磨、蚀刻等或它们的组合来去除介电材料901的在图案化的掩模叠件109的顶面上方延伸的部分。在图10A和图10B以及后续的图11A至图19C中，没有单独示出衬垫氧化物903和介电材料905(参见图9A和图9B)，尽管它们仍然存在。衬垫氧化物903和介电材料905之间的界面可以由于不同的材料性质(诸如不同类型的材料和/或不同的密度)而区分，或者可能不能区分。
参考图11A和图11B，去除图案化的掩模叠件109(参见图10A和图10B)。在第一掩模层103包括氮化硅并且第二掩模层105包括氧化硅的一些实施例中，可以在使用缓冲氢氟酸(BHF)作为蚀刻剂的湿法工艺中去除第二掩模层105，并且在使用热磷酸(H3PO4)作为蚀刻剂的湿法工艺中去除第一掩模层103。后续地，使STI区1001凹进以暴露有源鳍403A和403C。可以使用各向同性蚀刻工艺或各向异性蚀刻工艺(可以是干蚀刻工艺或湿蚀刻工艺)来使STI区1001凹进。在一些实施例中，使用其中使用包括NH3和NF3的工艺气体的干蚀刻方法使STI区1001凹进。在其他实施例中，使用其中蚀刻剂溶液是稀HF溶液的湿蚀刻法使STI区1001凹进，稀HF溶液的HF浓度低于约1％。在第二掩模层105和STI区1001均由氧化硅形成的一些实施例中，相同的蚀刻工艺可以去除第二掩模层105并且使STI区1001凹进。
在使STI区1001凹进之后，有源鳍403A和403C突出在STI区1001的顶面上方。在一些实施例中，完全去除STI区1001的直接位于有源基底603A和603C上方的部分，并且剩余的STI区1001的顶面大致共面于或稍低于有源基底603A和603C的顶面。在其他实施例中，部分去除STI区1001的直接位于有源基底603A和603C上方的部分，并且剩余的STI区1001的顶面高于有源基底603A和603C的顶面。
图12A至图12E分别示出根据一些实施例的鳍结构1200A至1200E的截面图。图12A至图12E示出开口801的底部中的突起的数量等于去除的伪鳍的数量的实施例。图12A示出根据一些实施例的鳍结构1200A的截面图。可以使用与图11A和图11B所示的鳍结构类似的方法形成鳍结构1200A，如上参考图1A至图11B所述，因此为了简明，这里不再重复描述。可以用相同的参考标号标示鳍结构1200A与图11A和图11B的鳍结构相同的部件。鳍结构1200A包括衬底101、有源鳍403A和403C、对应的有源基底603A和603C以及位于开口401A和801中的STI区1001(参见图9A和图9B)。通过开口801分离有源鳍403A和403C以及分离对应的有源基底603A和603C，可以通过使用与上文参考图7A至图8B描述的类似的方法去除伪鳍403B和对应的伪基底603B来形成开口801，因此为了简明，这里不再重复描述。在所示实施例中，开口801的底面801B是非平坦的表面。开口801的底部包括由缺角1203A分离的三个突起1201A1、1201A2和1201A3(统称为突起1201A)，从而使得突起1201A的数量等于去除的伪鳍403B的数量(参见图7A和图7B)。在所示实施例中，缺角1203A的最底面是开口801的底面801B中被设置为离STI区1001的顶面最远的部分。突起1201A可以与去除的伪鳍403B垂直对准。在一些实施例中，可以通过改变去除的伪鳍403B的数量来改变突起1201A的数量。在所示实施例中，突起1201A1的高度H1和突起1201A3的高度H3大致相等，而突起1201A2的高度H2小于突起1201A1的高度H1和突起1201A3的高度H3。高度H1可以介于约10nm和约200nm之间，高度H2可以介于约10nm和约150nm之间，并且高度H1与高度H2之间的差可以介于约1nm和约200nm之间。在其他实施例中，根据主蚀刻工艺和过蚀刻工艺的蚀刻工艺配方以及过蚀刻比率，高度H1、H2和H3可以大致相等或可以彼此不同。可以通过调整主蚀刻工艺和过蚀刻工艺的工艺参数来获得开口801的底部的所示结构。可调工艺参数可以包括工艺气体混合物、温度、压力、RF功率、偏置电压和/或过蚀刻比率。在所示实施例中，可以将过蚀刻比率tover-etch/tetch调整为介于约0.1和约0.35之间。
图12B示出根据一些实施例的鳍结构1200B的截面图。可以使用与图11A和11B所示的鳍结构类似的方法形成鳍结构1200B，如上参考图1A至图11B所述，因此为了简明，这里不再重复描述。可以用相同的参考标号表示鳍结构1200B与图11A和11B的鳍结构相同的部件。鳍结构1200B包括衬底101、有源鳍403A和403C、对应的有源基座603A和603C以及位于开口401A和801中的STI区1001(参见图9A和图9B)。通过开口801分离有源鳍403A和403C以及分离对应的有源基底603A和603C，可以通过使用与上文参考图7A至图8B描述的类似的方法去除伪鳍403B和对应的伪基底603B来形成开口801，因此为了简明，这里不再重复描述。在所示实施例中，开口801的底面801B是非平坦的表面。开口801的底部包括由缺角1203B分离的三个突起1201B1、1201B2和1201B3(统称为突起1201B)，从而使得突起1201B的数量等于去除的伪鳍403B的数量(参见图7A和图7B)。在所示实施例中，缺角1203B的最底面是开口801的底面801B中被设置为离STI区1001的顶面最远的部分。突起1201B可以与去除的伪鳍403B垂直对准。在一些实施例中，可以通过改变去除的伪鳍403B的数量来改变突起1201B的数量。在所示实施例中，突起1201B1的高度H4和突起1201B3的高度H6大致相等，而突起1201B2的高度H5小于突起1201B1的高度H4和突起1201B3的高度H6。高度H4可以介于约10nm和约250nm之间，高度H5可以介于约1nm和约200nm之间，并且高度H4与高度H5之间的差可以介于约10nm和约50nm之间。在其他实施例中，根据主蚀刻工艺和过蚀刻工艺的蚀刻工艺配方以及过蚀刻比率，高度H4、H5和H6可以大致相等或可以彼此不同。可以通过调整主蚀刻工艺和过蚀刻工艺的工艺参数来获得开口801的底部的所示结构。可调的工艺参数可以包括工艺气体混合物、温度、压力、RF功率、偏置电压和/或过蚀刻比率。在所示实施例中，过蚀刻比率tover-etch/tetch可以为介于约0.4和约0.8之间。
图12C示出根据一些实施例的鳍结构1200C的截面图。可以使用与图11A和图11B所示的鳍结构类似的方法形成鳍结构1200C，如上参考图1A至图11B所述，因此为了简明，这里不再重复描述。可以用相同的参考标号表示鳍结构1200C与图11A和11B的鳍结构相同的部件。鳍结构1200C包括衬底101、有源鳍403A和403C、对应的有源基座603A和603C以及位于开口401A和801中的STI区1001(参见图9A和图9B)。通过开口801分离有源鳍403A和403C以及分离对应的有源基底603A和603C，可以通过使用与上文参考图7A至图8B描述的类似的方法去除伪鳍403B和对应的伪基底603B来形成开口801，因此为了简明，这里不再重复描述。在所示实施例中，开口801的底面801B是非平坦的表面。开口801的底部包括由缺角1203C分离的三个突起1201C1、1201C2和1201C3(统称为突起1201C)，从而使得突起1201C的数量等于去除的伪鳍403B的数量(参见图7A和图7B)。在所示实施例中，缺角1203C的最底面高于开口801的底面801B中被设置为离STI区1001的顶面最远的部分。突起1201C可以与去除的伪鳍403B垂直对准。在一些实施例中，可以通过改变去除的伪鳍403B的数量来改变突起1201C的数量。在所示实施例中，突起1201C1的高度H7和突起1201C3的高度H9大致相等，而突起1201C2的高度H8大于突起1201C1的高度H7和突起1201C3的高度H9。高度H7可以介于约5nm和约100nm之间，高度H8可以介于约5nm和约80nm之间，并且高度H9可以介于约5nm和约200nm之间。在其他实施例中，根据主蚀刻工艺和过蚀刻工艺的蚀刻工艺配方以及过蚀刻比率，高度H7、H8和H9可以大致相等或可以彼此不同。可以通过调整主蚀刻工艺和过蚀刻工艺的工艺参数来获得开口801的底部的所示结构。可调工艺参数可以包括工艺气体混合物、温度、压力、RF功率、偏置电压和/或过蚀刻比率。在所示实施例中，过蚀刻比率tover-etch/tetch可以为介于约0.5和约0.7之间。
图12D示出根据一些实施例的鳍结构1200D的截面图。可以使用与图11A和11B所示的鳍结构类似的方法形成鳍结构1200D，如上参考图1A至图11B所述，因此为了简明，这里不再重复描述。可以用相同的参考标号表示鳍结构1200D与图11A和11B的鳍结构相同的部件。鳍结构1200D包括衬底101、有源鳍403A和403C、对应的有源基底603A和603C以及位于开口401A和801中的STI区1001(参见图9A和图9B)。通过开口801分离有源鳍403A和403C以及分离对应的有源基底603A和603C，可以通过使用与上文参考图7A至图8B描述的类似的方法去除伪鳍403B和对应的伪基底603B来形成开口801，因此为了简明，这里不再重复描述。在所示实施例中，开口801的底面801B是非平坦的表面。开口801的底部包括由缺角1203D分离的三个突起1201D1、1201D2和1201D3(统称为突起1201D)，从而使得突起1201D的数量等于去除的伪鳍403B的数量(参见图7A和图7B)。在所示实施例中，缺角1203D的最底面高于开口801的底面801B中被设置为离STI区1001的顶面最远的部分。突起1201D可以与去除的伪鳍403B垂直对准。在一些实施例中，可以通过改变去除的伪鳍403B的数量来改变突起1201D的数量。在所示实施例中，突起1201D1的高度H10、突起1201D2的高度H11和突起1201D3的高度H12大致相等。高度H10可以介于约5nm和约150nm之间，高度H11可以介于约5nm和约100nm之间，并且高度H12可以介于约5nm和约200nm之间。在其他实施例中，根据主蚀刻工艺和过蚀刻工艺的蚀刻工艺配方以及过蚀刻比率，高度H10、H11和H12可以彼此不同。可以通过调整主蚀刻工艺和过蚀刻工艺的工艺参数来获得开口801的底部的所示结构。可调工艺参数可以包括工艺气体混合物、温度、压力、RF功率、偏置电压和/或过蚀刻比率。在所示实施例中，过蚀刻比率tover-etch/tetch可以为介于约0.8和约1.2之间。
图12E示出根据一些实施例的鳍结构1200E的截面图。可以使用与图11A和11B所示的鳍结构的类似的方法形成鳍结构1200E，如上参考图1A至图11B所述，因此为了简明，这里不再重复描述。可以用相同的参考标号表示鳍结构1200E与图11A和11B的鳍结构相同的部件。鳍结构1200E包括衬底101、有源鳍403A和403C、对应的有源基底603A和603C以及位于开口401A和801中的STI区1001(参见图9A和图9B)。通过开口801分离有源鳍403A和403C以及分离对应的有源基底603A和603C，可以通过使用与上文参考图7A至图8B描述的类似的方法去除伪鳍403B和对应的伪基底603B来形成开口801，因此为了简明，这里不再重复描述。在所示实施例中，开口801的底面801B是非平坦的表面。开口801的底部包括由缺角1203E分离的三个突起1201E1、1201E2和1201E3(统称为突起1201E)，从而使得突出1201E的数量等于去除的伪鳍403B的数量(参见图7A和7B)。在所示实施例中，缺角1203E的最底面是开口801的底面801B中被设置为离STI区1001的顶面最远的部分。突起1201E可以与去除的伪鳍403B垂直对准。在一些实施例中，可以通过改变去除的伪鳍403B的数量来改变突起1201E的数量。在所示实施例中，突起1201E1的高度H13、突起1201E2的高度H14和突起1201E2的高度H15大致相等。高度H13可以介于约10nm和约80nm之间，高度H14可以在介于约10nm和约60nm之间，并且高度H15可以介于约10nm和约150nm之间。在其他实施例中，根据主蚀刻工艺和过蚀刻工艺的蚀刻工艺配方以及过蚀刻比率，高度H13、H14和H15可以彼此不同。可以通过调整主蚀刻工艺和过蚀刻工艺的工艺参数来获得开口801的底部的所示结构。可调工艺参数可以包括工艺气体混合物、温度、压力、RF功率、偏置电压和/或过蚀刻比率。在所示实施例中，过蚀刻比率tover-etch/tetch可以为介于约0.2和约0.4之间。
图13A至图13C示出根据一些实施例的鳍结构1300A至1300C的截面图。图13A至图13C示出位于开口801的底部中的突起的数量不等于去除的伪鳍的数量的实施例。图13A示出根据一些实施例的鳍结构1300A的截面图。可以使用与图11A和11B所示的鳍结构类似的方法形成鳍结构1300A，如上参考图1A至图11B所述，因此为了简明，这里不再重复描述。可以用相同的参考标号表示鳍结构1300A与图11A和11B的鳍结构相同的部件。鳍结构1300A包括衬底101、有源鳍403A和403C、对应的有源基底603A和603C以及位于开口401A和801中的STI区1001(参见图9A和图9B)。通过开口801分离有源鳍403A和403C以及分离对应的有源基底603A和603C，可以通过使用与上文参考图7A至图8B描述的类似的方法去除伪鳍403B和对应的伪基底603B来形成开口801，因此为了简明，这里不再重复描述。在所示实施例中，开口801的底面801B是非平坦的表面。开口801的底部包括由缺角1303A分离的两个突起1301A1和1301A2(统称为突起1301A)，从而使得突起1301A的数量不同于去除的伪鳍403B的数量(参见图7A和图7B)。在所示实施例中，缺角1303A的最底面是开口801的底面801B中被设置为离STI区1001的顶面最远的部分。在所示实施例中，突起1301A1的高度H16和突起1301A2的高度H17大致相等。可选地，突起1301A1的高度H16可以不同于突起1301A2的高度H17。在一些实施例中，高度H16可以介于约1nm和约200nm之间，并且高度H17可以介于约1nm和约200nm之间。可以通过调整主蚀刻工艺和过蚀刻工艺的工艺参数来获得开口801的底部的所示结构。可调的工艺参数可以包括工艺气体混合物、温度、压力、RF功率、偏置电压和/或过蚀刻比率。在所示实施例中，过蚀刻比率tover-etch/tetch可以为介于约0.85和约1.5之间。
图13B示出根据一些实施例的鳍结构1300B的截面图。可以使用与图11A和图11B所示的鳍结构类似的方法形成鳍结构1300B，如上参考图1A至图11B所述，因此为了简明，这里不再重复描述。可以用相同的参考标号表示鳍结构1300B与图11A和11B的鳍结构相同的部件。鳍结构1300B包括衬底101、有源鳍403A和403C、对应的有源基底603A和603C以及位于开口401A和801中的STI区1001(参见图9A和图9B)。通过开口801分离有源鳍403A和403C以及对应的有源基底603A和603C，可以通过使用与上文参考图7A至图8B描述的类似的方法去除伪鳍403B和对应的伪基底603B来形成开口801，因此为了简明，这里不再重复描述。在所示实施例中，开口801的底面801B是非平坦的表面。开口801的底部包括由缺角1303B分离的两个突起1301B1和1301B2(统称为突起1301B)，从而使得突起1301B的数量与去除的伪鳍403B的数量不同(参见图7A和图7B)。在所示实施例中，缺角1303B的最底面低于开口801的底面801B中被设置为离STI区1001的顶面最远的部分。在所示实施例中，突起1301B1的高度H18和突起1301B2的高度H19大致相等。可选地，突起1301B1的高度H18可以不同于突起1301B2的高度H19。在一些实施例中，高度H18可以介于约10nm和约100nm之间，并且高度H19可以介于约10nm和约130nm之间。可以通过调整主蚀刻工艺和过蚀刻工艺的工艺参数来获得开口801的底部的所示结构。可调的工艺参数可以包括工艺气体混合物、温度、压力、RF功率、偏置电压和/或过蚀刻比率。在所示实施例中，过蚀刻比率tover-etch/tetch可以为介于约0.9和约1.3之间。
图13C示出根据一些实施例的鳍结构1300C的截面图。可以使用与图11A和图11B所示的鳍结构的类似的方法形成鳍结构1300C，如上参考图1A至图11B所述，因此为了简明，这里不再重复描述。可以用相同的参考标号表示鳍结构1300C与图11A和图11B的鳍结构相同的部件。鳍结构1300C包括衬底101、有源鳍403A和403C、对应的有源基底603A和603C以及位于开口401A和801中的STI区1001(参见图9A和图9B)。通过开口801分离有源鳍403A和403C以及分离对应的有源基底603A和603C，可以通过使用与上文参考图7A至图8B描述的类似的方法去除伪鳍403B和对应的伪基底603B来形成开口801，因此为了简明，这里不再重复描述。在所示实施例中，开口801的底面801B是非平坦的表面。开口801的底部包括由缺角1303C分离的两个突起1301C1和1301C2(统称为突起1301C)，从而使得突起1301C的数量不同于去除的伪鳍403B的数量(参见图7A和图7B)。在所示实施例中，缺角1303C的最底面低于开口801的底面801B中被设置为离STI区1001的顶面最远的部分。在所示实施例中，突起1301C1的高度H20和突起1301C2的高度H21大致相等。可选地，突起1301C1的高度H20不同于突起1301C2的高度H21。在一些实施例中，高度H20可以介于约20nm和约120nm之间，并且高度H21可以介于约15nm和约150nm之间。可以通过调整主蚀刻工艺和过蚀刻工艺的工艺参数来获得开口801的底部的所示结构。可调工艺参数可以包括工艺气体混合物、温度、压力、RF功率、偏置电压和/或过蚀刻比率。在所示实施例中，过蚀刻比率tover-etch/tetch可以为介于约1和约1.5之间。
进一步参考图12A至图12E和图13A至图13C，图12A至图12E和图13A至图13C所示的开口801的底部的各种结构改进了有源鳍结构的隔离，并且有助于减小所形成的FinFET中的应力。根据对于所形成的FinFET的隔离和/或应力要求，可以使用图12A至图12E和图13A至图13C所示的合适的结构来形成FinFET。
图14至图18C示出根据一些实施例的从图11A和图11B所示的鳍结构制造半导体器件1400的各个中间阶段的截面图。类似的工艺步骤还可以应用于图12A至图12E和13A至图13C所示的鳍结构以形成相应的半导体器件。参考图14，在有源鳍403A和403C以及STI区1001上方形成伪栅极电介质1401，并且在伪栅极电介质1401上方形成伪栅电极1403。伪栅极电介质1401可以包括氧化硅，并且可以使用氧化、CVD、LPCD等或它们的组合来形成。伪栅电极1403可以包括多晶硅，并且可以使用CVD、LPCD等或它们的组合来形成。
参考图15A、图15B和图15C，图案化伪栅极电介质1401和伪栅电极1403以分别在有源鳍403A和403C上方形成伪栅极叠件1501A和1501C。图15B示出从图15A中包括线B-B的垂直平面获得的截面图，图15C示出从图15B中包括线C-C的垂直平面获得的截面图。在一些实施例中，可以使用合适的光刻和蚀刻工艺来图案化伪栅电极1403和伪栅极电介质1401。如图15A、图15B和图15C所示，在有源鳍403A的中间部分的侧壁和顶面上形成伪栅极叠件1501A，从而使得暴露有源鳍403A的端部。类似地，在有源鳍403C的中间部分的侧壁和顶面上形成伪栅极叠件1501C，从而使得暴露有源鳍403C的端部。
进一步参考图15A、图15B和图15C，在伪栅极叠件1501A和1501C的侧壁上形成栅极间隔件1503。栅极间隔件1503可以包括氧化物(诸如氧化硅、氧化铝、氧化钛等)、氮化物(诸如氮化硅、氮化钛等)、氮氧化物(诸如氮氧化硅等)、碳氧化物(诸如碳氧化硅等)、碳氮化物(诸如碳氮化硅等)等或它们的组合。在一些实施例中，可以使用CVD、PECVD、ALD等或它们的组合在伪栅极叠件1501A和1501C的顶面和侧壁上形成栅极间隔件层。后续地，使用例如各向异性干蚀刻工艺来图案化栅极间隔件层，以从伪栅极叠件1501A和1501C的顶面去除间隔件层的水平部分。栅极间隔件层的剩余在伪栅极叠件1501A和1501C的侧壁上的部分形成栅极间隔件1503。
参考图16A、图16B和图16C，去除有源鳍403A和403C的暴露的端部。图16B示出从图16A中包括线B-B的垂直平面获得的截面图，图16C示出从图16B中包括线C-C的垂直平面获得的截面图。由于有源鳍403A和403C的未去除的部分不在图16C的所示平面中，所以在图16C中用虚线表示。在一些实施例中，通过分别使用伪栅极叠件1501A和1501C作为蚀刻掩模的合适的蚀刻工艺来去除有源鳍403A和403C的暴露的端部。在蚀刻工艺之后，有源鳍403A和403C的分别直接位于伪栅极叠件1501A和1501C下方的部分保持不去除。有源鳍403A和403C的未去除部分形成所得到的FinFET的沟道区。在一些实施例中，可以通过使用诸如RIE、中性束蚀刻(NBE)、四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等或它们的组合的任何可接受的蚀刻工艺的蚀刻来去除有源鳍403A和403C的暴露的端部。在所示实施例中，在去除有源鳍403A和403C的暴露的端部之后形成的凹槽1601A和1601C具有与相邻的STI区1001的顶面大致平齐的底部。在其他实施例中，凹槽1601A和1601C的底部可以位于相邻的STI区1001的顶面之下。
参考图17A、图17B和图17C，分别在凹槽1601A和1601C(分别参考图16A、图16B和图16C)中形成源极/漏极区1701A和1701C。图17B示出从图17A中包括线B-B的垂直平面获得的截面图，并且图17C示出从图17B中包括线C-C的垂直平面获得的截面图。通过诸如金属-有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或它们的组合在凹槽1601A和1601C中外延生长材料来分别在凹槽1601A和1601C中形成源极/漏极区1701A和1701C。如图17C所示，源极/漏极区1701A是用于有源鳍403A的公共的连续的源极/漏极区，源极/漏极区1701C是用于有源鳍403C的公共的连续的源极/漏极区。根据一些实施例，源极/漏极区1701A和1701C可以具有面向上的小平面和面向下的小平面，或者可以具有其他形状。
在所得到的FinFET是n型FinFET的一些实施例中，源极/漏极区1701A和1701C包括碳化硅(SiC)、硅磷(SiP)、磷掺杂的硅碳(SiCP)等。在所得到的FinFET是p型FinFET的一些实施例中，源极/漏极区1701A和1701C包括SiGe和诸如硼或铟的p型杂质。在所得到的FinFET是n型FinFET和p型FinFET两者的一些实施例中，源极/漏极区1701A包括碳化硅(SiC)、硅磷(SiP)、磷掺杂硅碳(SiCP)，以及源极/漏极区1701C包括SiGe和诸如硼或铟的p型杂质。在一些实施例中，源极/漏极区1701A和1701C可以用合适的掺杂剂注入，接着进行退火。注入工艺可以包括形成和图案化诸如光刻胶的掩模以覆盖FinFET的被保护使其免受注入工艺的区域。在其他实施例中，可以在外延生长工艺期间原位掺杂源极/漏极区1701A和1701C。
参考图18A、图18B和图18C，实施多个工艺步骤以完成FinFET 1801A和1801C的形成。图18B示出从图18A中包括线B-B的垂直平面获得的截面图，图18C示出从图18B中包括线C-C的垂直平面获得的截面图。在一些实施例中，分别利用替换栅极叠件1807A和1807C来替换伪栅极叠件1501A和1501C(参见图17A、图17B和图17C)。在一些实施例中，形成替换栅极叠件1807A和1807C可以包括在伪栅极叠件1501A和1501C上方沉积层间电介质(ILD)1803，通过例如CMP工艺平坦化ILD 1803，直到ILD 1803的顶面与伪栅极叠件1501A和1501C的顶面大致齐平，并且通过例如合适的蚀刻工艺去除伪栅极叠件1501A和1501C以在ILD 1803中形成凹槽。后续地，在相应的凹槽中形成栅极电介质1809A和1809C，并且分别在栅极电介质1809A和1809C上方形成栅电极1811A和1811C。在一些实施例中，可以通过例如CMP工艺来去除过填充ILD1803中的凹槽的多余材料。在这种实施例中，ILD 1803的顶面与替换栅极叠件1807A和1807C的顶面共面。
ILD 1803由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等或它们的组合的介电材料形成，并且可以通过诸如CVD、PECVD、FCVD等或它们的组合的任何合适的方法来沉积。在一些实施例中，栅极电介质1809A和1809C可以包括诸如，例如氧化硅、氮化硅、它们的多层等的介电材料，并且可以根据可接受的技术沉积或热生长。在其他实施例中，栅极电介质1809A和1809C可以包括高k介电材料，诸如，例如Hf、Al、Zr、La、Mg、Ba、Ti、Pb等的金属氧化物或硅酸盐、它们的多层和它们的组合，并且可以通过例如分子束沉积(MBD)、ALD、PECVD等或它们的组合来形成。在一些实施例中，栅极电介质1809A和栅极电介质1809C包括相同的介电材料。在其他实施例中，栅极电介质1809A和栅极电介质1809C包括不同的介电材料。栅电极1811A和1811C可以包括诸如金、银、铝、铜、钨、钼、镍、钛或它们的合金的金属材料，并且可以使用物理汽相沉积(PVD)、ALD、镀法或它们的组合来形成。在一些实施例中，栅电极1811A和栅电极1811C包括相同的导电材料。在其他实施例中，栅电极1811A和栅电极1811C包括不同的导电材料。
进一步参考图18A、图18B和图18C，在ILD 1803和替换栅极叠件1807A和1807C上方形成ILD 1805。ILD 1805可以使用与ILD 1803类似的材料和方法形成，因此为了简明，这里不再重复描述。在一些实施例中，ILD 1803和ILD 1805可以包括相同的介电材料，从而使得ILD 1803和ILD1805之间的界面是不可区分的。在其他实施例中，ILD 1803和ILD 1805可以包括不同的介电材料。
在一些实施例中，在ILD 1803和ILD 1805中形成栅极接触件1813A和1813C以及源极/漏极接触件1817A和1817C。栅极接触件1813A和1813C分别物理地且电连接至替换栅极叠件1807A和1807C。源极/漏极接触件1817A和1817C分别物理且电连接至源极/漏极区1701A和1701C。在一些实施例中，穿过ILD 1803和ILD 1805形成用于栅极接触件1813A和1813C以及源极/漏极接触件1817A和1817C的开口。可使用合适的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘合层等衬垫(未示出)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等或它们的组合。导电材料可以是铜、铜合金、银、金、钨、铝、镍等或它们的组合。可以实施诸如CMP工艺的平坦化工艺以从ILD 1805的顶面去除多余的材料。剩余的衬垫和导电材料在相应的开口中形成栅极接触件1813A和1813C以及源极/漏极接触件1817A和1817C。可以实施退火工艺以在源极/漏极区1701A和1701C与源极/漏极接触件1817A和1817C之间的界面处分别形成硅化物1815A和1815C。虽然未具体示出，本领域普通技术人员将容易理解，可以对图18A、图18B和图18C中的结构实施进一步的处理步骤。例如，可以在ILD 1805上方形成各个金属间电介质(IMD)及它们对应的金属化层。
图19A、图19B和图19C示出根据一些实施例的半导体器件1900的截面图。图19B示出从图19A中包括线B-B的垂直平面获得的截面图，图19C示出从图19B中包括线C-C的垂直平面获得的截面图。半导体器件1900类似于半导体器件1400(参见图18A、图18B和图18C)，其中利用相同的参考标号标记相同的元件。在一些实施例中，可以使用与半导体器件1400类似的材料和方法来形成半导体器件1900，如上参考图1A至图18C所述，因此为了简明，这里不再重复描述。在所示实施例中，源极/漏极区1701A和1701C分别是用于每个有源鳍403A和每个有源鳍403C的单独的源极/漏极区。因此，源极/漏极区1701A和1701C没有分别形成用于有源鳍组403A和有源鳍组403C的公共的源极/漏极区。
图20是示出根据一些实施例的形成半导体器件的方法2000的流程图。方法2000开始于步骤2001，其中在衬底(诸如图3A和图3B所示的衬底101)上方形成图案化的掩模叠件(诸如图3A和图3B中所示的掩模叠件109)，如上参考图1A至图3B所述。在步骤2003中，图案化衬底以形成有源冠状鳍结构(诸如图6A和图6B所示的具有相应的有源基底603A和603C的有源鳍403A和403C)和伪冠状鳍结构(诸如图6A和图6B所示的具有相应的伪基底603B的伪鳍403B)，如上参考图4A至图6B所述。在步骤2005中，实施第一蚀刻工艺以去除伪冠状鳍结构，如上参考图7A至图8B所述。在步骤2007中，实施第二蚀刻工艺以过蚀刻衬底，如上参考图8A和图8B所述。在步骤2009中，形成隔离区(诸如图10A和10B所示的STI区1001)，如上参考图9A至图10B所述。在步骤2011中，使隔离区凹进以暴露有源冠状鳍结构的有源鳍，如上参考图11A和图11B所述。在步骤2013中，在有源冠状鳍结构的暴露的有源鳍上方形成伪栅极叠件(诸如图15A、图15B和图15C所示的伪栅极叠件1501A和1501C)，如上参考图14、图15A、图15B和图15C所述。在步骤2015中，使有源冠状鳍结构的有源鳍凹进，如上参考图16A、图16B和图16C所述。在步骤2017中，外延地形成源极/漏极区(诸如图17A、图17B和图17C所示的源极/漏极区1701A和1701C)，如上参考图17A、图17B和图17C所述。在步骤2019中，形成替换栅极叠件(诸如图18A、图18B和图18C所示的替换栅极叠件1807A和1807C)，如上参考图18A、图18B和图18C所述。
本发明的实施例具有一些优势特征。本文描述的各个实施例允许扩大的鳍蚀刻工艺窗口、用于应变的源极和漏极(SSD)外延(EPI)工艺的较好的临界尺寸(CD)负载、CVD应力效应(翘曲)改进、较好的晶圆验收测试(WAT)和可靠性、较好的电路探针(CP)产量性能。
根据一些实施例，一种方法包括在衬底上形成第一有源鳍结构和第二有源鳍结构。在衬底上形成伪鳍结构，该伪鳍结构插接在在第一有源鳍结构和第二有源鳍结构之间。去除伪鳍结构以暴露衬底的第一部分，衬底的第一部分直接设置在伪鳍结构之下。在衬底的第一部分上形成多个突起部件。在衬底的第一部分上方形成浅沟槽隔离(STI)区，该STI区覆盖多个突起部件，第一有源鳍结构的至少部分和第二有源鳍结构的至少部分延伸在STI区的最高表面之上。
在一些实施例中，去除所述伪鳍结构包括：保护所述第一有源鳍结构和所述第二有源鳍结构；以及蚀刻所述伪鳍结构持续了第一时间间隔。
在一些实施例中，形成所述多个突起部件包括蚀刻所述衬底的第一部分持续了第二时间间隔。
在一些实施例中，所述第二时间间隔与所述第一时间间隔的比率介于0.1和约1.5之间。
在一些实施例中，所述多个突起部件中的第一突起部件的高度基本等于所述多个突起部件中的第二突起部件的高度。
在一些实施例中，所述多个突起部件中的第一突起部件的高度不同于所述多个突起部件中的第二突起部件的高度。
在一些实施例中，所述多个突起部件的数量等于所述伪鳍结构中的伪鳍的数量。
在一些实施例中，所述多个突起部件的数量不同于所述伪鳍结构中的伪鳍的数量。根据另一实施例，一种方法包括在衬底上形成第一有源基底和第二有源基底。在衬底上形成伪基底，伪基底插接在第一有源基底和第二有源基底之间。在第一有源基底上形成多个第一有源鳍。在第二有源基底上形成多个第二有源鳍。在伪基底上形成多个伪鳍。对多个伪鳍和伪基底实施第一蚀刻工艺以去除多个伪鳍和多个伪基底并且在衬底中形成凹槽。对凹槽的底部实施第二蚀刻工艺以在凹槽的底部上形成多个突起部件。在凹槽中形成浅沟槽隔离(STI)区，STI区的最高表面位于多个第一有源鳍的最高表面和多个第二有源鳍的最高表面之下。
在一些实施例中，该方法还包括：在实施所述第一蚀刻工艺之前，在所述多个第一有源鳍、所述多个第二有源鳍和所述多个伪鳍上方形成掩模层；以及图案化所述掩模层以暴露所述多个伪鳍。
在一些实施例中，实施持续了第一时间间隔的所述第一蚀刻工艺，实施持续了第二时间间隔的所述第二蚀刻工艺，并且所述第一时间间隔与所述第二时间间隔的比率介于0.1和约1.5之间。
在一些实施例中，所述多个突起部件中的第一突起部件的高度基本等于所述多个突起部件中的第二突起部件的高度。
在一些实施例中，所述多个突起部件中的第一突起部件的高度不同于所述多个突起部件中的第二突起部件的高度。
在一些实施例中，用相同的蚀刻剂实施所述第一蚀刻工艺和所述第二蚀刻工艺。
根据又一实施例，一种结构包括位于衬底上的多个第一鳍，由多个第一凹槽分离相邻的第一鳍，以及位于该衬底上的多个第二鳍，由多个第二凹槽分离相邻的第二鳍。该结构还包括位于衬底中的第三凹槽，第三凹槽插接在多个第一鳍和多个第二鳍之间，第三凹槽的底部低于多个第一凹槽的底部和多个第二凹槽的底部，以及位于第三凹槽的底部上的多个突起部件。
在一些实施例中，所述多个突起部件的数量等于所述多个第一鳍的数量。
在一些实施例中，所述多个突起部件的数量不同于所述多个第一鳍的数量。
在一些实施例中，所述多个突起部件中的第一突起部件的高度基本等于所述多个突起部件中的第二突起部件的高度。
在一些实施例中，所述多个突起部件中的第一突起部件的高度不同于所述多个突起部件中的第二突起部件的高度。
在一些实施例中，该结构还包括：浅沟槽隔离(STI)区，位于所述第三凹槽中，其中，所述浅沟槽隔离区的顶面与所述多个第一凹槽的底部和所述多个第二凹槽的底部齐平。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在衬底上形成第一有源鳍结构和第二有源鳍结构；
在所述衬底上形成伪鳍结构，所述伪鳍结构介于所述第一有源鳍结构和所述第二有源鳍结构之间；
去除所述伪鳍结构以暴露所述衬底的第一部分，所述衬底的第一部分直接设置在所述伪鳍结构之下；
在所述衬底的第一部分上形成多个突起部件；以及
在所述衬底的第一部分上方形成浅沟槽隔离(STI)区，所述浅沟槽隔离区覆盖所述多个突起部件，所述第一有源鳍结构的至少部分和所述第二有源鳍结构的至少部分在所述浅沟槽隔离区的最高表面之上延伸。
2.根据权利要求1所述的方法，其中，去除所述伪鳍结构包括：
保护所述第一有源鳍结构和所述第二有源鳍结构；以及
蚀刻所述伪鳍结构持续了第一时间间隔。
3.根据权利要求2所述的方法，其中，形成所述多个突起部件包括蚀刻所述衬底的第一部分持续了第二时间间隔。
4.根据权利要求3所述的方法，其中，所述第二时间间隔与所述第一时间间隔的比率介于0.1和约1.5之间。
5.根据权利要求1所述的方法，其中，所述多个突起部件中的第一突起部件的高度基本等于所述多个突起部件中的第二突起部件的高度。
6.根据权利要求1所述的方法，其中，所述多个突起部件中的第一突起部件的高度不同于所述多个突起部件中的第二突起部件的高度。
7.一种形成半导体结构的方法，包括：
在衬底上形成第一有源基底和第二有源基底；
在所述衬底上形成伪基底，所述伪基底介于所述第一有源基底和所述第二有源基底之间；
在所述第一有源基底上形成多个第一有源鳍；
在所述第二有源基底上形成多个第二有源鳍；
在所述伪基底上形成多个伪鳍；
对所述多个伪鳍和所述伪基底实施第一蚀刻工艺，以去除所述多个伪鳍和所述伪基底并且在所述衬底中形成凹槽；
对所述凹槽的底部实施第二蚀刻工艺以在所述凹槽的底部上形成多个突起部件；以及
在所述凹槽中形成浅沟槽隔离(STI)区，所述浅沟槽隔离区的最顶面位于所述多个第一有源鳍的最顶面和所述多个第二有源鳍的最顶面之下。
8.根据权利要求7所述的方法，还包括：
在实施所述第一蚀刻工艺之前，在所述多个第一有源鳍、所述多个第二有源鳍和所述多个伪鳍上方形成掩模层；以及
图案化所述掩模层以暴露所述多个伪鳍。
9.一种半导体结构，包括：
多个第一鳍，位于衬底上方，由多个第一凹槽分离相邻的第一鳍；
多个第二鳍，位于所述衬底上方，由多个第二凹槽分离相邻的第二鳍；
第三凹槽，位于所述衬底中，所述第三凹槽介于所述多个第一鳍和所述多个第二鳍之间，所述第三凹槽的底部低于所述多个第一凹槽的底部和所述多个第二凹槽的底部，以及
多个突起部件，位于所述第三凹槽的底部上。
10.根据权利要求9所述的结构，其中，所述多个突起部件的数量等于所述多个第一鳍的数量。
CN201710647365.7A 2016-08-02 2017-08-01 Finfet及其形成方法 Active CN107680939B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662370099P 2016-08-02 2016-08-02
US62/370,099 2016-08-02
US201662405735P 2016-10-07 2016-10-07
US62/405,735 2016-10-07
US15/640,920 US10355110B2 (en) 2016-08-02 2017-07-03 FinFET and method of forming same
US15/640,920 2017-07-03

Publications (2)

Publication Number Publication Date
CN107680939A true CN107680939A (zh) 2018-02-09
CN107680939B CN107680939B (zh) 2021-04-13

Family

ID=61069478

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710647365.7A Active CN107680939B (zh) 2016-08-02 2017-08-01 Finfet及其形成方法

Country Status (3)

Country Link
US (3) US10355110B2 (zh)
CN (1) CN107680939B (zh)
TW (1) TWI682442B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690216A (zh) * 2018-07-02 2020-01-14 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN111430241A (zh) * 2019-01-09 2020-07-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111696865A (zh) * 2019-03-13 2020-09-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111834222A (zh) * 2019-04-15 2020-10-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9722050B2 (en) * 2015-09-04 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10297555B2 (en) 2016-07-29 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having crown-shaped semiconductor strips and recesses in the substrate from etched dummy fins
US10355110B2 (en) * 2016-08-02 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
CN109559984B (zh) * 2017-08-21 2020-11-13 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US10269803B2 (en) * 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
US10276445B2 (en) 2017-08-31 2019-04-30 Taiwan Semiconductor Manfacturing Co., Ltd. Leakage reduction methods and structures thereof
US10211107B1 (en) * 2017-09-10 2019-02-19 United Microelectronics Corp. Method of fabricating fins including removing dummy fins after fluorocarbon flush step and oxygen clean step
CN109920730B (zh) * 2017-12-13 2021-04-20 联华电子股份有限公司 一种图案化方法
US10361125B2 (en) 2017-12-19 2019-07-23 International Business Machines Corporation Methods and structures for forming uniform fins when using hardmask patterns
US10566444B2 (en) * 2017-12-21 2020-02-18 International Business Machines Corporation Vertical fin field effect transistor with a reduced gate-to-bottom source/drain parasitic capacitance
TWI750316B (zh) * 2018-02-09 2021-12-21 聯華電子股份有限公司 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法
US10930767B2 (en) 2018-07-16 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
US11114303B2 (en) * 2018-07-31 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around device, method for manufacturing FinFET device, and method for manufacturing gate all around device
US10818556B2 (en) * 2018-12-17 2020-10-27 United Microelectronics Corp. Method for forming a semiconductor structure
US11004751B2 (en) 2019-02-25 2021-05-11 International Business Machines Corporation Vertical transistor having reduced edge fin variation
US11011626B2 (en) * 2019-05-07 2021-05-18 International Business Machines Corporation Fin field-effect transistor with reduced parasitic capacitance and reduced variability
KR20210031248A (ko) * 2019-09-11 2021-03-19 삼성전자주식회사 반도체 소자
KR20210089878A (ko) 2020-01-09 2021-07-19 삼성전자주식회사 미세 패턴의 절단 방법, 이를 이용한 액티브 패턴들의 형성 방법, 및 이를 이용한 반도체 장치의 제조 방법
US11791336B2 (en) 2020-02-19 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Bent fin devices
KR20220043945A (ko) * 2020-09-28 2022-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11699741B2 (en) * 2021-06-01 2023-07-11 Tokyo Electron Limited Metal-containing liner process
US20230061345A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor and method of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567593A (zh) * 2003-06-17 2005-01-19 台湾积体电路制造股份有限公司 绝缘硅芯片的鳍状元件及其形成方法
US20050019993A1 (en) * 2003-07-24 2005-01-27 Deok-Hyung Lee Methods for fabricating fin field effect transistors using a protective layer to reduce etching damage
CN103474397A (zh) * 2012-06-06 2013-12-25 台湾积体电路制造股份有限公司 制造finfet器件的方法
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
CN105374871A (zh) * 2014-08-22 2016-03-02 联华电子股份有限公司 鳍状结构及其形成方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953885B2 (en) * 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
KR101908980B1 (ko) * 2012-04-23 2018-10-17 삼성전자주식회사 전계 효과 트랜지스터
US9647066B2 (en) * 2012-04-24 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy FinFET structure and method of making same
US8735252B2 (en) * 2012-06-07 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
US8617996B1 (en) * 2013-01-10 2013-12-31 Globalfoundries Inc. Fin removal method
KR102013842B1 (ko) * 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
US9177955B2 (en) * 2013-03-08 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation region gap fill method
US9515184B2 (en) * 2013-09-12 2016-12-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with multiple-height fins and substrate trenches
US9437497B2 (en) * 2013-10-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8975129B1 (en) * 2013-11-13 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9209178B2 (en) * 2013-11-25 2015-12-08 International Business Machines Corporation finFET isolation by selective cyclic etch
US9318488B2 (en) * 2014-01-06 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9190496B2 (en) * 2014-01-23 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
CN105097686B (zh) * 2014-04-25 2018-04-13 中芯国际集成电路制造(上海)有限公司 鳍片式场效应晶体管及其制造方法
US9281382B2 (en) * 2014-06-04 2016-03-08 Stmicroelectronics, Inc. Method for making semiconductor device with isolation pillars between adjacent semiconductor fins
TWI615976B (zh) * 2014-07-07 2018-02-21 聯華電子股份有限公司 鰭式場效電晶體及其製造方法
US9953857B2 (en) * 2014-11-20 2018-04-24 International Business Machines Corporation Semiconductor device with buried local interconnects
US9595475B2 (en) * 2014-12-01 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stage fin formation methods and structures thereof
US9455198B1 (en) * 2014-12-08 2016-09-27 Globalfoundries Inc. Methods of removing fins so as to form isolation structures on products that include FinFET semiconductor devices
KR102262827B1 (ko) * 2014-12-30 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102170701B1 (ko) * 2015-04-15 2020-10-27 삼성전자주식회사 반도체 장치 제조 방법
TWI648857B (zh) * 2015-05-07 2019-01-21 聯華電子股份有限公司 半導體元件及其製作方法
US9722050B2 (en) * 2015-09-04 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9607985B1 (en) * 2015-09-25 2017-03-28 United Microelectronics Corp. Semiconductor device and method of fabricating the same
KR102476356B1 (ko) * 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9991256B2 (en) * 2015-12-14 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
US10290634B2 (en) * 2016-01-20 2019-05-14 Globalfoundries Inc. Multiple threshold voltages using fin pitch and profile
US10256328B2 (en) * 2016-05-18 2019-04-09 International Business Machines Corporation Dummy dielectric fins for finFETs with silicon and silicon germanium channels
US9853131B1 (en) * 2016-07-12 2017-12-26 International Business Machines Corporation Fabrication of an isolated dummy fin between active vertical fins with tight fin pitch
US10355110B2 (en) * 2016-08-02 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
KR102524806B1 (ko) * 2016-08-11 2023-04-25 삼성전자주식회사 콘택 구조체를 포함하는 반도체 소자
TWI703732B (zh) * 2016-09-12 2020-09-01 聯華電子股份有限公司 一種製作半導體元件的方法
US10109531B1 (en) * 2017-06-08 2018-10-23 United Microelectronics Corp. Semiconductor structure having a bump lower than a substrate base and a width of the bump larger than a width of fin shaped structures, and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567593A (zh) * 2003-06-17 2005-01-19 台湾积体电路制造股份有限公司 绝缘硅芯片的鳍状元件及其形成方法
US20050019993A1 (en) * 2003-07-24 2005-01-27 Deok-Hyung Lee Methods for fabricating fin field effect transistors using a protective layer to reduce etching damage
CN103474397A (zh) * 2012-06-06 2013-12-25 台湾积体电路制造股份有限公司 制造finfet器件的方法
US20150206759A1 (en) * 2014-01-21 2015-07-23 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
CN105374871A (zh) * 2014-08-22 2016-03-02 联华电子股份有限公司 鳍状结构及其形成方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690216A (zh) * 2018-07-02 2020-01-14 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN111430241A (zh) * 2019-01-09 2020-07-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111696865A (zh) * 2019-03-13 2020-09-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111696865B (zh) * 2019-03-13 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111834222A (zh) * 2019-04-15 2020-10-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN107680939B (zh) 2021-04-13
US20180337251A1 (en) 2018-11-22
US11251289B2 (en) 2022-02-15
TWI682442B (zh) 2020-01-11
US10355110B2 (en) 2019-07-16
US20180040713A1 (en) 2018-02-08
TW201816857A (zh) 2018-05-01
US20220165865A1 (en) 2022-05-26

Similar Documents

Publication Publication Date Title
CN107680939A (zh) Finfet及其形成方法
CN106098555B (zh) Fet及形成fet的方法
TWI675407B (zh) 場效應電晶體結構及其形成方法
US10269908B2 (en) FinFET and method of forming same
CN106531806B (zh) Fet及形成fet的方法
CN106252350B (zh) FinFET器件和形成方法
KR102058219B1 (ko) FinFET 구조체 및 이를 형성하는 방법
CN109427589A (zh) 半导体结构及其形成方法
CN109427776A (zh) 用于半导体器件的自对准结构、半导体结构及其形成方法
TWI649802B (zh) 積體電路結構與其製造方法
CN109427892A (zh) 用于提高p型和N型FinFET性能的混合方案
CN108122738A (zh) 半导体方法和器件
CN109427775A (zh) 集成电路及其形成方法
TW201725615A (zh) 半導體裝置及其製造方法
CN106653606A (zh) 用于finfet的栅极替代工艺
TWI656564B (zh) 半導體結構的製造方法
CN106158854A (zh) 半导体器件及其制造方法
CN109326561A (zh) 鳍式场效晶体管的制造方法
CN106158967A (zh) 半导体器件及其制造方法
CN109427894A (zh) 鳍式场效晶体管装置结构及其形成方法
CN110504169A (zh) 非共形氧化物衬垫及其制造方法
JP2022022191A (ja) コンタクトプラグ用の大きなランディング面積を備えたエピタキシ領域
TW202125749A (zh) 半導體結構及其形成方法
TW202310426A (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant