CN108122738A - 半导体方法和器件 - Google Patents

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Abstract

在一些实施例中，一种半导体工艺的方法包括在设置在掩模层上方的多个芯轴上方共形地形成间隔件层，间隔件层的设置在多个芯轴中的相邻芯轴的相对侧壁上方的部分限定位于该部分之间的沟槽，用伪材料填充沟槽，并且去除伪材料的位于沟槽中的第一部分，从而在伪材料中形成多个开口。该方法还包括用第一材料填充多个开口，去除伪材料的位于沟槽中的剩余部分，并且在去除伪材料之后去除多个芯轴。本发明实施例涉及半导体方法和器件。

Description

半导体方法和器件
技术领域
本发明实施例涉及半导体方法和器件。
背景技术
由于许多电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业经历了快速增长。在大多数情况下，集成密度的提高是由最小部件尺寸的反复减小引起的，这允许将更多的组件集成到给定区域中。
随着在先进的半导体制造工艺中部件尺寸的不断缩小，传统的光刻可能不能为期望的节距尺寸提供足够的分辨率。可以使用诸如自对准双图案化(SADP)和自对准四图案化(SAQP)的多图案化技术来图案化具有小节距尺寸的掩模层。例如当使用图案化的掩模层在后续处理中形成导电部件时，可能需要切割由多图案化限定的掩模层图案。使用切割掩模来形成切割图案。在切割掩模的形成中存在挑战。本领域需要用于形成切割掩模的改进的方法。
发明内容
根据本发明的一个实施例，提供了一种半导体处理的方法，包括：在设置在掩模层上方的多个芯轴上方共形地形成间隔件层，所述间隔件层的设置在所述多个芯轴的相邻芯轴的相对侧壁上方的部分限定位于所述部分之间的沟槽；用伪材料填充所述沟槽；去除所述伪材料的位于所述沟槽中的第一部分，从而在所述伪材料中形成多个开口；用第一材料填充所述多个开口；去除所述伪材料的位于所述沟槽中的剩余部分；以及在去除所述伪材料之后去除所述多个芯轴。
根据本发明的另一实施例，还提供了一种形成掩模图案的方法，包括：在掩模层上方形成多个芯轴；在所述多个芯轴的侧壁上方形成多个间隔件，其中，位于所述多个芯轴的相邻芯轴的相对侧壁上的间隔件形成位于所述间隔件之间的沟槽；用牺牲材料填充所述沟槽；用第一材料替代所述牺牲材料的第一部分；去除所述牺牲材料的剩余部分；去除所述多个芯轴；以及将第一图案从所述间隔件和所述第一材料转印至所述掩模层。
根据本发明的又一实施例，还提供了一种半导体处理的方法，包括：在设置在掩模层上的多个芯轴上方共形地形成间隔件层；使用至少部分旋涂沉积或可流动化学汽相沉积在所述间隔件层和所述掩模层上方沉积牺牲材料，所述牺牲材料包括碳氧化硅、氧化硅或金属氧化物，所述牺牲材料填充所述多个芯轴的相邻芯轴之间的沟槽；去除所述牺牲材料的顶部以暴露所述间隔件层的上表面；实施至少一个图案化和蚀刻工艺以去除所述牺牲材料的第一部分，从而在所述牺牲材料中形成开口，实施所述至少一个图案化和蚀刻工艺包括：形成第一蚀刻掩模以暴露位于第一位置处的所述牺牲材料，所述第一蚀刻掩模具有第一长度和第一宽度；以及在形成所述第一蚀刻掩模之后选择性地去除位于所述第一位置处的所述牺牲材料；使用第一材料填充所述开口，填充所述开口包括：使用原子层沉积在所述间隔件层和所述掩模层上方沉积第一材料，所述第一材料包括氮化硅、氧化硅或氧化钛；以及去除所述第一材料的顶部以暴露所述牺牲材料的剩余部分的上表面；去除所述牺牲材料的所述剩余部分；以及去除所述多个芯轴。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例的半导体器件的截面图。
图2示出根据一些实施例的另一半导体器件的截面图。
图3至图18示出根据实施例的在半导体工艺的各个阶段处的半导体器件的截面图。
图19至图34示出根据另一实施例的在半导体工艺的各个阶段处的半导体器件的截面图。
图35至图37示出根据另一实施例的在半导体工艺的各个阶段处的半导体器件的透视图。
图38示出根据一些实施例的半导体工艺的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本文讨论的实施例涉及半导体处理，并且特别地，形成在先进的半导体工艺节点处(例如，24nm、14nm、10nm、7nm或更大)用于图案化(例如，生成切割图案)的掩模层。
图1示出根据一些实施例的在半导体工艺的特定阶段处的半导体器件100的截面图。如图1所示，半导体器件100包括位于一个或多个半导体层710上方的蚀刻停止层(ESL)610，位于ESL 610上方的介电层510(例如，低k介电层510)和依次形成在介电层510上方的三个掩模层(例如，硬掩模层210、310和410)。在硬掩模层210上方形成芯轴层115。
一个或多个半导体层710可以是或包括半导体衬底(还称为衬底)。衬底可以包括晶体硅衬底(例如，晶圆)，但是还可以使用其他合适的元素半导体，诸如合适的化合物半导体(例如，砷化镓、碳化硅、砷化铟、磷化铟等)或合适的合金半导体(例如，碳化硅锗、磷化镓砷或磷化镓铟)等。此外，衬底可以包括外延层(epi层)，可以被应变以用于性能增强，和/或可以包括绝缘体上硅(SOI)结构。可以在衬底中或衬底上形成诸如有源器件(例如晶体管)和/或无源器件(例如，电阻器、电容器、二极管等)的电器件。此外，一个或多个半导体层710可以包括位于半导体衬底和电器件上方的金属层，金属层可以包括根据期望的设计连接电器件以实现特定功能的互连结构(例如，导线和/或通孔)。作为实例，可以使用本发明中公开的处理来形成连接至一个或多个半导体层710中的电器件和/或互连结构的导电部件(例如，导线和/或通孔)。作为另一实例，一个或多个半导体层710可以包括在先前的图案化工艺中形成的半导体鳍结构(例如，鳍场效应晶体管(FinFET)的鳍结构)，并且可以使用本发明中公开的处理来形成切割图案，从而用于鳍结构。
ESL 610由对上面的介电层510具有高蚀刻选择性的材料形成，并且因此可以使用ESL 610来停止介电层510的蚀刻。ESL 610可以包括碳化硅(SiC)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)等。介电层510可以包括氧化硅，氮化硅，具有低于约3.0、约2.5或更低的介电常数(k值)的低K介电材料或其他合适的材料。
在一些实施例中，硬掩模层210包括SiO，SN或诸如TiO、ZrO、ZrTiO的金属氧化物，并且可以具有在从约5nm至约22nm的范围内的厚度。作为实例，硬掩模层310包括TiN或诸如TiO、ZrO、ZrTiO的金属氧化物，并且可以具有在从约5nm至约22nm的范围内的厚度。在示例性实施例中，硬掩模层410包括SiO或SN，并且具有在从约5nm至约22nm的范围内的厚度。
作为实例，芯轴层115包括诸如非晶硅的硅，并且可以是约50nm厚。作为另一实例，芯轴层115可以包括SiC或SiOC，并且可以通过旋涂沉积工艺或化学汽相沉积(CVD)沉积工艺形成。在一些实施例中，图案化芯轴层115以形成图3中的芯轴110，芯轴110将在后续处理中使用以图案化其他下面的层(例如，硬掩模层210)。
图2示出根据另一实施例的在半导体工艺的特定阶段处的另一半导体器件200的截面图。图2中的半导体器件200类似于图1中的半导体器件100，但是具有依次形成在芯轴层115上方的硬掩模层103和芯轴层113。在一些实施例中，硬掩模层103包括氧化硅(SiO)，SN或诸如TiO、ZrO、ZrTiO的金属氧化物。硬掩模层103的厚度可以在从约5nm至约22nm的范围内。芯轴层113可以具有与芯轴层115类似的组成和尺寸，但是其他组成和尺寸也是可能的。图2中的半导体器件200的其他层的材料和尺寸可以类似于图1中的层的材料和尺寸，并且因此，不再重复细节。本领域技术人员将容易地理解图1和图2的半导体器件的变化和修改。例如，可以根据诸如期望的设计和工艺技术的因素来增加或减少硬掩模层的数量。作为实例，可以省略图1和图2中的硬掩模层210和硬掩模层410。
图3至图18示出了根据实施例的在半导体工艺(例如，图案化工艺)的各个阶段处的半导体器件100的截面图。在图3至图18中，具有“B”的图号(例如，图9B)表示半导体器件的顶视图，并且具有“A”的图号(例如，图9A)表示沿着对应于顶视图(例如，图9B)的线A-A的截面图。没有“A”或“B”的图号(例如，图3)示出与图9A相同的截面图。注意，为了简单起见，在所有图中没有示出半导体器件100的所有层。例如，图3仅示出芯轴110和硬掩模层210，并且未示出硬掩模层210下面的其他层。在阅读本发明之后，普通技术人员将容易地意识到图中省略的半导体器件100的层。
参考图3，通过例如图案化芯轴层(诸如图1中的芯轴层115或图2中的芯轴层115)而在硬掩模层210上方形成多个芯轴110。例如，可以通过光刻和蚀刻工艺图案化图1中的芯轴层115以形成图3中的芯轴110。芯轴层115的图案化可以使用包括氟(F)或氯(Cl)的蚀刻工艺气体的干蚀刻工艺。在芯轴层115包括硅的示例性实施例中，使用包括Cl的蚀刻工艺气体蚀刻芯轴层115。在特定实施例中，蚀刻工艺气体是气体的组合并且可包括Cl2、HBr、N2、CH4、He和Ar。在芯轴层115包括碳的另一实施例中，使用包括F、H或O的蚀刻工艺气体蚀刻芯轴层115。在特定实施例中，蚀刻工艺气体可以是包括N2、H2、NH3、和Ar的气体的组合。可以使用各向异性等离子体蚀刻工艺以图案化芯轴层115。芯轴110的宽度W可取决于所使用的半导体工艺节点。例如，对于特定的工艺节点，W是约22nm，并且对于另一个更先进的工艺节点，W是约14nm。作为实例，芯轴110的高度H可以是约50nm，但是其他尺寸也是可能的。虽然图3仅示出四个芯轴110，但是应当理解，可以形成多于或少于四个芯轴，这取决于半导体器件的设计。
本文描述的蚀刻工艺气体的实施例仅仅是示例，并不旨在限制。包括与本文所述实施例不同的气体的其他合适的蚀刻工艺气体也是可能的，并且完全旨在包括在本发明的范围内。
作为另一实例，可通过SADP工艺图案化图1中的芯轴层115以形成图3中示出的芯轴110。可以使用SADP工艺以形成具有小于传统光刻工艺可实现的尺寸的尺寸的图案。在SADP工艺中，首先通过光刻和蚀刻工艺图案化在图1中的芯轴层115之上的另一芯轴层(未示出)，以形成设置在位于另一个芯轴层和芯轴层115之间的掩模层(未示出)上的多个芯轴。接着，在多个芯轴和掩模层上方共形地沉积间隔件层(未示出)。实施诸如各向同性蚀刻工艺的蚀刻工艺以去除间隔件层的设置在掩模层的顶面和多个芯轴的顶面上的部分，而基板上不去除设置在多个芯轴的侧壁上的间隔件层。后续的选择性蚀刻工艺去除了多个芯轴。间隔件层的剩余部分(在选择性地去除多个芯轴之前，设置在多个芯轴的侧壁上)形成具有小节距(例如，半导体工艺节点的临界尺寸的一半)的多个间隔件(未示出)。将间隔件的图案转印至位于芯轴层115上方的掩模层(例如，通过各向异性蚀刻工艺)，并且使用图案化的掩模层图案化图1的芯轴层115以形成图3中的芯轴110。
在另一实施例中，通过实施SAQP工艺以图案化图2中的芯轴层115来形成图3中的芯轴110。可以通过在SADP工艺中实施两次处理来实现SAQP工艺。例如，对于图2所示的半导体器件200，实施类似于上述用于图案化图1的芯层115的SADP工艺的第一SADP工艺图案化图2中的芯轴层113，以在掩模层103上方形成多个芯轴(未示出)。在实施以图案化图2的芯轴层115的第二SADP工艺中使用多个芯轴，从而得到图3中所示的芯轴110。SAQP工艺可以产生具有比SADP工艺的节距更精细的节距的图案(例如，芯轴110)。
参考图4，在芯轴110和硬掩模层210上方形成间隔件层121。在一些实施例中，间隔件层121包括SiO、SN或金属氧化物(例如，TiO)。在示出的实施例中，间隔件层121是共形的，并且通过诸如ALD的共形沉积方法形成。还可以使用诸如化学汽相沉积(CVD)的其他合适的沉积方法。在一个实施例中，间隔件层121的厚度在从约5nm至约22nm的范围内，但是其他尺寸也是可能的。在另一实施例中，间隔件层121的厚度由所使用的半导体工艺节点决定。例如，间隔件层121对于一个半导体工艺节点是约22nm厚，并且对于另一更先进的半导体工艺节点是约14nm厚。如图4所示，在沉积间隔件层121之后，在相邻的芯轴110之间形成沟槽123’(例如，凹槽、开口或间隔)。
接着，参考图5，例如，使用诸如各向异性等离子体蚀刻的干蚀刻工艺凹进间隔件层121以暴露芯轴110的上表面和硬掩模层210的上表面。在间隔件层121包括SiO或SN的实施例中，通过包括F的蚀刻工艺气体来蚀刻间隔件层121。在特定实施例中，蚀刻工艺气体可以是包括CF4、CHF3、CH3F、N2、CH4、O2、He和Ar的气体的组合。在间隔件层121包括金属氧化物(例如，TiO)的实施例中，通过包括Cl的蚀刻工艺气体蚀刻间隔件层121。在特定实施例中，蚀刻工艺气体可以是包括Cl2、HBr、CH4、N2、H2、He、Ar和O2的气体的组合。如图5所示，各向异性等离子体蚀刻工艺去除间隔件层121的设置在芯轴110的上表面和硬掩模层210的上表面上方的部分，而基本不去除间隔件层121的位于芯轴110的侧壁上方的剩余部分。间隔件层121的位于芯轴110的侧壁上的剩余部分还称为间隔件120。设置在相邻的芯轴110的相对侧壁上的相邻间隔件120之间的空间称为沟槽123。
现参考图6，伪材料131(还称为牺牲材料)形成在间隔件120、芯轴110和硬掩模层210上方，并填充沟槽123(如图5所示)。伪材料131的位于沟槽123内部的部分称为伪插塞，该部分在后续处理中将被另一种材料替代。伪材料131包括诸如旋涂玻璃(SOG)(例如，SiOC)、旋涂电介质(SOD)(例如，SiO)或旋涂金属氧化物(SOM)(例如，TiO)的合适的介电材料，并且在一些实施例中使用旋涂沉积工艺来沉积。在其他实施例中，伪材料131包括使用可流动化学汽相沉积(FCVD)工艺沉积的可流动氧化物(例如，SiO)。适当的固化工艺接着沉积工艺以固化沉积的伪材料131。
包括半导体器件100的晶圆的不同区域可以具有不同的图案密度(例如，芯轴、沟槽等的密度)。图案密度的这种差异可以导致伪材料131在晶圆的不同区域上方具有不同的厚度(例如，由于伪材料131的不同量，沟槽123可以保持在晶圆的不同区域中)，从而导致负载效应。可以实施诸如化学机械平坦化(CMP)工艺的平坦化工艺，以平坦化伪材料131的上表面。在另一实施例中，晶圆具有大致均匀的图案密度，因此可以存在很少或没有负载效应，在这种情况下可以省略平坦化工艺。
然而，通过利用上面公开的用于伪材料131的材料，可以在本公开的方法中通过CMP工艺有效地减少或消除负载效应。例如，一旦固化，伪材料131就足够硬并且对CMP工艺良好地响应(例如，在CMP工艺之后产生大致平坦的上表面)。相比之下，传统的处理可使用旋涂碳(SOC)来填充沟槽123。由于SOC相对较软，CMP工艺在平坦化SOC的不平坦上表面方面是没有效果的，因此传统的处理在处理负载效应方面可能是是没有效果的。
参考图7，去除伪材料131的顶部以暴露芯轴110的上表面和间隔件120的上表面。伪材料131的位于沟槽123内的剩余部分(参见图5)还称为伪插塞130。可以使用包括F或Cl的蚀刻工艺气体实施诸如干蚀刻工艺的回蚀工艺以去除伪材料131的顶部。在伪材料131包括SOG(例如，SiOC)或SOD(例如，SiO)的示例性实施例中，使用包括F的蚀刻工艺气体蚀刻伪材料131。在特定实施例中，使用包括CH3F、C4F6、O2、CF4、He和Ar的蚀刻工艺气体蚀刻SOG。在伪材料131包括SOM(例如，TiO)的另一实施例中，使用包括Cl的蚀刻工艺气体蚀刻伪材料131。在特定实施例中，蚀刻工艺气体可以是包括Cl2、HBr、CH4、N2、He和Ar的气体的组合。除了上述公开的回蚀工艺之外，还可以使用诸如CMP的其他合适的工艺来去除伪材料131的顶部。如图7所示，在去除伪材料131的顶部之后，芯轴110的上表面、伪插塞130的上表面和间隔件120的上表面大致彼此齐平。
图8至图11B示出位于第一位置处(例如，通过图9A中的开口143或图9B中的图案P1、P2和P3暴露的位置)去除伪插塞130的处理步骤。在图8中，使用诸如旋涂沉积工艺的合适的形成方法在图7所示的结构上方依次形成例如包括碳(C)的旋涂碳(SOC)层的第一掩模层140和例如包括SiOC的SOG层的第二掩模层150。在第一掩模层140是SOC层并且第二掩模层150是SOG层的示例性实施例中，SOC层140的厚度在从约40nm至约200nm的范围内，并且SOG层150的厚度在从约10nm至约40nm的范围内。接着，在第二掩模层150上方形成光刻胶(PR)160，并通过例如光刻工艺图案化光刻胶(PR)160。图案化的PR 160具有长度为X的开口143。在一些实施例中，长度X为间隔件120的厚度的约1倍至约3倍，其中在垂直于芯轴110的侧壁的方向上测量间隔件120的厚度(还称为间隔件层121的厚度)。
在图9A中，通过例如各向异性等离子体蚀刻工艺的合适的蚀刻工艺将PR 160的图案(例如，开口143)转印至第一掩模层140(例如，SOC层)和第二掩模层150(例如，SOG层)，并且通过例如灰化工艺或剥离工艺去除PR 160。在第二掩模层150是SOG层的一些实施例中，通过使用包括F的蚀刻工艺气体的等离子体工艺蚀刻第二掩模层150。可以使用类似于用于去除包括SOG的伪材料131的顶部(参考图7描述)的蚀刻工艺气体的蚀刻工艺气体。另外，在第一掩模层140是SOC层的一些实施例中，通过使用包括H2、N2、O2、NH3、He和Ar的蚀刻工艺气体的等离子体工艺蚀刻第一掩模层140。在蚀刻第一掩模层140和第二掩模层150之后，开口143延伸到第二掩模层150和第一掩模层140中，并暴露开口143内的部分伪插塞130。
图9B示出了图9A所示结构的顶视图。如上所述，图9A对应于沿图9B的线A-A的截面图。在图9B中示出了三个图案(例如，开口)P1、P2和P3，其中，图案P2对应于图9A所示的开口143。在顶视图中，每个图案具有长度X(还在图8中示出)和宽度Y。虽然每个图案(例如，P1、P2或P3)可以具有在上述范围内的不同长度X，但是所有图案(例如P1、P2和P3)可以具有相同的宽度Y。宽度Y可以在从约5nm至约50nm的范围内，例如20nm。根据本发明的实施例，宽度Y等于在制造半导体器件100中使用的半导体工艺节点的临界尺寸(CD)。对于所有图案使用相同的宽度Y允许使用诸如ALD的共形沉积工艺来填充开口133(参见图11A、11B和12)，并且在后续处理中的ALD沉积之后获得用于切割材料170的平坦的上表面(参见图12)，如将在下文中更详细描述的。
注意，图案P1、P2和P3可以不同时(例如，在相同的处理步骤或使用相同的光刻步骤)形成。例如，P2和P1之间的距离以及P2和P3之间的距离对于光刻的分辨率可能太小，因此不能使用一个光刻工艺同时形成所有三个图案P1、P2和P3。相反，可以在一个光刻工艺中形成图案P2，并且可以在另一个光刻工艺中形成图案P1和P3。例如，实施图8至图11B所示的处理步骤的第一循环以生成图案P2并去除由图案P2暴露的伪插塞130。然后，实施图8至图11B中所示的处理步骤的第二次循环以生成图案P1和P3，并且去除由图案P1和P3暴露的伪插塞130。下面参考图10、图11A和图11B描述关于去除由图案(例如，P1、P2或P3)暴露的伪插塞130的细节。尽管图9B示出了三个图案(例如，P1、P2和P3)，但是本领域技术人员将理解，其他数量的图案和其他数量的循环是可能的，并且可以基于，例如，期望的设计调整每个循环中生成的图案。
参考图10，从半导体器件100去除第二掩模层150(例如，通过蚀刻工艺或CMP工艺)，并且实施蚀刻工艺以去除伪插塞130的由开口143暴露的部分(例如，也参见图9B中的图案P2)，因此在伪插塞130的去除部分的位置处形成一个或多个开口133。在一些实施例中，通过使用包括Cl或F的蚀刻工艺气体的干蚀刻工艺(例如，等离子体工艺)去除由开口143暴露的伪插塞130。在伪插塞130包括SOG(例如，SiOC)或SOD(例如，SiO)的实施例中，使用包括F的蚀刻工艺气体蚀刻伪插塞130。在伪插塞130包括SOM(例如，TiO)的另一实施例中，使用包括Cl的蚀刻工艺气体蚀刻伪插塞130。在示出的实施例中，蚀刻工艺气体具有伪插塞130的对于间隔件120的高选择性(例如，伪插塞130对间隔件120的选择性大于50)，因此蚀刻工艺气体去除由开口143暴露的伪插塞130，而大致不攻击间隔件120。
现在参考图11A和11B，通过蚀刻工艺去除第一掩模层140。可以使用包括H2、N2或O2的蚀刻工艺气体的干蚀刻工艺来去除第一掩模层140(例如，SOC层)。图11B示出图11A的相应顶视图。注意，在图10中仅去除了伪插塞130的由开口143暴露的部分(例如，图案P2)，因此开口133示为伪插塞130的剩余部分内的小矩形/正方形。虽然开口133在图11B中示出为矩形或正方形，但是开口133的形状可以不是完美的矩形或正方形，并且开口133可以具有其他形状。此外，由于开口133暴露下面的硬掩模层210(参见图11A)，所以硬掩模层210在开口133内可见，如图11B的顶视图所示。
注意，如上文参考图9B所讨论的，可不在相同处理步骤或循环中形成图11B中的所有开口133。例如，在使用图案P2的处理的第一次循环中形成设置在线A-A上的开口133(参见图9B)，其中，每个循环接着在图8至图11B中示出的处理步骤。然后，在另一循环中，使用图案P1和P3(参见图9B)形成其他开口133(例如，开口不是一条线A-A)。
接着，参考图12，在芯轴110、间隔件120、伪插塞130(的剩余部分)和硬掩模层210上方形成切割材料170(还称为第一材料)。切割材料170还填充由上述伪插塞去除工艺产生的开口133。在示例性实施例中，切割材料170包括SiO、SN、诸如TiO的金属氧化物、它们的组合等。在所示实施例中，使用诸如ALD工艺的共形沉积工艺共形地沉积切割材料170并用切割材料170填充开口133。回顾在生成图案P1、P2和P3(参见图9B)期间，所有图案的宽度Y具有小尺寸并且可以相同，这是半导体处理节点的临界尺寸。因此，ALD沉积能够填充开口133并且实现用于切割材料170的大致平坦的上表面，如下所述。
使用ALD填充开口133提供了若干优势。由于ALD形成共形层，并且由于芯轴110的上表面、间隔件120的上表面和伪插塞130的上表面彼此齐平，所以共形形成的切割材料170还具有位于芯轴110的上表面、间隔件120的上表面和伪插塞130的上表面上方的平坦的上表面，其中，在开口133上方出现的切割材料170的平面中具有小的下沉(由于其小的性质而未单独示出)。作为实例，对于具有40nm节距(例如，沿着垂直于图11B中的线A-A的方向测量)的开口133，开口133的尺寸(例如，沿着垂直于图11B中的线A-A的方向测量)可以是20nm，并且可以使用具有约15nm的厚度的切割材料170来填充开口133。作为另一实例，对于具有28nm节距的开口133，开口133的尺寸可以是14nm，并且可以使用具有约10.5nm的厚度的切割材料170来填充开口133。在使用ALD用切割材料170填充开口133之后，除了具有约50nm深度的小下沉之外，切割材料170可具有平坦的表面。具有如此平坦的表面，可通过使用用于切割材料170的ALD沉积来避免与传统的处理相关的负载效应问题，并且在ALD沉积之后不需要切割材料170的平坦化。通过在处理中使用伪材料131和切割材料170，不再需要位于沉积的切割材料170下面的SOC层，这放宽了用于低温(例如，小于约200℃)沉积方法的要求。这种改进与所使用的ALD沉积方法一起提供了用于切割材料170的材料的更广泛的选择，这在以前使用的传统方法中(例如，使用切割材料170下面的SOC层)是不可用的。
接着，参考图13A，去除切割材料170的顶部以暴露芯轴110、间隔件120和伪插塞130。切割材料170的去除工艺控制为在间隔件120的上表面处停止。可以使用包括Cl或F的蚀刻工艺气体的干蚀刻工艺。在切割材料170包括SiO或SN的示例性实施例中，使用包括F的蚀刻工艺气体蚀刻切割材料170。在切割材料170包括金属氧化物(例如，TiO)的另一实施例中，使用包括Cl的蚀刻工艺气体蚀刻切割材料170。如参考图5所描述的，蚀刻工艺气体可与用于去除包括相同材料的间隔件层121的蚀刻工艺气体相同。在一些实施例中，蚀刻工艺气体具有切割材料170对于间隔件120的大于10的蚀刻选择性。图13B示出在去除切割材料170的顶部之后图13A的对应顶视图。如图13B所示，通过切割材料170替代伪插塞130的位于第一位置处(例如，对应于图11A和11B中的开口133的位置)的部分，因此切割材料170嵌入伪插塞130中。
现在参考图14A和14B，去除伪插塞130的剩余部分，并且暴露硬掩模层210的上表面。可以使用包括Cl或F的蚀刻工艺气体的干蚀刻工艺。在伪插塞130包括SOG(例如，SiOC)或SOD(例如，SiO)的示例性实施例中，使用包括F的蚀刻工艺气体蚀刻伪插塞130。在伪插塞130包括SOM(例如，TiO)的另一实施例中，使用包括Cl的蚀刻工艺气体蚀刻伪插塞130。在示出的实施例中，蚀刻工艺气体具有伪插塞130对于间隔件120和切割材料170的大于50的蚀刻选择性。因此，蚀刻工艺气体去除伪插塞130的剩余部分，而大致不攻击间隔件120和切割材料170。
接着，如图15A和15B(其额外地示出硬掩模层310)所示，去除芯轴110。在去除芯轴110之后，间隔件120和切割材料170留在硬掩模层210上方。将由间隔件120和切割材料170限定的图案转印至硬掩模层210并用于蚀刻下面的层。在一些实施例中，通过使用包括Cl或F的蚀刻工艺气体的干蚀刻工艺来去除芯轴110。在芯轴110包括硅的示例性实施例中，使用包括Cl的蚀刻工艺气体来蚀刻芯轴110。在芯轴110包括碳的另一实施例中，使用包括F、H或O的蚀刻气体蚀刻芯轴110。蚀刻工艺具有芯轴110的高选择性，例如，芯轴110对于间隔件120和切割材料170的大于50的选择性。
在一些先前的处理步骤中有利地使用蚀刻选择性以去除目标材料而不攻击其他材料，例如，在去除伪插塞130和去除芯轴110中。可以通过对半导体器件100的不同层使用不同的材料并且使用对于不同材料具有不同蚀刻速率的蚀刻工艺气体来实现蚀刻选择性。在示例性实施例中，间隔件层121(和间隔件120)包括金属氧化物(例如TiO)以及使用包括Cl的蚀刻工艺气体来蚀刻间隔件层121(和间隔件120)，伪材料131包括SOG(例如，SiOC)或SOD(例如SiO)以及使用包括F的蚀刻工艺气体来蚀刻的伪材料131，切割材料170包括SiO或SN以及使用包括F的蚀刻工艺气体蚀刻切割材料170，以及芯轴110包括硅并且使用包括Cl的蚀刻工艺气体来蚀刻芯轴110。材料和蚀刻工艺气体的其他组合是可能的，并且完全旨在包括在本发明的范围内。
接着，在图16中，将由间隔件120和切割材料170限定的图案转印至硬掩模层210。可以使用各向异性等离子体蚀刻来将图案转印至硬掩模层210，但是还可以使用其他合适的蚀刻方法。在一些实施例中，使用包括F的蚀刻工艺气体蚀刻硬掩模层210。
在图17中，通过诸如蚀刻或研磨的合适方法去除间隔件层120和切割材料170，并且使用合适的工艺(例如，各向异性等离子体蚀刻工艺)将硬掩模层210的图案转印至硬掩模层310。在硬掩模层310包括TiN的一些实施例中，使用包括Cl的蚀刻工艺气体蚀刻硬掩模层310。图17还示出位于硬掩模层310下面的硬掩模层410，将在后续处理中图案化该硬掩模层410。
接着，在图18中，通过合适的方法(例如，蚀刻或研磨)去除硬掩模层210，并且使用，例如，各向异性等离子体蚀刻工艺将硬掩模层310的图案转印至硬掩模层410。在硬掩模层410包括SiO或SN的一些实施例中，使用包括F的蚀刻工艺气体蚀刻硬掩模层410。接着，使用硬掩模层310和硬掩模层410来图案化下面的介电层510。可以使用诸如等离子体蚀刻工艺的各向异性蚀刻工艺以图案化介电层510。在图案化介电层510之后，在介电层510中形成开口(例如，开口515和513)。
开口515和513可以具有不同的深度，这可以通过例如在两个或更多个处理步骤中施加不同量的蚀刻来实现。例如，可以实施第一蚀刻工艺以形成开口515以及形成开口513的上部(例如，在介电层510中的具有与开口515相同的深度的部分)。接着，在硬掩模层310上方形成掩模层(例如，PR，未示出)以覆盖开口515，同时使开口513暴露，并且后续地，实施第二蚀刻工艺以延伸(例如，加深)开口513，例如，直到暴露ESL 610，此时可以使用第三蚀刻工艺以去除ESL 610的由开口513暴露的部分。如图18所示，开口513延伸穿过介电层510和ESL 610，而开口515延伸到介电层515中，而不延伸穿过介电层515。本领域技术人员将理解，不同的开口可以用于形成不同的导电部件(例如，导线、通孔)，并且额外的处理可以接着图18中所示的工艺。例如，开口515和513可以形成为多步双镶嵌工艺的部分。
图19至图34示出根据另一实施例的在各个制造阶段处的半导体器件100的截面图。图19至图34中所示的处理步骤类似于图3至图18中的处理步骤，其中，类似的参考标号表示类似的元件，尽管实施例之间具有一些差异。下面简要讨论图19至图34中所示的处理步骤，其中，突出显示了不同实施例之间的一些差异的细节。普通技术人员在阅读本发明后将完全理解图19至图34中所示的处理步骤。
在图19中，在硬掩模层210上方形成芯轴110。在图20中的芯轴110上方共形地沉积间隔件层121，在相邻芯轴110之间具有沟槽123’(还位于间隔件层121的设置在相邻芯轴110的相对侧壁上的部分之间)。在图21中，伪材料131沉积在间隔件层121上方并且填充沟槽123’。注意，在图21中，实施伪材料131的沉积，而不蚀刻间隔件层121。特别地，与图3至图18所示的实施例相比，在当前实施例中省略图5所示的处理步骤，因此在后续处理步骤中由间隔层121覆盖芯轴110的上表面，直到图30A所示的处理步骤，其中，去除间隔件层121的顶部以暴露芯轴110。
在图22中，通过类似于图7中的讨论的回蚀工艺凹进伪材料131的顶部，并且伪材料131的位于沟槽123’中的剩余部分(参见图20)形成多个伪插塞130。在凹进伪材料131的顶部之后，在间隔件层121和伪插塞130之间实现大致平坦的上表面。类似于图6中的讨论，可以在凹进伪材料131之前实施可选的平坦化工艺(例如，CMP工艺)。
图23至图26B示出用于去除在第一位置(例如，图25中的开口133’的位置)的伪插塞130的部分的处理步骤。细节类似于图8至图11B中所示的处理。注意，与图10中的开口133相比，由于在开口133’的底部处存在间隔件层121，开口133’不会暴露硬掩模层210。接着，如图27所示，类似于图12的处理，切割材料170沉积在间隔件层121上方，并填充通过去除伪插塞130(的部分)留下的开口133’。
图28A和28B示出在，例如，回蚀切割材料170之后的图27中的结构。后续地，在图29中去除伪插塞130的剩余部分。在图30A和图30B中，凹进间隔件层121以暴露芯轴110和硬掩模层210。可以通过使用包括Cl或F的蚀刻工艺气体的干蚀刻工艺来实施间隔件层121的凹进。干蚀刻气体可以具有间隔件层121对于硬掩模层210和切割材料170的高蚀刻选择性，例如，间隔件层121对于硬掩模层210和切割材料170的蚀刻选择性高于50。结果，在干蚀刻工艺之后，切割材料170的上表面170U(例如，进一步远离硬掩模层210延伸)比芯轴110的上表面和间隔件层121的剩余部分(参见标记122A和122B)的上表面更高。在其他实施例中，干蚀刻气体具有间隔件层121对于硬掩模层210的高蚀刻选择性，但是具有对于切割材料170类似的蚀刻选择性，在这种情况下，在干蚀刻工艺之后，切割材料的上表面170U可以与芯轴110的上表面和间隔件层121的剩余部分(参见标记122A和122B)的上表面齐平(未示出)。
在凹进间隔件层121之后，间隔件层121的位于芯轴110的侧壁上的剩余部分称为间隔件122(例如，间隔件122A和间隔件122B)。间隔件122A类似于图14A中的间隔件120，例如，位于芯轴110的相对侧壁上的间隔件122A彼此分离，并且位于第一芯轴110的侧壁上的第一间隔件122A和位于第二芯轴110的相对侧壁上的第二间隔件122A之间不存在间隔件层121。相反，通过间隔件层121的位于切割材料170下方的剩余部分连接位于两个相邻芯轴110的相对侧壁上的间隔件122B。因此，位于两个相邻芯轴110的相对侧壁上的间隔件122B和间隔件层121的位于切割材料170下方的剩余部分形成包括相同材料(例如，用于形成间隔件层121的材料)的U形结构。U形结构表示间隔件层121的从第一芯轴110的第一侧壁连续延伸至与第一芯轴相邻的第二芯轴110的相对侧壁的部分。
接着，如图31A和31B所示，去除芯轴110。间隔件120和切割材料170限定将用于图案化下面的层的图案。
图32至图34示出了由间隔件120和切割材料170限定的图案转印至硬掩模层(例如，硬掩模层210、310和410)以及示出了介电层510的图案化，类似于图16至图18的处理。
图35至图37示出根据本发明的另一实施例的在各个处理阶段处的半导体器件300的透视图。半导体器件300类似于半导体器件100，其中，类似的标号表示类似的元件。特别地，图35、图36和图37中的半导体器件300分别在类似于图31A/31B、图33和图34所示的处理阶段的处理阶段处。然而，在半导体器件300和半导体器件100之间存在差异。例如，与图31A/31B中的半导体器件100相比，图35中的半导体器件300具有由切割材料170和间隔件122’限定的不同图案。此外，尽管图31A/31B中所示的半导体器件100可以具有平坦的顶表面，但是图35中的间隔件122’不具有平坦的上表面。
图38示出根据一些实施例的半导体工艺1000的流程图。应当理解，图38中所示的实施例方法是许多可能的实施例方法的实例。本领域的普通技术人员将意识到许多变化、替代和修改。例如，可以添加、去除、替代、重新布置和重复图38所示的各个步骤。
参考图38，在步骤1010处，在设置在掩模层上方的多个芯轴上方共形地形成间隔件层，间隔件层的设置在多个芯轴中的相邻芯轴的相对侧壁上方的部分限定位于该部分之间的沟槽。在步骤1020处，用伪材料填充沟槽。在步骤1030处，去除伪材料的位于沟槽中的第一部分，从而在伪材料中形成多个开口。在步骤1040处，用第一材料填充多个开口。在步骤1050处，去除伪材料的位于沟槽中的剩余部分。在步骤1060处，在去除伪材料之后去除多个芯轴。
本发明中的方法的实施例具有许多优势。例如，通过使用SOG、SOD或SOM作为伪材料131，获得更好的物理性质(例如，硬度)，并且可以使用CMP来实现平坦的上表面，从而减少或解决负载效应问题。另外，通过控制PR图案(例如，图9B中的图案P1、P2、P3)中的宽度Y的尺寸以具有固定尺寸(例如，工艺节点的临界尺寸)，诸如ALD的共形沉积方法可用于形成切割材料170并填充由伪插塞的去除工艺创建的开口(例如，图10中的开口133)。由于下面的平坦的上表面，ALD方法自然地形成平坦的上表面，因此在沉积切割材料之后不需要平坦化工艺。此外，目前公开的方法允许更广泛地选择用于切割材料170的材料，这在以前是不可用的。
在一些实施例中，半导体工艺的方法包括在设置在掩模层上方的多个芯轴上方共形地形成间隔件层，间隔件层的设置在多个芯轴中的相邻芯轴的相对侧壁上的部分限定位于该部分之间的沟槽，用伪材料填充沟槽，并且去除伪材料的位于沟槽中的第一部分，从而在伪材料中形成多个开口。该方法还包括用第一材料填充多个开口，去除伪材料的位于沟槽中的剩余部分，并且在去除伪材料之后去除多个芯轴。
在其他实施例中，形成掩模图案的方法包括在掩模层上方形成多个芯轴，在多个芯轴的侧壁上方形成多个间隔件，其中，位于多个芯轴中的相邻芯轴的相对侧壁上的间隔件形成位于该间隔件之间的沟槽，并且用牺牲材料填充沟槽。该方法还包括用第一材料替代牺牲材料的第一部分，去除牺牲材料的剩余部分，去除多个芯轴，并且将第一图案从间隔件和第一材料转印至掩模层。
在又一实施例中，半导体处理方法包括在设置在掩模层上的多个芯轴上方共形地形成间隔件层，使用至少部分旋涂沉积或可流动化学汽相沉积在间隔件层和掩模层上方沉积牺牲材料，该牺牲材料包括碳氧化硅、氧化硅或金属氧化物，该牺牲材料填充多个芯轴中的相邻芯轴之间的沟槽，并且去除牺牲材料的顶部以暴露间隔件层的上表面。该方法还包括实施至少一个图案化和蚀刻工艺以去除牺牲材料的第一部分，从而在牺牲材料中形成开口。实施至少一个图案化和蚀刻工艺包括形成第一蚀刻掩模以暴露位于第一位置处的牺牲材料，第一蚀刻掩模具有第一长度和第一宽度，并且在形成第一蚀刻掩模之后选择性地去除位于第一位置处的牺牲材料。该方法还包括使用第一材料填充开口。填充开口包括使用原子层沉积在间隔件层和掩模层上方沉积第一材料，第一材料包括氮化硅、氧化硅或氧化钛，并且去除第一材料的顶部以暴露牺牲材料的剩余部分的上表面。该方法还包括去除牺牲材料的剩余部分，以及去除多个芯轴。
根据本发明的一个实施例，提供了一种半导体处理的方法，包括：在设置在掩模层上方的多个芯轴上方共形地形成间隔件层，所述间隔件层的设置在所述多个芯轴的相邻芯轴的相对侧壁上方的部分限定位于所述部分之间的沟槽；用伪材料填充所述沟槽；去除所述伪材料的位于所述沟槽中的第一部分，从而在所述伪材料中形成多个开口；用第一材料填充所述多个开口；去除所述伪材料的位于所述沟槽中的剩余部分；以及在去除所述伪材料之后去除所述多个芯轴。
在上述方法中，还包括在去除所述多个芯轴之后，将由所述第一材料和所述间隔件层限定的图案转印至所述掩模层。
在上述方法中，共形地形成所述间隔件层包括使用至少部分原子层沉积来形成所述间隔件层。
在上述方法中，还包括在共形地形成所述间隔件层之后并且在填充所述沟槽之前，实施各向异性蚀刻工艺，所述各向异性蚀刻工艺暴露所述掩模层的上表面和所述多个芯轴的上表面。
在上述方法中，填充所述沟槽包括：在所述沟槽中和所述间隔件层上方沉积伪材料，其中，所述伪材料选自由碳氧化硅、氧化硅和金属氧化物组成的组；以及去除所述伪材料的顶部以暴露所述间隔件层的上表面，其中，在去除所述顶部之后，所述间隔件层的上表面和所述伪材料的上表面彼此齐平。
在上述方法中，至少部分使用旋涂沉积或可流动化学汽相沉积来实施所述沉积。
在上述方法中，去除所述伪材料的所述第一部分包括：在所述间隔件层、所述伪材料和所述多个芯轴上方形成一个或多个掩模层；在所述一个或多个掩模层上方形成光刻胶；图案化所述光刻胶以形成具有第一长度和第一宽度的第一图案；将所述第一图案转印至所述一个或多个掩模层；以及选择性地去除由所述第一图案暴露的所述伪材料，从而形成所述多个开口的一个或多个。
在上述方法中，形成所述一个或多个掩模层包括在所述间隔件层、所述伪材料和所述多个芯轴上方依次形成包括碳的第一掩模层和包括碳氧化硅的第二掩模层。
在上述方法中，所述第一宽度与所述半导体工艺的临界尺寸相同。
在上述方法中，填充所述多个开口包括：在所述间隔件层和所述伪材料上方沉积所述第一材料，其中，所述第一材料填充所述伪材料中的所述多个开口，其中，所述第一材料选自由氮化硅、氧化硅和氧化钛组成的组；以及凹进所述第一材料的顶部以暴露所述间隔件层和所述伪材料。
在上述方法中，沉积所述第一材料使用原子层沉积。
在上述方法中，还包括在去除所述伪材料之后并且在去除所述多个芯轴之前，实施各向异性蚀刻工艺以暴露所述掩模层的上表面和所述多个芯轴的上表面。
根据本发明的另一实施例，还提供了一种形成掩模图案的方法，包括：在掩模层上方形成多个芯轴；在所述多个芯轴的侧壁上方形成多个间隔件，其中，位于所述多个芯轴的相邻芯轴的相对侧壁上的间隔件形成位于所述间隔件之间的沟槽；用牺牲材料填充所述沟槽；用第一材料替代所述牺牲材料的第一部分；去除所述牺牲材料的剩余部分；去除所述多个芯轴；以及将第一图案从所述间隔件和所述第一材料转印至所述掩模层。
在上述方法中，形成所述多个间隔件包括:在所述多个芯轴和所述掩模层上方沉积间隔件层；以及去除所述间隔件层的位于所述掩模层上方以及位于所述多个芯轴的上表面上方的部分，同时留下所述间隔件层的位于所述多个芯轴的所述侧壁上方的部分。
在上述方法中，填充所述沟槽包括使用至少部分旋涂沉积或可流动化学汽相沉积用所述牺牲材料填充所述沟槽，并且其中，所述牺牲材料选自由碳氧化硅、氧化硅和氧化钛组成的组。
在上述方法中，所述替代包括：在所述多个间隔件和所述牺牲材料上方形成第一蚀刻掩模，所述第一蚀刻掩模具有开口，所述开口具有第一长度和第一宽度；选择性地去除由所述第一蚀刻掩模暴露的所述牺牲材料，从而在所述牺牲材料中形成多个第一开口；在所述多个间隔件和所述牺牲材料上方形成第二蚀刻掩模，所述第二蚀刻掩模具有另一开口，所述另一开口具有第二长度和所述第一宽度；选择性地去除由所述第二蚀刻掩模暴露的所述牺牲材料，从而在所述牺牲材料中形成多个第二开口；以及用所述第一材料填充所述多个第一开口和所述多个第二开口。
在上述方法中，填充所述多个第一开口和所述多个第二开口包括使用原子层沉积在所述多个间隔件和所述牺牲材料上方沉积所述第一材料，其中，所述第一材料选自由氮化硅、氧化硅和氧化钛组成的组。
在上述方法中，所述第一长度和所述第二长度是所述多个间隔件的厚度的一倍至三倍。
根据本发明的又一实施例，还提供了一种半导体处理的方法，包括：在设置在掩模层上的多个芯轴上方共形地形成间隔件层；使用至少部分旋涂沉积或可流动化学汽相沉积在所述间隔件层和所述掩模层上方沉积牺牲材料，所述牺牲材料包括碳氧化硅、氧化硅或金属氧化物，所述牺牲材料填充所述多个芯轴的相邻芯轴之间的沟槽；去除所述牺牲材料的顶部以暴露所述间隔件层的上表面；实施至少一个图案化和蚀刻工艺以去除所述牺牲材料的第一部分，从而在所述牺牲材料中形成开口，实施所述至少一个图案化和蚀刻工艺包括：形成第一蚀刻掩模以暴露位于第一位置处的所述牺牲材料，所述第一蚀刻掩模具有第一长度和第一宽度；以及在形成所述第一蚀刻掩模之后选择性地去除位于所述第一位置处的所述牺牲材料；使用第一材料填充所述开口，填充所述开口包括：使用原子层沉积在所述间隔件层和所述掩模层上方沉积第一材料，所述第一材料包括氮化硅、氧化硅或氧化钛；以及去除所述第一材料的顶部以暴露所述牺牲材料的剩余部分的上表面；去除所述牺牲材料的所述剩余部分；以及去除所述多个芯轴。
在上述方法中，实施所述至少一个图案化和蚀刻工艺还包括：在选择性地去除位于所述第一位置处的所述牺牲材料之后，形成第二蚀刻掩模以暴露位于第二位置处的所述牺牲材料，所述第二蚀刻掩模具有第二长度和所述第一宽度；以及在形成所述第二蚀刻掩模之后选择性地去除位于所述第二位置处的所述牺牲材料。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体处理的方法，包括：
在设置在掩模层上方的多个芯轴上方共形地形成间隔件层，所述间隔件层的设置在所述多个芯轴的相邻芯轴的相对侧壁上方的部分限定位于所述部分之间的沟槽；
用伪材料填充所述沟槽；
去除所述伪材料的位于所述沟槽中的第一部分，从而在所述伪材料中形成多个开口；
用第一材料填充所述多个开口；
去除所述伪材料的位于所述沟槽中的剩余部分；以及
在去除所述伪材料之后去除所述多个芯轴。
2.根据权利要求1所述的方法，还包括在去除所述多个芯轴之后，将由所述第一材料和所述间隔件层限定的图案转印至所述掩模层。
3.根据权利要求1所述的方法，其中，共形地形成所述间隔件层包括使用至少部分原子层沉积来形成所述间隔件层。
4.根据权利要求1所述的方法，还包括在共形地形成所述间隔件层之后并且在填充所述沟槽之前，实施各向异性蚀刻工艺，所述各向异性蚀刻工艺暴露所述掩模层的上表面和所述多个芯轴的上表面。
5.根据权利要求1所述的方法，其中，填充所述沟槽包括：
在所述沟槽中和所述间隔件层上方沉积伪材料，其中，所述伪材料选自由碳氧化硅、氧化硅和金属氧化物组成的组；以及
去除所述伪材料的顶部以暴露所述间隔件层的上表面，其中，在去除所述顶部之后，所述间隔件层的上表面和所述伪材料的上表面彼此齐平。
6.根据权利要求5所述的方法，其中，至少部分使用旋涂沉积或可流动化学汽相沉积来实施所述沉积。
7.根据权利要求5所述的方法，其中，去除所述伪材料的所述第一部分包括：
在所述间隔件层、所述伪材料和所述多个芯轴上方形成一个或多个掩模层；
在所述一个或多个掩模层上方形成光刻胶；
图案化所述光刻胶以形成具有第一长度和第一宽度的第一图案；
将所述第一图案转印至所述一个或多个掩模层；以及
选择性地去除由所述第一图案暴露的所述伪材料，从而形成所述多个开口的一个或多个。
8.根据权利要求7所述的方法，其中，形成所述一个或多个掩模层包括在所述间隔件层、所述伪材料和所述多个芯轴上方依次形成包括碳的第一掩模层和包括碳氧化硅的第二掩模层。
9.一种形成掩模图案的方法，包括：
在掩模层上方形成多个芯轴；
在所述多个芯轴的侧壁上方形成多个间隔件，其中，位于所述多个芯轴的相邻芯轴的相对侧壁上的间隔件形成位于所述间隔件之间的沟槽；
用牺牲材料填充所述沟槽；
用第一材料替代所述牺牲材料的第一部分；
去除所述牺牲材料的剩余部分；
去除所述多个芯轴；以及
将第一图案从所述间隔件和所述第一材料转印至所述掩模层。
10.一种半导体处理的方法，包括：
在设置在掩模层上的多个芯轴上方共形地形成间隔件层；
使用至少部分旋涂沉积或可流动化学汽相沉积在所述间隔件层和所述掩模层上方沉积牺牲材料，所述牺牲材料包括碳氧化硅、氧化硅或金属氧化物，所述牺牲材料填充所述多个芯轴的相邻芯轴之间的沟槽；
去除所述牺牲材料的顶部以暴露所述间隔件层的上表面；
实施至少一个图案化和蚀刻工艺以去除所述牺牲材料的第一部分，从而在所述牺牲材料中形成开口，实施所述至少一个图案化和蚀刻工艺包括：
形成第一蚀刻掩模以暴露位于第一位置处的所述牺牲材料，所述第一蚀刻掩模具有第一长度和第一宽度；以及
在形成所述第一蚀刻掩模之后选择性地去除位于所述第一位置处的所述牺牲材料；
使用第一材料填充所述开口，填充所述开口包括：
使用原子层沉积在所述间隔件层和所述掩模层上方沉积第一材料，所述第一材料包括氮化硅、氧化硅或氧化钛；以及
去除所述第一材料的顶部以暴露所述牺牲材料的剩余部分的上表面；
去除所述牺牲材料的所述剩余部分；以及
去除所述多个芯轴。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110896051A (zh) * 2018-09-13 2020-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件
CN110931352A (zh) * 2018-09-20 2020-03-27 台湾积体电路制造股份有限公司 形成集成电路装置的方法
CN110957262A (zh) * 2018-09-26 2020-04-03 长鑫存储技术有限公司 一种半导体结构及通孔的形成方法
CN111834213A (zh) * 2019-04-23 2020-10-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN113725080A (zh) * 2020-05-26 2021-11-30 爱思开海力士有限公司 形成平坦化层的方法以及使用其的图案形成方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9887127B1 (en) 2016-12-15 2018-02-06 Globalfoundries Inc. Interconnection lines having variable widths and partially self-aligned continuity cuts
US10043703B2 (en) 2016-12-15 2018-08-07 Globalfoundries Inc. Apparatus and method for forming interconnection lines having variable pitch and variable widths
US10002786B1 (en) * 2016-12-15 2018-06-19 Globalfoundries Inc. Interconnection cells having variable width metal lines and fully-self aligned variable length continuity cuts
US10593549B2 (en) * 2017-02-27 2020-03-17 Imec Vzw Method for defining patterns for conductive paths in a dielectric layer
US10217633B2 (en) * 2017-03-13 2019-02-26 Globalfoundries Inc. Substantially defect-free polysilicon gate arrays
TW201921498A (zh) * 2017-09-27 2019-06-01 美商微材料有限責任公司 選擇性氧化鋁蝕刻的使用
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10559492B2 (en) 2017-11-15 2020-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methods for semiconductor devices and structures resulting therefrom
US10497565B2 (en) 2017-11-21 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
CN110021518B (zh) * 2018-01-09 2020-12-22 联华电子股份有限公司 自对准双重图案方法
US10446395B1 (en) * 2018-04-11 2019-10-15 Globalfoundries Inc. Self-aligned multiple patterning processes with layered mandrels
US10685845B2 (en) 2018-11-06 2020-06-16 Nanya Technology Corporation Method for preparing a semiconductor structure
US10529570B1 (en) * 2018-11-20 2020-01-07 Nanya Technology Corporation Method for preparing a semiconductor structure
US11145509B2 (en) 2019-05-24 2021-10-12 Applied Materials, Inc. Method for forming and patterning a layer and/or substrate
WO2021041366A1 (en) 2019-08-30 2021-03-04 Mattson Technology, Inc. Spacer etching process
US11227774B2 (en) * 2019-12-05 2022-01-18 Tokyo Electron Limited Methods and systems for etching silicon cyanide (SiCN) with multi-color selectivity
TWI744933B (zh) * 2020-06-04 2021-11-01 華邦電子股份有限公司 導線結構及其製造方法
CN113972167A (zh) * 2020-07-24 2022-01-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US20220102212A1 (en) * 2020-09-30 2022-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Self-Aligned Via Formation Using Spacers
US20220189771A1 (en) * 2020-12-10 2022-06-16 Applied Materials, Inc. Underlayer film for semiconductor device formation
US11848209B2 (en) 2021-02-26 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning semiconductor devices and structures resulting therefrom
US20230045826A1 (en) * 2021-08-12 2023-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for fabricating semicondcutor structures
TWI809809B (zh) * 2022-01-07 2023-07-21 南亞科技股份有限公司 具有不同深度特徵之半導體元件結構的製備方法
US11875994B2 (en) 2022-01-07 2024-01-16 Nanya Technology Corporation Method for preparing semiconductor device structure with features at different levels

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8586449B1 (en) * 2012-08-14 2013-11-19 International Business Machines Corporation Raised isolation structure self-aligned to fin structures
US20150111362A1 (en) * 2013-10-18 2015-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method Of Making A FinFET Device
US20150155171A1 (en) * 2013-12-04 2015-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography Using High Selectivity Spacers for Pitch Reduction
US20150243519A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for Patterning a Substrate for Planarization
US9240329B2 (en) * 2014-02-23 2016-01-19 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers
US20160181100A1 (en) * 2014-12-22 2016-06-23 Tokyo Electron Limited Patterning a Substrate Using Grafting Polymer Material
US20160181115A1 (en) * 2014-12-19 2016-06-23 Tokyo Electron Limited Method of Forming a Mask for Substrate Patterning
US9484258B1 (en) * 2016-03-16 2016-11-01 Globalfoundries Inc. Method for producing self-aligned vias

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7394155B2 (en) 2004-11-04 2008-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Top and sidewall bridged interconnect structure and method
US8003281B2 (en) 2008-08-22 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd Hybrid multi-layer mask
US7862962B2 (en) 2009-01-20 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout design
US8450833B2 (en) 2010-08-20 2013-05-28 Globalfoundries Inc. Spacer double patterning that prints multiple CD in front-end-of-line
US8621406B2 (en) 2011-04-29 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8664679B2 (en) 2011-09-29 2014-03-04 Toshiba Techno Center Inc. Light emitting devices having light coupling layers with recessed electrodes
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US20130320451A1 (en) 2012-06-01 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd., ("Tsmc") Semiconductor device having non-orthogonal element
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US8799834B1 (en) 2013-01-30 2014-08-05 Taiwan Semiconductor Manufacturing Company Limited Self-aligned multiple patterning layout design
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9054159B2 (en) 2013-03-14 2015-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning a feature of a semiconductor device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
KR101772309B1 (ko) 2013-06-04 2017-08-28 도쿄엘렉트론가부시키가이샤 자기 정렬 패터닝 에칭에서의 비대칭 프로파일의 완화
US9431265B2 (en) 2014-09-29 2016-08-30 International Business Machines Corporation Fin cut for tight fin pitch by two different sit hard mask materials on fin
US9653571B2 (en) * 2015-06-15 2017-05-16 International Business Machines Corporation Freestanding spacer having sub-lithographic lateral dimension and method of forming same
JP2018531506A (ja) * 2015-09-24 2018-10-25 東京エレクトロン株式会社 サブ解像度基板パターニングのためのエッチングマスクを形成する方法
US9728407B2 (en) * 2015-12-30 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming features with various dimensions
US9899515B1 (en) * 2016-10-31 2018-02-20 International Business Machines Corporation Fabrication of a pair of vertical fin field effect transistors having a merged top source/drain

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8586449B1 (en) * 2012-08-14 2013-11-19 International Business Machines Corporation Raised isolation structure self-aligned to fin structures
US20150111362A1 (en) * 2013-10-18 2015-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method Of Making A FinFET Device
US20150155171A1 (en) * 2013-12-04 2015-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography Using High Selectivity Spacers for Pitch Reduction
US20150243519A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for Patterning a Substrate for Planarization
US9240329B2 (en) * 2014-02-23 2016-01-19 Tokyo Electron Limited Method for multiplying pattern density by crossing multiple patterned layers
US20160181115A1 (en) * 2014-12-19 2016-06-23 Tokyo Electron Limited Method of Forming a Mask for Substrate Patterning
US20160181100A1 (en) * 2014-12-22 2016-06-23 Tokyo Electron Limited Patterning a Substrate Using Grafting Polymer Material
US9484258B1 (en) * 2016-03-16 2016-11-01 Globalfoundries Inc. Method for producing self-aligned vias

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110896051A (zh) * 2018-09-13 2020-03-20 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件
CN110896051B (zh) * 2018-09-13 2022-06-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件
CN110931352A (zh) * 2018-09-20 2020-03-27 台湾积体电路制造股份有限公司 形成集成电路装置的方法
CN110931352B (zh) * 2018-09-20 2022-08-05 台湾积体电路制造股份有限公司 形成集成电路装置的方法
CN110957262A (zh) * 2018-09-26 2020-04-03 长鑫存储技术有限公司 一种半导体结构及通孔的形成方法
CN111834213A (zh) * 2019-04-23 2020-10-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN113725080A (zh) * 2020-05-26 2021-11-30 爱思开海力士有限公司 形成平坦化层的方法以及使用其的图案形成方法
CN113725080B (zh) * 2020-05-26 2024-03-26 爱思开海力士有限公司 形成平坦化层的方法以及使用其的图案形成方法

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