KR102527516B1 - 감소된 선택적 손실 결함들을 갖는 소스/드레인 형성 - Google Patents

감소된 선택적 손실 결함들을 갖는 소스/드레인 형성 Download PDF

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KR102527516B1
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Abstract

방법은, n형 핀 전계 효과 트랜지스터(FinFET) 영역 및 p형 FinFET 영역에 제 1 반도체 핀 및 제 2 반도체 핀을 각각 형성하는 단계; n형 FinFET 영역 및 p형 FinFET 영역에 제 1 유전체 핀 및 제 2 유전체 핀을 각각 형성하는 단계; 제 2 반도체 핀 및 제 2 유전체 핀을 커버하기 위해 제 1 에피택시 마스크를 형성하는 단계; 제 1 반도체 핀에 기반하여 n형 에피택시 영역을 형성하기 위해 제 1 에피택시 프로세스를 수행하는 단계; 제 1 에피택시 마스크를 제거하는 단계; n형 에피택시 영역 및 제 1 유전체 핀을 커버하기 위해 제 2 에피택시 마스크를 형성하는 단계; 제 2 반도체 핀에 기반하여 p형 에피택시 영역을 형성하기 위해 제 2 에피택시 프로세스를 수행하는 단계; 및 제 2 에피택시 마스크를 제거하는 단계를 포함한다. 제 2 에피택시 마스크가 제거된 후, 제 2 에피택시 마스크의 일부분이 제 1 유전체 핀 상에 남아있다.

Description

감소된 선택적 손실 결함들을 갖는 소스/드레인 형성{SOURCE/DRAIN FORMATION WITH REDUCED SELECTIVE LOSS DEFECTS}
본 출원은 2020년 7월 23일에 출원되고, "진보된 노드 디바이스들을 위한 소스/드레인(Source/Drain; S/D) 에피택시 프로세스 흐름 제조의 특수한 고려사항"으로 명칭된 미국 가출원 제 63/055,385 호의 이익을 주장하며, 이 출원은 이로써 참조로서 본원에 포함된다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들의 형성에서, 소스/드레인 영역들은 일반적으로 리세스들을 형성하기 위해 실리콘 핀들을 에칭하고, 이어서 리세스들로부터 에피택시 영역들을 성장시키기 위해 에피택시 프로세스를 수행함으로써 형성된다. p형 FinFET(p-type FinFET)들 및 n형 FinFET(n-type FinFET)들의 소스/드레인 영역들이 상이한 재료들로 형성되기 때문에, p형 FinFET들 및 n형 FinFET들의 소스/드레인 영역들이 개별 프로세스들에서 형성된다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 15, 도 16a, 도 16b, 및 도 17 내지 도 20은 일부 실시예들에 따른 유전체 핀들에 의해 분리된 FinFET들의 형성에서의 중간 스테이지들의 사시도들, 단면도들, 및 상면도를 예시한다.
도 21은 일부 실시예들에 따른 유전체 핀들의 프로파일들을 예시한다.
도 22는 일부 실시예들에 따른 n형 소스/드레인 영역 및 p형 소스/드레인 영역 및 n형 소스/드레인 영역과 p형 소스/드레인 영역 사이의 유전체 핀들의 예를 예시한다.
도 23은 일부 실시예들에 따른 n형 FinFET 및 p형 FinFET를 형성하기 위한 프로세스 흐름을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 도시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
소스/드레인 영역들을 갖는 핀 전계 효과 트랜지스터(FinFET)들 및 그 형성 방법이 일부 실시예들에 따라 제공된다. 소스/드레인 영역들을 형성하기 위한 에피택시 프로세스들은, 일부 부분들에서의 선택비(selectivity)의 손실로 인한 유전체 재료 상의 소스/드레인 재료의 부정적 성장(adverse growth)인 선택적 손실 결함을 가질 수 있다. 일부 실시예들에 따르면, n형 FinFET들의 소스/드레인 영역들은, 선택적 손실 결함이 n형의 것이고, 이후 형성되는 소스/드레인 영역이 p형의 것이도록, p형 FinFET들의 소스/드레인 영역들 전에 형성된다. p형 소스/드레인들의 에피택시 동안의 n형 선택적 손실 결함을 제거하기 위한 적절한 프로세스 가스의 용이한 이용가능성(ready availability)으로 인해 (주변의 다른 방식보다) 후속 p형 소스/드레인 에피택시 동안 n형 선택적 손실 결함을 제거하는 것이 더 쉽다. 본원에서 논의되는 실시예들은 본 개시의 발명내용(subject matter)을 구성하거나 사용하게 하기 위한 예시들을 제공하기 위한 것이며, 당업자는, 구성되면서 상이한 실시예들의 고려된 범위 내에 있을 수 있는 변형예들을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로서 논의될 수 있지만, 다른 방법 실시예들이 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 20은 일부 실시예들에 따른 n형 FinFET들, p형 FinFET들, 및 이들의 대응하는 소스/드레인 영역들의 형성에서의 중간 스테이지들의 사시도들, 단면도들, 및 상면도를 예시한다. 대응하는 프로세스들은 또한, 도 23에 도시된 바와 같이 프로세스 흐름(200)에 개략적으로 반영된다.
도 1은 초기 구조물의 사시도를 예시한다. 초기 구조물은 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 재료들로 형성되는 기판일 수 있는 반도체 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 도핑될 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들과 같은 격리 영역들(22)이 기판(20)의 상면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(202)로서 예시된다. 이웃하는 STI 영역들(22) 간의 기판(20)의 부분들은 반도체 스트립들(24)로 지칭된다. 본 개시의 일부 실시예들에 따르면, 반도체 스트립들(24)은 오리지널 기판(20)의 부분들이고, 따라서 반도체 스트립들(24)의 재료는 기판(20)의 재료와 동일하다. 본 개시의 대안적인 실시예들에 따르면, 반도체 스트립들(24)은, 리세스들을 형성하기 위해 STI 영역들(22) 사이의 기판(20)의 부분들을 에칭하고, 리세스들 내에 다른 반도체 재료를 재성장시키기 위해 에피택시 프로세스를 수행함으로써 형성되는 대체 스트립들이다. 따라서, 반도체 스트립들(24)은 기판의 반도체 재료와는 상이한 반도체 재료로 형성된다. 일부 실시예들에 따르면, 반도체 스트립들(24)은 Si, SiP, 탄소 도핑된 실리콘, SiPC, SiGe, SiGeB, Ge, InP, GaAs, AlAs, InAs, InAlAs, InGaAs 등과 같은 III-V족 화합물 반도체로 형성된다.
STI 영역들(22)은, 기판(20)의 표면층의 열 산화를 통해 형성되는 열 산화물일 수 있는 라이너 산화물(liner oxide)(도시 생략)을 포함할 수 있다. 라이너 산화물은 또한, 예를 들어 원자 층 증착(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 화학적 기상 증착(Chemical Vapor Deposition; CVD) 등을 사용하여 형성되는 퇴적된 실리콘 산화물층일 수 있다. STI 영역들(22)은 또한 라이너 산화물 위의 유전체 재료를 포함할 수 있고, 유전체 재료는 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating) 등을 사용하여 형성될 수 있다.
도 2는 유전체 더미 스트립(25)의 형성을 예시한다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(204)로서 예시된다. 유전체 더미 스트립(25)은 다양한 방법들을 통해 형성될 수 있다. 예를 들어, 유전체 더미 스트립(25)은 리세스를 형성하기 위해 반도체 스트립들(24) 중 하나를 에칭하고, 이어서 유전체 재료로 리세스를 충전함으로써 형성될 수 있다. 대안적으로, 유전체 더미 스트립(25)은 큰 STI 영역(22)을 형성하고, 트렌치를 형성하기 위해 큰 STI 영역(22)의 일부분을 에칭하고, STI 영역들(22)의 재료와는 상이한 유전체 재료로 트렌치를 충전함으로써 형성될 수 있다. 유전체 더미 스트립(25)의 재료는, (실리콘 산화물과 같은) STI 영역들(22)의 재료들 및 후속하여 형성되는 더미 게이트 스택들의 재료들에 비해 높은 에칭 선택비를 갖도록 선택될 수 있다. 예를 들어, 유전체 재료는 SiOC, SiON, SiOCN 등으로 형성될 수 있다. 유전체 더미 스트립(25)의 하면은 STI 영역들(22)의 하면보다 높거나, STI 영역들(22)의 하면과 동일한 높이에 있거나, 또는 STI 영역들(22)의 하면보다 낮을 수 있다.
일부 실시예들에 따르면, 유전체 더미 스트립(25)은 중간에 심(seam)(28)을 갖는다. 심(28)은, 유전체 재료가 트렌치의 서로 반대측에 있는 측벽들 상에 퇴적되고 서로를 향해 성장되도록, 유전체 재료의 컨포멀 퇴적(conformal deposition)에 의해 유발될 수 있고, 궁극적으로 남아있는 트렌치의 조기 시일링(pre-mature sealing)으로 인해 심(28)을 남긴다.
일부 실시예들에 따르면, 유전체 더미 스트립(25)은 p형 FinFET 영역(100P) 및 n형 FinFET 영역(100N)을 서로 분리한다. p형 FinFET 영역(100P)은 후속 프로세스들에서 p형 FinFET를 형성하기 위한 것이고, n형 FinFET 영역(100N)은 후속 프로세스들에서 n형 FinFET를 형성하기 위한 것이다. p형 FinFET 영역(100P) 및 n형 FinFET 영역(100N)의 더 많은 상세사항들이 도 6 내지 도 15에 예시된다.
도 3을 참조하면, STI 영역들(22)이 리세싱된다. 반도체 스트립들(24) 및 유전체 더미 스트립(25)의 상부들은, 돌출 핀들(24') 및 더미 핀(25')을 각각 형성하기 위해 STI 영역들(22)의 남아있는 부분들의 상면들(22A)보다 높이 돌출된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(205)로서 예시된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있고, HF 및 NH3의 혼합물과 같은 에칭 가스들이 사용될 수 있다. 본 개시의 대안적인 실시예들에 따르면, STI 영역들(22)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물은, 예를 들어 희석된 HF 용액을 포함할 수 있다.
위에 예시된 실시예들에서, 임의의 적절한 방법에 의해 핀들이 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스 및 자가 정렬 프로세스(self-aligned process)를 조합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되게 한다. 예를 들어, 일 실시예에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들, 또는 맨드렐(mandrel)들이 이어서 핀들을 패터닝하기 위해 사용될 수 있다.
도 3을 참조하면, 돌출 핀들(24') 및 더미 핀(25')의 상면들 및 측벽들 상에 더미 게이트 스택들(30) 및 게이트 스페이서들(38)이 형성된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(206)로서 예시된다. 더미 게이트 스택들(30)은 돌출 핀들(24')의 상면 및 측벽들 상의 더미 게이트 유전체들(도시 생략)을 포함할 수 있다. 더미 게이트 스택들(30)은 더미 게이트 유전체들 위의 더미 게이트 전극들(34)을 더 포함할 수 있다. 더미 게이트 전극들(34)은, 예를 들어 폴리실리콘 또는 비정질 실리콘(amorphous silicon)을 사용하여 형성될 수 있고, 다른 재료들이 또한 사용될 수 있다. 더미 게이트 스택들(30) 각각은 또한 더미 게이트 전극(34) 위의 하나의 (또는 복수의) 하드 마스크층(36)을 포함할 수 있다. 하드 마스크층들(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물(silicon carbo-nitride), 또는 이들의 다중층들로 형성될 수 있다. 더미 게이트 스택들(30)은 단일의 하나의 또는 복수의 돌출 핀(24') 및 더미 핀(25') 및/또는 STI 영역(22) 위를 가로지를 수 있다. 더미 게이트 스택들(30)은 또한 돌출 핀들(24') 및 더미 핀(25')의 길이 방향들에 수직인 길이 방향들을 갖는다.
다음으로, 더미 게이트 스택들(30)의 측벽들 상에 게이트 스페이서들(38)이 형성된다. 개별적인 프로세스는 또한, 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(206)로서 예시된다. 본 개시의 일부 실시예들에 따르면, 게이트 스페이서들(38)은, 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(silicon oxy-carbo-nitride)(SiOCN) 등과 같은 유전체 재료로 형성되고, 단일층 구조물 또는 복수의 유전체층들을 포함하는 다중층 구조물을 가질 수 있다. 게이트 스페이서들(38)은 약 1 nm 내지 약 3 nm 사이의 범위 내의 폭들을 가질 수 있다.
도 4 및 도 5는 일부 실시예들에 따른 돌출 핀들의 리세싱 및 에피택시를 통한 소스/드레인 영역들의 형성을 개략적으로 예시한다. 본 개시의 일부 실시예들에 따르면, 더이 게이트 스택(30) 및 게이트 스페이서들(38)에 의해 커버되지 않은 돌출 핀들(24')의 부분들을 에칭하기 위해 에칭 프로세스들(이후부터 소스/드레인 리세싱으로 지칭됨)이 수행되어, 형성된 리세스들(40)을 초래한다. 도 4 및 도 5에 도시된 프로세스들이 간략하며 이 프로세스들을 수행하기 위한 상세사항들이 도 6 내지 도 15에 도시된다는 점이 이해되어야 한다. 도 4 및 도 5는 따라서 형성의 시퀀스를 도시하기 보다는, 리세스들(40) 및 결과적인 소스/드레인 영역들(42)이 사시도에서 어떻게 보이는지를 도시할 뿐이다. 예를 들어, p형 FinFET 영역(100P) 및 n형 FinFET 영역(100N)에서의 돌출 핀들(24')의 리세싱은 도 4에 도시된 바와 같이 공통 프로세스에서 수행되기 보다는 개별 에칭 프로세스들에서 수행될 수 있다.
리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택들(30) 및 게이트 스페이서들(38) 바로 아래에 있는 돌출 핀들(24')의 부분들이 보호되며, 에칭되지 않는다. 리세싱된 반도체 스트립들(24)의 상면들은 일부 실시예들에 따르면 STI 영역들(22)의 상면들(22A)보다 낮을 수 있다. 돌출 핀들(24')의 에칭된 부분들에 의해 남겨진 공간들이 리세스들(40)로 지칭된다. 에칭 프로세스에서, 유전체 더미 핀(25')은 에칭되지 않는다. 예를 들어, 돌출 핀들(24')은 NF3 및 NH3의 혼합물, HF 및 NH3의 혼합물 등을 사용하여 에칭될 수 있다.
집합적으로 그리고 개별적으로 소스/드레인 영역들(42)로 지칭되는 에피택시 영역들(소스/드레인 영역들)(42P 및 42N)이 형성된다. 에피택시 영역들(42P 및 42N)이 리세스들(40)로부터 반도체 재료들을 선택적으로 성장시킴으로써 형성되어, 도 5 내의 구조물을 초래한다. p형 FinFET들 및 n형 FinFET들의 소스/드레인 영역들(42)이 상이한 형태들을 가질 수 있다는 점이 이해되어야 하며, 형태들의 상세사항들은 도 15에 도시된다. 또한, p형 FinFET 영역(100P) 내의 유전체 더미 핀(25') 및 n형 FinFET 영역(100N) 내의 유전체 더미 핀(25')은 상이한 두께들 및/또는 상이한 층 구조들을 가질 수 있고, 이는 또한 도 6 내지 도 15를 참조하여 상세히 논의된다.
도 6은 p형 FinFET 영역(100P)과 n형 FinFET 영역(100N), 및 p형 FinFET 영역(100P)과 n형 FinFET 영역(100N) 내의 돌출 핀들(24') 및 더미 핀들(25')을 도시하는 단면도를 예시한다. 또한, 더미 핀들(25') 중 하나는 p형 FinFET 영역(100P) 및 n형 FinFET 영역(100N)을 분할하기 위한 분할 피처로서 역할할 수 있고, 이후부터 더미 핀들(25'D)로 지칭된다. 구별 목적을 위해, p형 FinFET 영역(100P) 및 n형 FinFET 영역(100N) 내의 돌출 핀들(24')은 돌출 핀들(24'P 및 24'N)로 각각 지칭되고, p형 FinFET 영역(100P) 및 n형 FinFET 영역(100N) 내의 더미 핀들(25')은 더미 핀들(25'P 및 25'N)로 각각 지칭된다. 또한, 도 6 내의 단면도는 도 3 내의 기준 단면(6-6)을 도시하고, 도 3에 도시된 사시도는 도 6 내의 부분(44)을 예시한다. 따라서, 더미 게이트 스택들(30)(도 3)은 도 6에 도시되지 않는다. 도 6에서, 유전체 핀들(25'P, 25'D, 및 25'N)의 폭들(W1)은 서로 실질적으로 동일하다. 또한, 폭(W1', W2', 및 W3')은 서로 실질적으로 동일할 수 있다.
도 7을 참조하면, 제 1 에피택시 마스크(46)가 형성된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(208)로서 예시된다. 일부 실시예들에 따르면, 에피택시 마스크(46)는 SiON, SiOCN, AlO, SiN, SiOC, SiO2 등으로 형성될 수 있거나 이들을 포함할 수 있는 유전체 재료로 형성된다. 에피택시 마스크(46) 및 유전체 핀들(25')의 재료는 동일할 수 있거나 서로 상이할 수 있다. 따라서, 에피택시 마스크(46) 및 유전체 핀들(25')은 서로 구별될 수 있거나 구별되지 않을 수 있다. 에피택시 마스크(46)의 두께(T1)는 일부 실시예들에 따르면 약 0.5 nm 내지 약 2.5 nm 사이의 범위 내일 수 있다. 에피택시 마스크(46)는, 예를 들어, 약 20 퍼센트보다 작은 차이로 서로 동일한 (또는 실질적으로 동일한) 수평 부분들의 수평 두께 및 수직 부분들의 수직 두께를 갖는 컨포멀층으로서 형성될 수 있다. 에피택시 마스크(46)는 단일층 또는 복수의 서브층들을 포함하는 복합층일 수 있다. 서브층들은 서로 상이한 재료들로 형성될 수 있고, 상이한 재료들은 이전에 언급된 재료들로부터 선택된 재료들로 형성될 수 있다. 대안적으로, 에피택시 마스크(46) 내의 서브층들은 동일한 엘리먼트들, 예를 들어 Si, O, C, 및 N를 포함할 수 있는 반면, 서브층들의 원자 퍼센티지들은 서로 상이하다. 본 개시의 일부 실시예들에 따르면, 에피택시 마스크(46)는 원자 층 증착(ALD), 화학적 기상 증착(CVD) 등과 같은 컨포멀 퇴적 프로세스를 사용하여 퇴적된다. 에피택시 마스크(46)는 돌출 핀들(24') 및 유전체 핀들(25') 상에 동시에 퇴적되고, 에피택시 마스크(46)는 또한 도 3에 도시된 바와 같은 게이트 스택들(30) 및 게이트 스페이서들(38)의 상면들 및 측벽들 상에 퇴적된다.
에칭 마스크(48)가 또한 형성되고 퇴적된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(210)로서 예시된다. 일부 실시예들에 따르면, 에칭 마스크(48)는 포토 레지스트로 형성되거나 포토 레지스트를 포함한다. 하부 반사 방지 코팅(Bottom Anti-Reflective Coating; BARC), 하드 마스크층 등과 같은 다른 층들이 에칭 마스크(48)의 부분들일 수 있거나 에칭 마스크(48)의 부분들로서 형성되지 않을 수 있다. 에칭 마스크(48)는 p형 FinFET 영역(100P)을 커버하도록 패터닝되고, n형 FinFET 영역(100N)을 노출된 채로 남긴다. 일부 실시예들에 따르면, 에칭 마스크(48)의 에지가 유전체 핀(25'D)과 정렬된다.
도 8을 참조하면, n형 FinFET 영역(100N) 내의 에피택시 마스크(46)의 부분을 제거하기 위해 에칭 프로세스(50)가 수행되는 한편, p형 FinFET 영역(100P) 내의 에피택시 마스크(46)의 부분은 제거되는 것으로부터 에칭 마스크(48)에 의해 보호된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(212)로서 예시된다. 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수 있는 등방성 프로세스이다. 따라서, 에피택시 마스크(46)는 n형 FinFET 영역(100N)으로부터 완전히 제거될 수 있다.
다음으로, 돌출 핀들(24'N)이 에칭을 통해 제거되고, 따라서 도 4에 40으로 또한 도시된 리세스들(40N)을 형성한다. 결과적인 구조물이 도 9에 도시된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(214)로서 예시된다. 에칭 마스크(48)가 또한 제거되고, 돌출 핀들(24'N)의 에칭 전에 또는 후에 제거될 수 있다. 일부 실시예들에 따르면, 돌출 핀들(24'N)의 에칭은, 리세스들(40N)이 STI 영역들(22)의 상면들보다 낮은 레벨까지 연장될 때까지 수행된다.
도 10을 참조하면, 에피택시 영역들(42)로도 지칭되는 에피택시 영역들(42N)이 제 1 선택적 에피택시 프로세스에서 형성되고, 여기서 반도체 재료가 리세스들(40N)로부터 시작하여 선택적으로 성장된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(216)로서 예시된다. 일부 실시예들에 따르면, 에피택시 영역들(42N)은 실리콘 인(silicon phosphorous; SiP), 실리콘 탄소 인(silicon carbon phosphorous; SiCP), 실리콘 등으로 형성되거나 이들을 포함한다. 에피택시 영역들(42N)은 결과적인 n형 FinFET의 소스/드레인 영역들을 형성하고, 소스/드레인 영역들(42N)로도 지칭된다. 일부 실시예들에 따르면, 예를 들어, 에피택시 재료가 실리콘일 때, 에피택시 영역들(42N) 내에 n형 불순물을 주입하기 위해 주입 프로세스가 수행될 수 있다. 대안적인 실시예들에 따르면, 예를 들어, 에피택시 재료가 인과 같은 n형 불순물을 이미 포함할 때, 주입 프로세스가 스킵될 수 있다. 에피택시 영역들(42N) 각각은, 예를 들어 복수의 서브층들 내의 인의 원자 퍼센티지가 서로 상이한, 복수의 서브층들을 또한 포함할 수 있다. 일부 실시예들에 따르면, 에피택시 영역들(42N)은 직선형이고 수직인 에지들, 및 경사진 패싯(facet)들을 갖는다. 에피택시 영역들(42N)은 평탄한 상면들을 또한 포함할 수 있다. 에피택시 영역들(42N)은 이웃하는 유전체 핀들(25'N)까지 줄곧(all the way) 연장될 수 있거나, 또는 이웃하는 유전체 핀들(25'N)로부터 갭들에 의해 이격될 수 있다.
에피택시 프로세스는 선택적인데, 예를 들어 HCl과 같은 에칭 가스가 프로세스 가스에 포함된다. 선택적 퇴적은 반도체 재료가 반도체 재료들 상에 성장되는 것을 초래하지만, 유전체 핀들(25'), 게이트 스페이서들(38)(도 5), 및 하드 마스크(36)(도 5) 등과 같은 유전체 재료들 상에 성장되는 것을 초래하지 않는다. 때로는, 특정 영역들에서의 선택비의 손실로 인해 결함들이 생성될 수 있어서, 반도체 재료가 유전체 재료들 상에, 가령 게이트 스페이서들(38), 유전체 핀들(25') 등 상에 부정적으로 성장된다는 점이 이해되어야 한다. 예를 들어, 도 10은 바람직하지 않은 반도체 재료들인 n형 FinFET 영역(100N) 내의 결함(54N1) 및 p형 FinFET 영역(100P) 내의 결함(54N2)을 개략적으로 예시한다. 결함들(54N1 및 54N2)은, 이들이 선택비의 손실로 인해 형성되기 때문에 선택적 손실 결함들로도 지칭된다. 선택적 손실 결함(54N1)의 존재는, 선택적 손실 결함(54N1)이 크게 성장되지 않을 것이기 때문에 후속 프로세스들에 현저히 영향을 주지 않고, 따라서 후속 클리닝 프로세스들에서 제거될 수 있다. 따라서, 선택적 손실 결함(54N1)은 후속 도면들에 예시되지 않는다. n형 선택적 손실 결함을 효율적으로 제거할 수 있지만 p형 선택적 손실 결함을 제거하는데 덜 효율적인 용이하게 이용가능한 프로세스 가스들로 인해 (SiGeB과 같은) p형 선택적 손실 결함들보다 (SiP과 같은) n형 선택적 손실 결함을 제거하는 것이 더 쉽다는 점이 발견되었다. 따라서, 본 개시의 실시예들에서, n퍼스트 프로세스(n-first process)가 채택되고, 이는 p형 에피택시 영역들의 형성 전에 n형 에피택시 영역들(소스/드레인 영역들)이 형성됨을 의미한다.
p형 FinFET 영역(100P) 내의 에피택시 마스크(46)의 남아있는 부분을 제거하기 위해 에칭 프로세스가 이어서 수행된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(218)로서 예시된다. 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수 있는 등방성 프로세스이고, 에칭 화학물은 에피택시 마스크(46), 돌출 핀들(24'), 및 에피택시 영역들(42N)의 재료에 기반하여 선택된다. 돌출 핀들(24') 및 유전체 핀들(25')이 따라서 재노출된다. 선택적 손실 결함(54N2)이 형성되면, 이는 에피택시 마스크(46)의 제거에서 제거되지 않고, 또한 그 아래에 있는 에피택시 마스크(46)의 부분들을 제거되는 것으로부터 부정적으로 보호할 것이다.
도 11을 참조하면, 제 2 에피택시 마스크(56)가 형성된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(220)로서 예시된다. 일부 실시예들에 따르면, 에피택시 마스크(56)는 SiON, SiOCN, AlO, SiN, SiOC, SiO2 등으로 형성될 수 있거나 이들을 포함할 수 있는 유전체 재료로 형성된다. 에피택시 마스크(56)의 재료는 유전체 핀(25')의 재료와 동일할 수 있거나 상이할 수 있고, 에피택시 마스크(46)의 재료와 동일할 수 있거나 상이할 수 있다. 에피택시 마스크(56)의 재료(들)는 에피택시 마스크(46)를 형성하기 위한 동일한 그룹의 후보 재료들로부터 선택될 수 있다. 에피택시 마스크(56) 및 유전체 핀들(25')은 서로 구별가능할 수 있거나 구별가능하지 않을 수 있다. 에피택시 마스크(56)의 두께(T2)는 일부 실시예들에 따르면 약 0.5 nm 내지 약 2.5 nm 사이의 범위 내일 수 있다. 에피택시 마스크(56)는 이전에 언급된 재료들로부터 선택된 재료들로 형성될 수 있는, 단일층 또는 복수의 서브층들을 포함하는 복합층일 수 있다. 대안적으로, 에피택시 마스크(56) 내의 서브층들은 동일한 엘리먼트들, 예를 들어 Si, O, C, 및 N를 포함할 수 있지만, 서브층들의 원자 퍼센티지가 서로 상이하다. 본 개시의 일부 실시예들에 따르면, 에피택시 마스크(56)는 ALD, CVD 등과 같은 컨포멀 퇴적 프로세스를 사용하여 퇴적된다. 에피택시 마스크(56)는 돌출 핀들(24') 및 유전체 핀들(25') 상에 동시에 퇴적되고, 에피택시 마스크(46)는 또한 도 3에 도시된 바와 같은 게이트 스택들(30) 및 게이트 스페이서들(38)의 상면들 및 측벽들 상에 퇴적된다.
선택적 손실 결함(54N2) 및 그 아래에 있는 에피택시 마스크(46)의 부분이 이전 프로세스들에 의해 남아있는 일부 실시예들에 따르면, 에피택시 마스크(56)가 선택적 손실 결함(54N2) 및 그 아래에 있는 에피택시 마스크(46)의 부분을 커버한다.
도 11에 도시된 바와 같이, 일부 실시예들에 따르면, 에피택시 영역들(42N) 중 일부 또는 모두가 이웃하는 유전체 핀들(25'N)로부터 갭들에 의해 이격된다. 따라서, 에피택시 마스크(56)는 STI 영역(22)의 상면까지 줄곧 (갭들 내로 그리고 갭들을 통해) 아래로 연장된다. 에피택시 영역들(42N) 중 일부 또는 모두가 이웃하는 유전체 핀들(25'N)과 연결되는 것도 가능하다. 따라서, 에피택시 영역들(42N)이 대응하는 유전체 핀들(25'N)과 만나는 지점 위에 각각의 에피택시 마스크(56)가 형성되고, 만나는 지점 아래의 공간들까지 연장되지 않는다. 예를 들어, 도 11에 도시된 바와 같이, 에피택시 마스크(56)의 부분들(56')은, 유전체 핀(25'D 및/또는 25'N)이 자신의 이웃하는 에피택시 영역(42N)과 연결되었을 때 형성되지 않을 것이다. 다른 예시에서, 부분들(56')은, 유전체 핀(25'D 및/또는 25'N)이 자신의 이웃하는 에피택시 영역(42N)으로부터 이격되었을 때 형성될 것이다.
도 11을 더 참조하면, 패터닝된 에칭 마스크(58)가 형성된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(222)로서 예시된다. 에칭 마스크(58)는 에칭 마스크(48)(도 7)와 동일하거나 유사한 재료로 형성될 수 있고 에칭 마스크(48)와 유사한 구조를 가질 수 있다. 에칭 마스크(58)는 n형 FinFET 영역(100N)을 커버하도록 패터닝되고, p형 FinFET 영역(100P)을 노출된 채로 남긴다. 일부 실시예들에 따르면, 에칭 마스크(58)의 에지가 유전체 핀(25'D)과 정렬된다.
도 12를 참조하면, p형 FinFET 영역(100P) 내의 에피택시 마스크(56)의 부분을 제거하기 위해 에칭 프로세스(60)가 수행되는 한편, n형 FinFET 영역(100N) 내의 에피택시 마스크(56)의 부분은 제거되는 것으로부터 에칭 마스크(58)에 의해 보호된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(224)로서 예시된다. 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수 있는 등방성 프로세스이고, 에칭 화학물은, 에피택시 마스크(56)의 노출된 부분이 제거되는 한편, 에피택시 마스크(56)의 제거 후 노출되는 돌출 핀들(24'P)이 손상되지 않도록, 에피택시 마스크(56) 및 돌출 핀들(24'P)의 재료에 기반하여 선택된다. 에칭 후, 선택적 손실 결함(54N2)이, 있었다면 다시 드러날 것이다.
도 12에 도시된 에칭 마스크(58)가 제거되고, 에칭을 통해 돌출 핀들(24'P)이 제거된다. 결과적인 구조물이 도 13에 도시된다. 에칭의 결과로서 리세스들(40P)이 형성된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(226)로서 예시된다. 에칭 마스크(58)가 또한 제거되고, 돌출 핀들(24'P)의 에칭 전에 또는 후에 제거될 수 있다. 일부 실시예들에 따르면, 돌출 핀들(24'P)의 에칭은, 리세스들(40P)이 STI 영역들(22)의 상면들보다 낮은 레벨까지 연장될 때까지 수행된다.
도 14를 참조하면, 에피택시 영역들(42)로도 지칭되는 에피택시 영역들(42P)이 제 2 선택적 에피택시 프로세스에서 형성되고, 여기서 반도체 재료가 리세스들(40P)로부터 시작하여 선택적으로 성장된다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(228)로서 예시된다. 일부 실시예들에 따르면, 에피택시 영역들(42P)은 실리콘 게르마늄 붕소(silicon germanium boron; SiGeB), SiB, GeB, Si 등으로 형성되거나 이들을 포함한다. 에피택시 영역들(42P)은 결과적인 p형 FinFET의 소스/드레인 영역들을 형성하고, p형 소스/드레인 영역들(42P)로도 지칭된다. 일부 실시예들에 따르면, 예를 들어, 에피택시 재료가 실리콘일 때, p형 불순물을 주입하기 위해 주입 프로세스가 수행될 수 있다. 대안적인 실시예들에 따르면, 예를 들어, 에피택시 재료가 붕소와 같은 p형 불순물을 이미 포함할 때, 주입 프로세스가 스킵될 수 있다. 에피택시 영역들(42P) 각각은, 예를 들어 서브층들 내의 붕소 및/또는 게르마늄의 원자 퍼센티지가 서로 상이한, 복수의 서브층들을 또한 포함할 수 있다. 일부 실시예들에 따르면, 에피택시 영역들(42P)은 다이아몬드 형태를 갖는다. 일부 이웃하는 에피택시 영역들(42P)이 서로 병합(merge)될 수 있다. 또한, 에피택시 영역들(42P)은 이웃하는 유전체 핀들(25'P)까지 줄곧 연장될 수 있거나, 또는 이웃하는 유전체 핀들(25'P)로부터 갭들에 의해 이격될 수 있다.
에피택시 프로세스는 선택적인데, 예를 들어 HCl과 같은 에칭 가스가 프로세스 가스에 포함된다. 선택비는 그러나, 부정적으로 손실될 수 있고 에피택시 재료가 선택적 손실 결함(54N2)(도 13) 상에서 성장하여, 선택적 손실 결함(54N2)이 커지게 하는 것을 초래할 수 있다. 따라서, 에피택시 영역들(42P)을 형성하기 위한 에피택시 동안, 선택적 손실 결함(54N2)이 선택적으로 에칭되고 제거되도록 프로세스 가스들 및 프로세스 조건들이 조정된다. 이는, 예를 들어 에칭 가스의 유동률(flow rate)을 증가시키고, (SiH4 및 GeH4와 같은) 프리커서(precursor)들의 분압(partial pressure)을 감소시키는 것과 같이 프로세스 조건들을 조정함으로써 달성될 수 있다. 개별적인 프로세스는 또한, 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(228)로서 예시된다. 조절(tune)된 에피택시 프로세스로, 또한 n형 에피택시 영역들(42N)이 p형 에피택시 영역들(42P)보다 에칭하기 쉽기 때문에, p형 에피택시 영역들(42P)의 에피택시 동안 선택적 손실 결함(54N2)이 제거될 수 있다.
본 개시의 실시예들에서, n형 제 1 프로세스가 채택되었을 때, 제 1 에피택시 프로세스에서 생성된 n형 선택적 손실 결함(54N2)이 p형 에피택시 영역들(42P)을 형성하기 위한 제 2 에피택시 프로세스 동안 제거될 수 있다. 그러나, p형 제 1 프로세스가 채택되면, p형 선택적 손실 결함들이 제 1 에피택시 프로세스에서 생성될 것이고, 제 2 에피택시 프로세스에 의해 제거되어야 할 것이다. (예를 들어, SiGeB로 형성된) p형 선택적 손실 결함들은 그러나, 양호한 이용가능한 프로세스 가스 및 조건들이 없기 때문에 제거하기 어렵다. 따라서, p형 선택적 손실 결함들이 제 2 에피택시 프로세스에서 제거되기보다는 성장될 가능성이 높다. 따라서, 본 개시의 실시예들에서 n형 제 1 프로세스가 채택된다.
n형 FinFET 영역(100N) 내의 에피택시 마스크(56)의 남아있는 부분을 제거하기 위해 에칭 프로세스가 이어서 수행된다. 에피택시 마스크(46)의 남아있는 부분(도 13)이 또한 제거될 수 있다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(230)로서 예시된다. 결과적인 구조물이 도 15에 도시된다. 에칭 프로세스는 건식 에칭 프로세스 또는 습식 에칭 프로세스일 수 있는 등방성 프로세스이고, 에칭 화학물은 에피택시 마스크(56), 돌출 핀들(24'P), 및 에피택시 영역들(42P)의 재료에 기반하여 선택된다. 에피택시 영역들(42N)이 따라서 재노출된다. 에피택시 영역들(42P)의 손상을 감소시키기 위해, 에칭 프로세스가 가능한 한 가볍게(light) 제어된다. 또한, 에피택시 영역들(42N)이 형성되었고, 이는 유전체 핀들(25'N)과 에피택시 영역들(42N) 사이의 간격이 작아지는 것을 초래하기 때문에, 에피택시 마스크(56)가 완전히 제거되지 않는다. 에칭 마스크(56)의 나머지는 샘플 웨이퍼들의 투과 전자 현미경(Transmission Electron Microscopy; TEM) 이미지들에서 관찰되었다.
도 15는 에피택시 영역들(42P 및 42N)이 형성된 후의 유전체 핀들(25'P 및 25'N)을 예시한다. 설명 전반에 걸쳐, 유전체 핀(25'N) 및 그 위에 있는 남아있는 에피택시 마스크(56)는 집합적으로 유전체 핀(25'NF)으로 지칭된다. 유전체 핀(25'N) 및 에피택시 마스크(56)의 재료들은 서로 동일할 수 있고, 따라서 서로 구별가능하지 않을 수 있거나, 또는 서로 상이할 수 있다. 유전체 핀들(25'P 및 25'NF)은 폭들(W1 및 W2)을 각각 갖는다. 에피택시 영역들(42P 및 42N)이 이웃하는 유전체 핀들(25'P 및 25'N)로부터 이격되었을 때, 대응하는 폭들(W1 및 W2)은 유전체 핀들(25'P 및 25'NF)의 중간 높이(레벨 1)에서 측정된다. 에피택시 영역들(42P 및 42N)이 이웃하는 유전체 핀들(25'P 및 25'N)과 연결되었을 때, 폭들(W1 및 W2)은 유전체 핀들(25'P 및 25'NF)의 상면들과 대응하는 연결 지점들 사이의 중간에 있는 레벨들(레벨 2 및 레벨 3)에서 측정된다. 예를 들어, 점선(64)은 유전체 핀(25'P)과 연결된 에피택시 영역들(42P)의 측벽들을 도시하기 위해 그려진다. 따라서, 폭(W1)은 상면 레벨과 연결 지점들(65) 사이의 중간에 있는 레벨 2에서 측정된다.
유전체 핀들(25'P 및 25'N)이 동일한 폭(W1)을 갖기 때문에, 유전체 핀(25'NF)의 폭(W2)은 유전체 핀(25'P)의 폭(W1)보다 크다. 일부 실시예들에 따르면, 폭(W1)은 약 3 nm 내지 약 20 nm 사이의 범위 내이고, 폭(W2)은 약 4 nm 내지 약 25 nm 사이의 범위 내이다. 폭 차이(W2-W1)는 약 1 nm 내지 약 5 nm 사이의 범위 내일 수 있다. 폭(W2)과 폭(W1) 간의 폭 차이는, 소스/드레인 영역들을 형성하기 위해 n퍼스트 프로세스가 사용된다는 표시이다. 일부 실시예들에 따르면, 유전체 핀(25'D)은 n형 FinFET 영역(100N)을 향하는 자신의 측벽 상의 에피택시 마스크(56)를 갖는 반면, p형 FinFET 영역(100P)을 향하는 측부(side) 상에는 에피택시 마스크(56)가 남아있지 않다. 유전체 핀(25'D) 및 대응하는 에피택시 마스크(56)는, 레벨 1 또는 레벨 2 또는 레벨 3에서 측정된 폭(W3)을 갖는 유전체 핀(25'DF)으로 집합적으로 지칭된다. 관계(W2 > W3 > W1)가 존재할 수 있다. 또한, 폭 차이(W2-W3 및 W3-W1)는 약 0.5 nm 내지 약 2.5 nm 사이의 범위 내일 수 있다. 대안적인 실시예들에 따르면, 프로세스 이유들로 인해, 관계(W2 > W1 > W3)가 존재한다. 반면, STI 영역들(22)의 상면들보다 조금 낮은 레벨에서 측정된 폭들(W1', W2', W3')은 서로 동일할 수 있다.
예시된 피처들의 일부 예시적인 값들이 본원에 제공된다. 일부 실시예들에 따르면, n형 소스/드레인 영역들(42N)은 높이(H1)가 약 5 nm 내지 약 50 nm 사이의 범위 내인 직선형 에지들(42E)을 갖는다. 단일 핀 소스/드레인 영역(42N)의 폭(W4)은 약 20 nm 내지 약 40 nm 사이의 범위 내일 수 있고, 이중 핀 소스/-드레인 영역(42N)의 폭(W5)은 약 33 nm 내지 약 66 nm 사이의 범위 내일 수 있다. 단일 핀 소스/드레인 영역(42P)의 폭(W6)은 약 21 nm 내지 약 45 nm 사이의 범위 내일 수 있고, 이중 핀 소스/-드레인 영역(42P)의 폭(W7)은 약 31 nm 내지 약 71 nm 사이의 범위 내일 수 있다. 유전체 스트립들(25'P 및 25'N)의 높이(H2)는 약 30 nm 내지 약 130 nm 사이의 범위 내일 수 있고, 높이(H2)는 유전체 핀들의 상부들로부터 대응하는 그 아래에 있는 STI 영역들(22)의 하부들까지 측정된다.
도 16a 및 도 16b는 접촉 에칭 정지층(Contact Etch Stop Layer; CESL)(70) 및 층간 유전체(Inter-Layer Dielectric; ILD)(72)의 형성 후의 구조물의 사시도 및 단면도를 각각 예시한다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(232)로서 예시된다. CESL(70)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. CESL(70)은, 예를 들어 ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용하여 형성될 수 있다. ILD(72)는, 예를 들어 FCVD, 스핀 온 코팅, CVD, 또는 다른 퇴적 방법을 사용하여 형성되는 유전체 재료를 포함할 수 있다. ILD(72)는 또한, 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 실리콘 산화물계일 수 있는 산소 함유 유전체 재료로 형성될 수 있거나 산소 함유 유전체 재료를 포함할 수 있다. ILD(72), 더미 게이트 스택들(30), 및 게이트 스페이서들(38)의 상면들이 서로 동일한 높이가 되도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행된다.
이어서 더미 게이트 스택들(30)이 에칭을 통해 제거되고, 결과적인 구조물이 도 17에 도시된다. 제거된 더미 게이트 스택들(30)에 의해 남겨진 공간에 트렌치들(74)이 형성된다.
도 18은 대체 게이트 스택들(80P 및 80N)을 포함하는 대체 게이트 스택들(80)의 형성을 예시한다. 개별적인 프로세스는 도 23에 도시된 바와 같은 프로세스 흐름(200)에서 프로세스(234)로서 예시된다. 대체 게이트 스택들(80)은 게이트 유전체들(76) 및 게이트 전극들(78)을 포함한다. 다음으로, 대체 게이트 스택들(80)을 게이트 스택들(80P 및 80N)로 절단하도록 격리 영역들(82)이 형성되며, 게이트 스택들(80P)은 p형 FinFET의 대체 게이트 스택들이며, 게이트 스택들(80N)은 n형 FinFET의 대체 게이트 스택들이다. 격리 영역들(82)은, 게이트 스택들(80P)이 대응하는 게이트 스택들(80N)로부터 전기적으로 연결해제(disconnect)되도록, 유전체 핀(25')까지 연장된다.
이어서 대체 게이트 스택들(80)이 에치백(etch back)되어, 대향하는 게이트 스페이서들(38) 사이에 형성된 리세스들을 초래한다. 다음으로, 도 19에 도시된 바와 같이, 리세스들에 하드 마스크(84)가 형성된다. 본 개시의 일부 실시예들에 따르면, 하드 마스크들(84)의 형성은 리세스들을 유전체 재료로 충전하기 위한 퇴적 프로세스, 및 게이트 스페이서들(38) 및 ILD(72) 위의 과잉 유전체 재료를 제거하기 위한 평탄화 프로세스를 포함한다. 하드 마스크들(84)은, 예를 들어 실리콘 질화물 또는 다른 유사한 유전체 재료들로 형성될 수 있다.
도 19는, 소스/드레인 접촉 플러그들(86), 소스/드레인 규화물 영역들(88), 및 게이트 접촉 플러그들(90)을 포함할 수 있는, 후속 프로세스들에서 형성되는 피처들 중 일부를 또한 예시한다. 따라서 p형 FinFET(92P) 및 n형 FinFET(92N)가 형성된다.
도 20은 일부 실시예들에 따른 도 19에 도시된 구조물의 상면도를 예시한다. p형 FinFET(92P)는 돌출 핀들(24')에 기반하여 형성된 게이트 스택(80P) 및 소스/드레인 영역들(42P)을 포함한다. n형 FinFET(92N)는 돌출 핀들(24')에 기반하여 형성된 게이트 스택(80N) 및 소스/드레인 영역들(42N)을 포함한다.
도 21은 일부 실시예들에 따른 유전체 핀(25'P 또는 25'NF)(도 15)의 상단(top end)의 몇몇 가능한 단면도 형태들을 예시한다. 제 1의 가능한 형태는 정사각형이고, 상면과 측벽들 사이에 형성된 각도들은 실질적으로 90도와 동일하다. 제 2 형태는, 상부 코너들이 고정된 각도 천이(fixed-angle transition)를 갖고 상부 길이가 그 아래에 있는 부분들의 폭보다 작은 챔퍼형(chamfer-shape)이다. 제 3 형태는 라운드형이다. 제 4 형태는 박형(gourd shape)이다.
도 22는 예시적인 구조물에서의 피처들의 형태를 예시하고, p형 FinFET 영역(100)이 n형 FinFET 영역(100N)의 좌측 상이 아닌 우측 상에 도시된 점을 제외하고 도 15에 도시된 구조물을 나타낸다. p형 FinFET 영역(100P) 내의 STI 영역(22)의 높이(H4)가 n형 FinFET 영역(100N) 내의 STI 영역(22)의 높이(H5)보다 클 수 있다는 점이 이해되어야 한다.
본 개시의 실시예들은 일부 바람직한 특징들을 갖는다. n형 제 1 에피택시 프로세스들을 수행함으로써, p형 제 1 에피택시 프로세스들에서보다 선택적 손실 결함들을 제거하는 것이 더 쉽다. 따라서, 더 이른 n형 에피택시 프로세스에서 생성된 선택적 손실 결함들이 더 이후에 수행되는 p형 에피택시 프로세스에서 쉽게 제거될 수 있다.
본 개시의 일부 실시예들에 따르면, 방법은, n형 FinFET 영역에 제 1 반도체 핀 및 제 1 유전체 핀을 형성하는 단계; p형 FinFET 영역에 제 2 반도체 핀 및 제 2 유전체 핀을 형성하는 단계; 제 2 반도체 핀 및 제 2 유전체 핀을 커버하기 위해 제 1 에피택시 마스크를 형성하는 단계; 제 1 반도체 핀에 기반하여 n형 에피택시 영역을 형성하기 위해 제 1 에피택시 프로세스를 수행하는 단계; 제 1 에피택시 마스크를 제거하는 단계; n형 에피택시 영역 및 제 1 유전체 핀을 커버하기 위해 제 2 에피택시 마스크를 형성하는 단계; 제 2 반도체 핀에 기반하여 p형 에피택시 영역을 형성하기 위해 제 2 에피택시 프로세스를 수행하는 단계; 제 2 에피택시 마스크를 제거하는 단계 - 제 2 에피택시 마스크가 제거된 후, 제 2 에피택시 마스크의 제 1 부분이 제 1 유전체 핀 상에 남아있음 - 를 포함한다. 실시예에서, 제 1 에피택시 마스크를 제거하는 단계 후, 제 1 실질적으로 에피택시 마스크의 어떤 부분도 제 2 유전체 핀 상에 남아있지 않다. 실시예에서, 제 1 에피택시 마스크 및 제 2 에피택시 마스크 각각은 약 0.5 nm 내지 약 2.5 nm 사이의 범위 내의 두께를 갖는다. 실시예에서, 방법은 p형 FinFET 영역과 n형 FinFET 영역을 분할하는 제 3 유전체 핀을 형성하는 단계를 더 포함하고, 제 2 에피택시 마스크가 제거된 후인 시간에, 제 2 에피택시 마스크의 제 2 부분이 제 3 유전체 핀의 제 1 측부(side) 상에 남아있고, 제 1 측부는 n형 FinFET 영역을 향한다. 실시예에서, 제 2 에피택시 마스크가 제거된 후인 시간에, 제 1 에피택시 마스크 및 제 2 에피택시 마스크의 어떤 부분도 제 3 유전체 핀의 제 2 측부 상에 남아있지 않고, 제 2 측부는 p형 FinFET 영역을 향한다. 실시예에서, 제 1 에피택시 프로세스에서, n형 에피택시 영역을 형성하기 위한 n형 반도체 재료의 일부분이 결함으로서 p형 FinFET 영역 내의 유전체 재료 상에 형성되고, 제 2 에피택시 프로세스 동안 결함이 제거된다. 실시예에서, 제 2 에피택시 마스크 및 제 1 유전체 핀은 동일한 유전체 재료로 형성된다. 실시예에서, 제 2 에피택시 마스크 및 제 1 유전체 핀 둘 다는 Si, O, C, 및 N을 포함한다. 실시예에서, 제 2 에피택시 마스크 및 제 1 유전체 핀은 상이한 유전체 재료들로 형성된다.
본 개시의 일부 실시예들에 따르면, 구조물은, n형 FinFET 영역 및 p형 FinFET 영역; n형 FinFET 영역 내의 n형 FinFET으로서, n형 FinFET은, 제 1 반도체 핀; 제 1 반도체 핀 상의 제 1 게이트 스택; 및 제 1 게이트 스택 옆에 있는(aside) n형 소스/드레인 영역을 포함하는 것인, n형 FinFET; n형 FinFET 영역 내의 제 1 유전체 핀 - 제 1 유전체 핀은 제 1 폭을 가짐 - ; p형 FinFET 영역 내의 p형 FinFET으로서, p형 FinFET은, 제 2 반도체 핀; 제 2 반도체 핀 상의 제 2 게이트 스택; 및 제 2 게이트 스택 옆에 있는 p형 소스/드레인 영역을 포함하는 것인, p형 FinFET; 및 p형 FinFET 영역 내의 제 2 유전체 핀 - 제 2 유전체 핀은 제 1 폭보다 작은 제 2 폭을 가짐 - 을 포함한다. 실시예에서, 제 1 폭은 약 1 nm보다 큰 차이만큼 제 2 폭보다 크다. 실시예에서, 차이는 약 1 nm 내지 약 5 nm 사이의 범위 내이다. 실시예에서, 제 1 유전체 핀은, 제 1 재료로 형성된 내측 부분; 및 내측 부분의 측벽들 상의 외측 부분 - 외측 부분은 제 1 재료와는 상이한 제 2 재료로 형성됨 - 을 포함한다. 실시예에서, 제 2 유전체 핀은 제 1 재료를 포함하고, 제 2 유전체 핀에는 제 2 재료가 없다. 실시예에서, 제 1 유전체 핀의 내측 부분은, 상측 부분; 상측 부분 아래의 중간 부분 - 중간 부분은 n형 소스/드레인 영역과 물리적으로 접촉함 - ; 및 중간 부분 아래의 하측 부분 - 하측 부분에는 제 1 유전체 핀의 측벽 상에 형성된 외측 부분이 없음 - 을 포함한다. 실시예에서, n형 소스/드레인 영역 및 제 1 유전체 핀은 n형 소스/드레인 영역과 제 1 유전체 핀 사이에 위치된 핀을 갖지 않고, p형 소스/드레인 영역 및 제 2 유전체 핀은 p형 소스/드레인 영역과 제 2 유전체 핀 사이에 위치된 핀을 갖지 않는다.
본 개시의 일부 실시예들에 따르면, 구조물은, 반도체 기판; 반도체 기판 내로 연장된 복수의 격리 영역들; 복수의 격리 영역들의 상면들보다 높이 연장된 제 1 n형 소스/드레인 영역 및 제 2 n형 소스/드레인 영역; 제 1 n형 소스/드레인 영역과 제 2 n형 소스/드레인 영역 사이의 제 1 유전체 핀 - 제 1 유전체 핀은, 복수의 격리 영역들의 상면들보다 높은 제 1 레벨에서 측정된 제 1 폭, 및 복수의 격리 영역들의 상면들보다 낮은 제 2 레벨에서 측정된 제 2 폭을 가짐 - ; 복수의 격리 영역들의 상면들보다 높이 연장된 제 1 p형 소스/드레인 영역 및 제 2 p형 소스/드레인 영역; 및 제 1 p형 소스/드레인 영역과 제 2 p형 소스/드레인 영역 사이의 제 2 유전체 핀 - 제 2 유전체 핀은, 제 1 레벨에서 측정된 제 3 폭, 및 제 2 레벨에서 측정된 제 4 폭을 갖고, 제 1 폭은 제 3 폭보다 큼 - 을 포함한다. 실시예에서, 제 2 폭은 제 4 폭과 실질적으로 동일하다. 실시예에서, 제 1 유전체 핀은 제 1 n형 소스/드레인 영역 및 제 2 n형 소스/드레인 영역과 접촉하고, 제 1 유전체 핀의 상측 부분은 제 1 폭을 가지며, 제 1 유전체 핀의 하측 부분은 상측 부분보다 좁다. 실시예에서, 제 1 유전체 핀은, 제 1 재료로 형성된 내측 부분; 및 내측 부분의 측벽들 상의 외측 부분 - 외측 부분은 제 1 재료와는 상이한 제 2 재료로 형성됨 - 을 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
n형(n-type) 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 영역 및 p형(p-type) FinFET 영역에 제 1 반도체 핀 및 제 2 반도체 핀을 각각 형성하는 단계;
상기 n형 FinFET 영역 및 상기 p형 FinFET 영역에 제 1 유전체 핀 및 제 2 유전체 핀을 각각 형성하는 단계;
상기 제 2 반도체 핀 및 상기 제 2 유전체 핀을 커버하기 위해 제 1 에피택시 마스크를 형성하는 단계;
상기 제 1 반도체 핀에 기반하여 n형 에피택시 영역을 형성하기 위해 제 1 에피택시 프로세스를 수행하는 단계;
상기 제 1 에피택시 마스크를 제거하는 단계;
상기 n형 에피택시 영역 및 상기 제 1 유전체 핀을 커버하기 위해 제 2 에피택시 마스크를 형성하는 단계;
상기 제 2 반도체 핀에 기반하여 p형 에피택시 영역을 형성하기 위해 제 2 에피택시 프로세스를 수행하는 단계; 및
상기 제 2 에피택시 마스크를 제거하는 단계 - 상기 제 2 에피택시 마스크가 제거된 후, 상기 제 2 에피택시 마스크의 제 1 부분이 상기 제 1 유전체 핀 상에 남아있음 -
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제 1 에피택시 마스크를 제거하는 단계 후, 상기 제 1 에피택시 마스크의 어떤 부분도 상기 제 2 유전체 핀 상에 남아있지 않는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제 1 에피택시 마스크 및 상기 제 2 에피택시 마스크 각각은 0.5 nm 내지 2.5 nm 사이의 범위 내의 두께를 갖는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 p형 FinFET 영역과 상기 n형 FinFET 영역을 분할하는 제 3 유전체 핀을 형성하는 단계를 더 포함하고, 상기 제 2 에피택시 마스크가 제거된 후인 시간에, 상기 제 2 에피택시 마스크의 제 2 부분이 상기 제 3 유전체 핀의 제 1 측부(side) 상에 남아있고, 상기 제 1 측부는 상기 n형 FinFET 영역을 향하는 것인, 방법.
실시예 5. 실시예 4에 있어서, 상기 시간에, 상기 제 1 에피택시 마스크 및 상기 제 2 에피택시 마스크의 어떤 부분도 상기 제 3 유전체 핀의 제 2 측부 상에 남아있지 않고, 상기 제 2 측부는 상기 p형 FinFET 영역을 향하는 것인, 방법.
실시예 6. 실시예 1에 있어서, 상기 제 1 에피택시 프로세스에서, 상기 n형 에피택시 영역을 형성하기 위한 n형 반도체 재료의 일부분이 결함으로서 상기 p형 FinFET 영역 내의 유전체 재료 상에 형성되고, 상기 제 2 에피택시 프로세스 동안 상기 결함이 제거되는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 제 2 에피택시 마스크 및 상기 제 1 유전체 핀은 동일한 유전체 재료로 형성되는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 제 2 에피택시 마스크 및 상기 제 1 유전체 핀 둘 다는 Si, O, C, 및 N을 포함하는 것인, 방법.
실시예 9. 실시예 1에 있어서, 상기 제 2 에피택시 마스크 및 상기 제 1 유전체 핀은 상이한 유전체 재료들로 형성되는 것인, 방법.
실시예 10. 구조물에 있어서,
n형 핀 전계 효과 트랜지스터(FinFET) 영역 및 p형 FinFET 영역;
상기 n형 FinFET 영역 내의 n형 FinFET으로서, 상기 n형 FinFET은,
제 1 반도체 핀;
상기 제 1 반도체 핀 상의 제 1 게이트 스택; 및
상기 제 1 게이트 스택 옆에 있는(aside) n형 소스/드레인 영역을 포함하는 것인, 상기 n형 FinFET;
상기 n형 FinFET 영역 내의 제 1 유전체 핀 - 상기 제 1 유전체 핀은 제 1 폭을 가짐 - ;
상기 p형 FinFET 영역 내의 p형 FinFET으로서, 상기 p형 FinFET은,
제 2 반도체 핀;
상기 제 2 반도체 핀 상의 제 2 게이트 스택; 및
상기 제 2 게이트 스택 옆에 있는 p형 소스/드레인 영역을 포함하는 것인, 상기 p형 FinFET; 및
상기 p형 FinFET 영역 내의 제 2 유전체 핀 - 상기 제 2 유전체 핀은 상기 제 1 폭보다 작은 제 2 폭을 가짐 -
을 포함하는, 구조물.
실시예 11. 실시예 10에 있어서, 상기 제 1 폭은 약 1 nm보다 큰 차이만큼 상기 제 2 폭보다 큰 것인, 구조물.
실시예 12. 실시예 11에 있어서, 상기 차이는 약 1 nm 내지 약 5 nm 사이의 범위 내인 것인, 구조물.
실시예 13. 실시예 10에 있어서, 상기 제 1 유전체 핀은,
제 1 재료로 형성된 내측 부분; 및
상기 내측 부분의 측벽들 상의 외측 부분 - 상기 외측 부분은 상기 제 1 재료와는 상이한 제 2 재료로 형성됨 - 을 포함하는 것인, 구조물.
실시예 14. 실시예 13에 있어서, 상기 제 2 유전체 핀은 상기 제 1 재료를 포함하고, 상기 제 2 유전체 핀에는 상기 제 2 재료가 없는 것인, 구조물.
실시예 15. 실시예 13에 있어서, 상기 제 1 유전체 핀의 내측 부분은,
상측 부분;
상기 상측 부분 아래의 중간 부분 - 상기 중간 부분은 상기 n형 소스/드레인 영역과 물리적으로 접촉함 - ; 및
상기 중간 부분 아래의 하측 부분 - 상기 하측 부분에는 상기 제 1 유전체 핀의 측벽 상에 형성된 상기 외측 부분이 없음 - 을 포함하는 것인, 구조물.
실시예 16. 실시예 10에 있어서, 상기 n형 소스/드레인 영역 및 상기 제 1 유전체 핀은 상기 n형 소스/드레인 영역과 상기 제 1 유전체 핀 사이에 위치된 핀을 갖지 않고, 상기 p형 소스/드레인 영역 및 상기 제 2 유전체 핀은 상기 p형 소스/드레인 영역과 상기 제 2 유전체 핀 사이에 위치된 핀을 갖지 않는 것인, 구조물.
실시예 17. 구조물에 있어서,
반도체 기판;
상기 반도체 기판 내로 연장된 복수의 격리 영역들;
상기 복수의 격리 영역들의 상면들보다 높이 연장된 제 1 n형 소스/드레인 영역 및 제 2 n형 소스/드레인 영역;
상기 제 1 n형 소스/드레인 영역과 상기 제 2 n형 소스/드레인 영역 사이의 제 1 유전체 핀 - 상기 제 1 유전체 핀은, 상기 복수의 격리 영역들의 상면들보다 높은 제 1 레벨에서 측정된 제 1 폭, 및 상기 복수의 격리 영역들의 상면들보다 낮은 제 2 레벨에서 측정된 제 2 폭을 가짐 - ;
상기 복수의 격리 영역들의 상면들보다 높이 연장된 제 1 p형 소스/드레인 영역 및 제 2 p형 소스/드레인 영역; 및
상기 제 1 p형 소스/드레인 영역과 상기 제 2 p형 소스/드레인 영역 사이의 제 2 유전체 핀 - 상기 제 2 유전체 핀은, 상기 제 1 레벨에서 측정된 제 3 폭, 및 상기 제 2 레벨에서 측정된 제 4 폭을 갖고, 상기 제 1 폭은 상기 제 3 폭보다 큼 -
을 포함하는, 구조물.
실시예 18. 실시예 17에 있어서, 상기 제 2 폭은 상기 제 4 폭과 실질적으로 동일한 것인, 구조물.
실시예 19. 실시예 17에 있어서, 상기 제 1 유전체 핀은 상기 제 1 n형 소스/드레인 영역 및 상기 제 2 n형 소스/드레인 영역과 접촉하고, 상기 제 1 유전체 핀의 상측 부분은 상기 제 1 폭을 가지며, 상기 제 1 유전체 핀의 하측 부분은 상기 상측 부분보다 좁은 것인, 구조물.
실시예 20. 실시예 17에 있어서, 상기 제 1 유전체 핀은,
제 1 재료로 형성된 내측 부분; 및
상기 내측 부분의 측벽들 상의 외측 부분 - 상기 외측 부분은 상기 제 1 재료와는 상이한 제 2 재료로 형성됨 - 을 포함하는 것인, 구조물.

Claims (10)

  1. 방법에 있어서,
    n형(n-type) 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 영역 및 p형(p-type) FinFET 영역에 제 1 반도체 핀 및 제 2 반도체 핀을 각각 형성하는 단계;
    상기 n형 FinFET 영역 및 상기 p형 FinFET 영역에 제 1 유전체 핀 및 제 2 유전체 핀을 각각 형성하는 단계;
    상기 제 2 반도체 핀 및 상기 제 2 유전체 핀을 커버하기 위해 제 1 에피택시 마스크를 형성하는 단계;
    상기 제 1 반도체 핀에 기반하여 n형 에피택시 영역을 형성하기 위해 제 1 에피택시 프로세스를 수행하는 단계;
    상기 제 1 에피택시 마스크를 제거하는 단계;
    상기 n형 에피택시 영역 및 상기 제 1 유전체 핀을 커버하기 위해 제 2 에피택시 마스크를 형성하는 단계;
    상기 제 2 반도체 핀에 기반하여 p형 에피택시 영역을 형성하기 위해 제 2 에피택시 프로세스를 수행하는 단계; 및
    상기 제 2 에피택시 마스크를 제거하는 단계 - 상기 제 2 에피택시 마스크가 제거된 후, 상기 제 2 에피택시 마스크의 제 1 부분이 상기 제 1 유전체 핀 상에 남아있음 -
    를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 제 1 에피택시 마스크를 제거하는 단계 후, 상기 제 1 에피택시 마스크의 어떤 부분도 상기 제 2 유전체 핀 상에 남아있지 않는 것인, 방법.
  3. 제 1 항에 있어서, 상기 제 1 에피택시 마스크 및 상기 제 2 에피택시 마스크 각각은 0.5 nm 내지 2.5 nm 사이의 범위 내의 두께를 갖는 것인, 방법.
  4. 제 1 항에 있어서, 상기 p형 FinFET 영역과 상기 n형 FinFET 영역을 분할하는 제 3 유전체 핀을 형성하는 단계를 더 포함하고, 상기 제 2 에피택시 마스크가 제거된 후인 시간에, 상기 제 2 에피택시 마스크의 제 2 부분이 상기 제 3 유전체 핀의 제 1 측부(side) 상에 남아있고, 상기 제 1 측부는 상기 n형 FinFET 영역을 향하는 것인, 방법.
  5. 제 4 항에 있어서, 상기 시간에, 상기 제 1 에피택시 마스크 및 상기 제 2 에피택시 마스크의 어떤 부분도 상기 제 3 유전체 핀의 제 2 측부 상에 남아있지 않고, 상기 제 2 측부는 상기 p형 FinFET 영역을 향하는 것인, 방법.
  6. 제 1 항에 있어서, 상기 제 1 에피택시 프로세스에서, 상기 n형 에피택시 영역을 형성하기 위한 n형 반도체 재료의 일부분이 결함으로서 상기 p형 FinFET 영역 내의 유전체 재료 상에 형성되고, 상기 제 2 에피택시 프로세스 동안 상기 결함이 제거되는 것인, 방법.
  7. 제 1 항에 있어서, 상기 제 2 에피택시 마스크 및 상기 제 1 유전체 핀은 동일한 유전체 재료로 형성되는 것인, 방법.
  8. 제 1 항에 있어서, 상기 제 2 에피택시 마스크 및 상기 제 1 유전체 핀은 상이한 유전체 재료들로 형성되는 것인, 방법.
  9. 구조물에 있어서,
    n형 핀 전계 효과 트랜지스터(FinFET) 영역 및 p형 FinFET 영역;
    상기 n형 FinFET 영역 내의 n형 FinFET으로서, 상기 n형 FinFET은,
    제 1 반도체 핀;
    상기 제 1 반도체 핀 상의 제 1 게이트 스택; 및
    상기 제 1 게이트 스택 옆에 있는(aside) n형 소스/드레인 영역을 포함하는 것인, 상기 n형 FinFET;
    상기 n형 FinFET 영역 내의 제 1 유전체 핀 - 상기 제 1 유전체 핀은 제 1 폭을 가짐 - ;
    상기 p형 FinFET 영역 내의 p형 FinFET으로서, 상기 p형 FinFET은,
    제 2 반도체 핀;
    상기 제 2 반도체 핀 상의 제 2 게이트 스택; 및
    상기 제 2 게이트 스택 옆에 있는 p형 소스/드레인 영역을 포함하는 것인, 상기 p형 FinFET; 및
    상기 p형 FinFET 영역 내의 제 2 유전체 핀 - 상기 제 2 유전체 핀은 상기 제 1 폭보다 작은 제 2 폭을 가짐 -
    을 포함하는, 구조물.
  10. 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판 내로 연장된 복수의 격리 영역들;
    상기 복수의 격리 영역들의 상면들보다 높이 연장된 제 1 n형 소스/드레인 영역 및 제 2 n형 소스/드레인 영역;
    상기 제 1 n형 소스/드레인 영역과 상기 제 2 n형 소스/드레인 영역 사이의 제 1 유전체 핀 - 상기 제 1 유전체 핀은, 상기 복수의 격리 영역들의 상면들보다 높은 제 1 레벨에서 측정된 제 1 폭, 및 상기 복수의 격리 영역들의 상면들보다 낮은 제 2 레벨에서 측정된 제 2 폭을 가짐 - ;
    상기 복수의 격리 영역들의 상면들보다 높이 연장된 제 1 p형 소스/드레인 영역 및 제 2 p형 소스/드레인 영역; 및
    상기 제 1 p형 소스/드레인 영역과 상기 제 2 p형 소스/드레인 영역 사이의 제 2 유전체 핀 - 상기 제 2 유전체 핀은, 상기 제 1 레벨에서 측정된 제 3 폭, 및 상기 제 2 레벨에서 측정된 제 4 폭을 갖고, 상기 제 1 폭은 상기 제 3 폭보다 큼 -
    을 포함하는, 구조물.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444181B2 (en) * 2020-07-23 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain formation with reduced selective loss defects

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190067444A1 (en) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned epitaxy layer
US20200058560A1 (en) 2018-08-15 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain and methods of forming same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9647116B1 (en) 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
US10510762B2 (en) 2016-12-15 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain formation technique for fin-like field effect transistor
US10510580B2 (en) 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same
US11056394B2 (en) * 2018-06-28 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating FinFETs having different fin numbers and corresponding FinFETs thereof
US10643899B2 (en) * 2018-07-27 2020-05-05 International Business Machines Corporation Gate stack optimization for wide and narrow nanosheet transistor devices
US11088022B2 (en) * 2018-09-27 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Different isolation liners for different type FinFETs and associated isolation feature fabrication
US11329042B2 (en) * 2018-11-30 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having neutral zones to minimize metal gate boundary effects and methods of fabricating thereof
US11764263B2 (en) * 2019-01-04 2023-09-19 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using multiple bottom-up oxidation approaches
US11444181B2 (en) * 2020-07-23 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain formation with reduced selective loss defects

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190067444A1 (en) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned epitaxy layer
US20200058560A1 (en) 2018-08-15 2020-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain and methods of forming same

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