CN113224007A - 半导体器件及其形成方法 - Google Patents

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王志平
林志翰
林志忠
周昀亭
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Abstract

本公开涉及半导体器件及其形成方法。一种方法包括形成延伸到半导体衬底中的隔离区域，其中半导体条带位于隔离区域之间，以及在隔离区域之间形成电介质虚设条带，凹陷隔离区域。半导体条带的一些部分突出高于经凹陷的隔离区域的顶表面以形成突出的半导体鳍，并且电介质虚设条带的一部分突出高于经凹陷的隔离区域的顶表面以形成电介质虚设鳍。该方法还包括蚀刻电介质虚设鳍，使得电介质虚设鳍的顶部宽度小于电介质虚设鳍的底部宽度。在突出的半导体鳍和电介质虚设鳍的顶表面和侧壁上形成栅极堆叠。

Description

半导体器件及其形成方法
技术领域
本公开总体涉及半导体器件及其形成方法。
背景技术
金属氧化物半导体(MOS)器件是集成电路中的基本构建元件。现有 的MOS器件通常具有这样的栅极电极，该栅极电极具有使用诸如离子注 入或热扩散之类的掺杂操作而掺杂的p型或n型杂质的多晶硅。栅极电极 的功函数被调整为硅的带边缘(band-edge)。对于n型金属氧化物半导体 (NMOS)器件，可以将功函数调整为接近硅的导带。对于P型金属氧化 物半导体(PMOS)器件，可以将功函数调整为接近硅的价带。可以通过 选择适当的杂质来调整多晶硅栅极电极的功函数。
具有多晶硅栅极电极的MOS器件表现出载流子耗尽效应，这也被称 为多晶硅耗尽效应。当所施加的电场从靠近栅极电介质的栅极区域清除载 流子时，发生多晶硅耗尽效应，形成耗尽层。在n掺杂多晶硅层中，耗尽 层包括电离的非移动供体位点，其中，在p掺杂多晶硅层中，耗尽层包括 电离的非移动受体位点。耗尽效应导致有效栅极电介质厚度增加，使得更 难在半导体的表面上形成反型层。
可以通过形成金属栅极电极或金属硅化物栅极电极来解决多晶硅耗尽 问题，其中，在NMOS器件和PMOS器件中使用的金属化栅极也可以具 有带边缘功函数。由于NMOS器件和PMOS器件对功函数的要求不同， 因此使用双栅极CMOS器件。
发明内容
根据本公开的一个实施例，提供了一种用于形成半导体器件的方法， 包括：形成延伸到半导体衬底中的隔离区域，其中，半导体条带位于所述 隔离区域之间；在所述隔离区域之间形成电介质虚设条带；凹陷所述隔离 区域，使得所述半导体条带的一些部分突出高于经凹陷的隔离区域的顶表 面以形成突出的半导体鳍，并且所述电介质虚设条带的一部分突出高于经 凹陷的隔离区域的所述顶表面以形成电介质虚设鳍；蚀刻所述电介质虚设 鳍，使得所述电介质虚设鳍的顶部宽度小于所述电介质虚设鳍的底部宽度； 以及在所述突出的半导体鳍和所述电介质虚设鳍的顶表面和侧壁上形成栅 极堆叠。
根据本公开的另一实施例，提供了一种半导体器件，包括：半导体衬 底；隔离区域，在所述半导体衬底的主体部分之上；半导体鳍，突出高于 所述隔离区域的顶表面，其中，所述半导体鳍具有第一长度方向；以及电 介质虚设鳍，突出高于所述隔离区域的顶表面，其中，所述电介质虚设鳍 具有与所述第一长度方向平行的第二长度方向，其中，所述电介质虚设鳍 具有顶部宽度以及大于所述顶部宽度的底部宽度，其中所述顶部宽度和所 述底部宽度是在垂直于所述第一长度方向的宽度方向测量的。
根据本公开的又一实施例，提供了一种半导体器件，包括：电介质虚 设鳍；第一突出的半导体鳍和第二突出的半导体鳍，位于所述电介质虚设 鳍的相反侧，其中，所述电介质虚设鳍的第一顶表面低于所述第一突出的 半导体鳍和所述第二突出的半导体鳍的第二顶表面；第一栅极堆叠，在所 述第一突出的半导体鳍上；第二栅极堆叠，在所述第二突出的半导体鳍上； 以及栅极隔离区域，位于所述第一栅极堆叠和所述第二栅极堆叠之间并与所述第一栅极堆叠和所述第二栅极堆叠接触，其中，所述栅极隔离区域在 所述电介质虚设鳍之上并与所述电介质虚设鳍接触。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式 中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征 不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能 被任意增大或减小。
图1-图9、图10A、图10B、图11A、图11B、图12、图13A、图13B、图14和图15示出了根据一些实施例的通过切割虚设栅极堆叠来形 成电介质虚设鳍、鳍式场效应晶体管(FinFET)和栅极隔离区域的中间阶 段的截面图和透视图。
图16、图17、图18A和图18B示出了根据一些实施例的通过切割替 换栅极堆叠来形成栅极隔离区域的截面图和透视图。
图3A、图3B、图3C、图3D、图3E、图3F和图3G示出了根据一些 实施例的虚设带的截面图。
图19A、图19B和图20-图31示出了根据一些实施例的电介质虚设鳍 的截面图。
图32示出了根据一些实施例的用于形成电介质虚设鳍、栅极隔离区 域和FinFET的工艺流程。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施 例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些 仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上 方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特 征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特 征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在 各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性 的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、 “低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或 特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些 空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同 朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本 文中所用的空间相关描述符同样可能被相应地解释。
根据各个实施例，提供了具有虚设鳍和用于隔离鳍场效应晶体管 (FinFET)的栅极堆叠的栅极隔离区域的FinFET及其形成方法。根据一 些实施例，示出了形成虚设鳍、栅极隔离区域和相应的FinFET的中间阶 段。讨论了一些实施例的一些变型。本文讨论的实施例将提供示例以使得 能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以 进行的修改，同时保持在不同实施例的预期范围内。贯穿各种视图和说明 性实施例，相同的参考标号用于指示相同的元件。尽管方法实施例可能被 讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
根据本公开的一些实施例，虚设鳍的形成包括蚀刻虚设鳍而使得虚设 鳍的顶部宽度减小，其可以小于对应的底部宽度。虚设鳍的顶部宽度的减 小减少了用于形成虚设栅极堆叠的图案化工艺的难度，并且减少了形成替 换栅极堆叠的难度。相应的工艺窗口因此被放大。
图1-图9、图10A、图10B、图11A、图11B、图12、图13A、图 13B、图14-图17、图18A和图18B示出了根据一些实施例的形成虚设鳍、 鳍式场效应晶体管(FinFET)和栅极隔离区域的中间阶段的截面图和透视 图。相应的艺还示意性地反映在图32所示的工艺流程中。
图1示出了初始结构的透视图。初始结构包括晶圆10，其还包括衬底 20。衬底20可以是半导体衬底，其可以是硅衬底、硅锗衬底、或由其他 半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽 隔离(STI)区域之类的隔离区域22形成为从衬底20的顶表面延伸到衬 底20中。相应工艺在图32所示的工艺流程200中被示为工艺202。相邻 的STI区域22之间的衬底20的部分被称为半导体条带24。根据本公开的 一些实施例，半导体条带24是原始衬底20的部分，因此半导体条带24的 材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带24是 通过以下工艺形成的替换条带：蚀刻STI区域22之间的衬底20的部分以 形成凹槽，并且执行外延工艺以在凹槽中再生长另一半导体材料。因此， 半导体条带24由不同于衬底20的半导体材料形成。根据一些实施例，半 导体条带24由Si、SiP、SiC、SiPC、SiGe、SiGeB、Ge、或III-V族化合 物半导体(例如InP、GaAs、AlAs、InAs、InAlAs、InGaAs等)形成。
STI区域22可以包括衬里氧化物(未示出)，该衬里氧化物可以是通 过衬底20的表面层的热氧化形成的热氧化物。衬里氧化物也可以是使用 以下方法形成的沉积氧化硅层：例如，原子层沉积(ALD)、高密度等离 子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等。STI区域22 还可以包括在衬层氧化物之上的电介质材料，其中该电介质材料可以使用 可流动化学气相沉积(FCVD)、旋涂等来形成。
图2和图3示出了根据一些示例实施例的电介质虚设条带25的形成。 可以理解，可以使用不同的方法来形成电介质虚设条带25。参考图2，在 蚀刻工艺中使半导体条带24凹陷，形成沟槽23。沟槽23的形成包括形成 诸如光致抗蚀剂之类的蚀刻掩模(未示出)以覆盖晶圆10的一些部分， 并且旨在被蚀刻的半导体条带24暴露于蚀刻掩模的开口。然后蚀刻暴露 的半导体条带24以形成沟槽23。沟槽23的底部可以高于或齐平于STI区 域22的底表面。
图3示出了电介质虚设条带25的形成，其包括用电介质材料填充凹 槽，并执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化 工艺。相应工艺在图32所示的工艺流程200中被示为工艺204。根据本公 开的一些实施例，虚设条带25的材料包括诸如SiN、SiON、SiOCN、SiC、 SiOC、SiO2、SiGe等之类的基于硅的材料。根据本公开的替代实施例，虚设条带25的材料包括基于金属的材料，其可以是金属的氧化物或氮化物， 其中金属可以包括Ta、Hf、Cr、Al、Ni、Fe、Y、Cu、Sn、Co、或其组 合。用于形成电介质虚设条带25的沉积工艺可以包括ALD、等离子体增 强原子层沉积(PEALD)、物理气相沉积(PVD)、CVD、等离子体增强化学气相沉积(PECVD)等。电介质虚设条带25可以包括单个或多个子 层。电介质虚设条带25的每个子层的厚度可以在约
Figure BDA0002905980310000051
和约
Figure BDA0002905980310000052
之间的 范围内。
电介质虚设条带25可以是包括单个层的单层条带，或者可以是包括 多个子层(例如，多达约20层)的多层条带。每个子层的厚度可以在约
Figure RE-GDA0003094206900000053
Figure RE-GDA0003094206900000054
和约
Figure RE-GDA0003094206900000055
之间的范围内。图3A、图3B、图3C、图3D、图3E、图3F 和图3G示出了根据一些实施例的多层电介质虚设条带25。子层被示为 25-1、25-2、25-3等。图3A示出了包括子层25-1和25-2的电介质虚设条 带25，其中子层25-1的顶表面是平面的。图3B示出了包括子层25-1和25-2的电介质虚设条带25，其中子层25-1的顶表面具有倒金字塔形状， 该倒金字塔形状具有倾斜且笔直的侧壁(或底部)。整个说明书(包括图 13B、图24、图25和图27、以及图30所示)的倾斜且笔直的侧壁是由于 蚀刻具有倾斜晶格平面的材料而产生的。层25-1的形成可以包括沉积和平 坦化层25-1，使得其顶表面与STI区域22的顶表面共面，然后回蚀层25- 1。图3C示出了包括子层25-1和25-2的电介质虚设条带25，其中子层 25-1是共形的。图3D、图3E、图3F和图3G示出了根据一些实施例的三 层电介质虚设条带25，其包括子层25-1、25-2和25-3。在随后的附图中，未示出可采用这些实施例中的任一者的电介质虚设条带25的细节。
参考图4，STI区22被凹陷。半导体条带24和电介质虚设条带25的 顶部部分突出高于STI区域22的其余部分的顶表面22A，以分别形成突出 的半导体鳍24’和电介质虚设鳍25’。相应的工艺在图32所示的工艺流程 200中被示为工艺206。可以使用干法蚀刻工艺来执行蚀刻，其中将NF3 (或HF)和NH3的混合物用作蚀刻气体。根据本公开的替代实施例，通过湿法蚀刻工艺来执行STI区域22的凹陷。蚀刻化学品可以包括例如HF 溶液。根据一些实施例，电介质虚设条带25具有顶部宽度Wtop1和底部 宽度Wbot1。取决于形成工艺，电介质虚设条带25的顶部宽度Wtop1可 以大于、等于、或小于底部宽度Wbot1。电介质虚设鳍25’还具有底部宽 度Wbot2，其可以大于、等于、或小于宽度Wtop1和Wbot1中的每一者。
在上述实施例中，可通过任何适当的方法对鳍进行图案化。例如，可 以使用一个或多个光刻工艺来对鳍进行图案化，包括双图案化工艺或多图 案化工艺。通常，双图案化工艺或多图案化工艺组合光刻工艺和自对准工 艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距 的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺 对其进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来对鳍进行图案化。
图5示出了用于蚀刻和减小电介质虚设鳍25’的顶部宽度的蚀刻工艺 28。相应的工艺在图32所示的工艺流程200中被示为工艺208。根据一些 实施例，蚀刻工艺是毯式蚀刻工艺，而不使用蚀刻掩模。因此，晶圆10 的整个顶表面暴露于蚀刻化学品。根据替代实施例，蚀刻掩模27被形成 并图案化以保护晶圆10的不旨在被蚀刻的部分。例如，如图4所示，突 出的半导体鳍24被蚀刻掩模27覆盖。蚀刻掩模27可以包括光致抗蚀剂， 并且可以包括或者可以不包括由例如TiN、TaN、BN等形成的硬掩模。蚀 刻掩模27被图示为虚线以指示其可以形成或可以不形成。采用蚀刻掩模 27产生较高成本，但可以保护突出鳍24’。未采用蚀刻掩模27的方法具有 较低成本，其挑战在于选择适当的蚀刻化学品以防止突出鳍24’受损。
蚀刻工艺28可以包括干法蚀刻工艺或湿法蚀刻工艺。根据一些实施 例，使用直接等离子体蚀刻、远程等离子体蚀刻、自由基蚀刻等来执行干 法蚀刻工艺。蚀刻气体可包括主蚀刻气体和用于调整蚀刻选择性的钝化气 体，使得虚设电介质鳍25’被蚀刻，而诸如鳍24’和STI区域22之类的其 他暴露特征未被蚀刻。主蚀刻气体可包括Cl2、HBr、CF4、CHF3、CH2F2、 CH3F、C4F6、BCl3、SF6、H2、NF3等、或其组合。钝化气体可包括N2、 O2、CO2、SO2、CO、SiCl4等、或其组合。此外，可以添加稀释(载气) 气体，例如Ar、He、Ne、或其组合。蚀刻气体的压力可以在约1mTorr和 约800mTorr之间的范围内。蚀刻气体的流速可以在约1sccm和约5000sccm之间的范围内。可以利用约10瓦特和约3000瓦特之间的范围内的等 离子体源功率来执行蚀刻工艺。可以施加或可以不施加偏置功率，该偏置 功率小于约3000瓦。偏置功率可用于控制等离子体蚀刻方向，其中较高 偏置功率用于实现更多的各向异性蚀刻并进一步减小虚设鳍25’的高度， 而较低偏置功率(或无偏置功率)被施加以实现更多的各向同性蚀刻，使 得虚设鳍25’的宽度(特别是顶部宽度)进一步减小。
在执行湿法蚀刻时，用于该蚀刻的相应化学溶液包括用于蚀刻虚设鳍 25’的主蚀刻化学品和用于调整蚀刻选择性的辅助蚀刻化学品。主蚀刻化学 品可包括HF、F2、等、或其组合。辅助蚀刻化学品可包括H3PO4、H2SO4、 HCl、HBr、NH3、或其组合。化学溶液的溶剂包括去离子(DI)水、醇、 丙酮等、或其组合。在蚀刻工艺之后，去除蚀刻掩模27(如果形成的话)。
作为蚀刻工艺28的结果，减小了虚设鳍25’的顶部宽度。由于鳍24’ 和25’之间的沟槽的纵横比可能较高，因此虚设鳍25’的上部部分的宽度可 能期望比相应的下部部分的宽度减小得更多。在蚀刻工艺28之后，虚设 鳍25’可具有顶部宽度Wtop1’和底部宽度Wbot2’。顶部宽度Wtop1’小于 底部宽度Wbot2’。此外，底部宽度Wbot2’可以等于或小于底部宽度 Wbot2(图4)，并且顶部宽度Wtop1’小于顶部宽度Wtop1(图4)。虚 设鳍25’的顶面也可以降低。例如，在蚀刻工艺28之前，虚设鳍25’的顶 表面可以与突出鳍24’的顶表面共面，而在蚀刻工艺28之后，虚设鳍25’ 的顶表面低于突出鳍24’的顶表面。虚设鳍25’的高度可以减小高度差ΔH (图19B)，该高度差可以大于虚设鳍25’的高度的约10％。参考图19A、 图19B、以及图20至图31讨论了虚设鳍25’的更多轮廓。
参考图6，虚设栅极堆叠30形成在(突出的)鳍24’和25’的顶表面和 侧壁上。相应的工艺在图32所示的工艺流程200中被示为工艺210。虚设 栅极堆叠30可以包括虚设栅极电介质32(如图10B所示)以及虚设栅极 电介质32之上的虚设栅极34。虚设栅极电介质32可以由例如氧化硅形成。 虚设栅极电极34可以由例如多晶硅或非晶硅形成或包括多晶硅或非晶硅， 并且还可以使用其他材料。每个虚设栅极堆叠30还可以包括虚设栅极电 极34之上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧 化硅、碳氮化硅等形成。虚设栅极堆叠30还具有与突出鳍24’的长度方向 垂直的长度方向，并且可以跨过单个或多个突出鳍24’和25’以及STI区域 22。
栅极堆叠30的形成包括形成(一个或多个)栅极电介质层，形成毯 式虚设栅极电极层，平坦化毯式虚设栅极电极层，沉积硬掩模层，然后对 沉积层进行图案化以形成虚设层栅极堆叠30。在图案化工艺中，由于在突 出鳍24’和25’之间的沟槽29的纵横比越来越大，因此对沟槽29中的沉积 层的部分进行图案化越来越困难。因此，通过减小虚设鳍25’的顶部宽度 上(并且可能减小虚设鳍25’的高度)，沟槽29中的沉积层的部分的图案 化更容易。
接下来，在虚设栅极堆叠30的侧壁上形成栅极间隔件38。相应工艺 在图32所示的工艺流程200中也被示为工艺210。根据本公开的一些实施 例，栅极间隔件38由诸如氮化硅、氧化硅、碳氮化硅、氧氮化硅、氧碳 氮化硅等之类的电介质材料形成，并且可以具有单层结构或包括多个电介 质层的多层结构。
在随后的工艺中，未被虚拟栅极堆叠30和栅极间隔件38覆盖的突出 鳍24’的部分在蚀刻工艺中被凹陷，得到图7所示的结构。相应工艺在图 32所示的工艺流程200中被示为工艺212。该凹陷可以是各向异性的，因 此在虚设栅极堆叠30和栅极间隔件38正下方的鳍24’的部分被保护，并 且不被蚀刻。根据一些实施例，经凹陷的半导体条带24的顶表面可以低 于STI区域22的顶表面22A。由突出鳍24’的蚀刻部分留下的空间被称为 凹槽40。在蚀刻工艺中，电介质虚设鳍25’未被蚀刻。例如，可以使用 C2F6；CF4；SO2；HBr、Cl2和O2的混合物；或者HBr、Cl2、O2和CF2的 混合物等来蚀刻突出鳍24’。当采用干法蚀刻时，可以使用KOH、氢氧化 四甲基铵(TMAH)、HF等。
接下来，通过从凹槽40选择性地生长半导体材料来形成外延区域 (源极/漏极区域)42，得到图8的结构。相应工艺在图32所示的工艺流 程200中被示为工艺214。根据一些实施例，外延区域42包括硅锗、硅、 碳硅等。取决于所得的FinFET是p型FinFET还是n型FinFET，随着外延 的进行可以原位掺杂p型或n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、GeB等。相反，当所得的FinFET 是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公 开的替代实施例，外延区域42由III-V族化合物半导体形成，例如，GaAs、 InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、 或其多个层。在外延区域42完全填充凹槽40之后，外延区域42开始水平 扩展，并且可以形成刻面。
图9示出了在形成接触蚀刻停止层(CESL)46和层间电介质层(ILD) 48之后的结构的透视图。相应工艺在图32所示的工艺流程200中被示为 工艺216。CESL 46可以由氮化硅、碳氮化硅等制成。例如，可以使用诸 如ALD或CVD之类的共形沉积方法来形成CESL 46。ILD48可以包括使 用例如FCVD、旋涂、CVD、或另一沉积方法形成的电介质材料。ILD 48 还可以由含氧电介质材料形成或包括含氧电介质材料，该含氧电介质材料 可以是基于氧化硅的，例如，氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐 玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等。执行诸如CMP工艺 或机械研磨工艺之类的平坦化工艺以使ILD 48、虚设栅极堆叠30和栅极 间隔件38的顶表面彼此平齐。根据本公开的一些实施例，平坦化工艺在 硬掩模36的顶部上停止。根据替代实施例，硬掩模36也在该平坦化工艺 期间被去除，并且该平坦化工艺在虚设栅极电极34的顶表面上停止。因 此，在一些后续附图中，使用虚线表示硬掩模36以指示其可存在或可不 存在。
图10A、图10B、图11A和图11B示出了根据本公开的一些实施例的 通过虚设栅极切割工艺和再填充工艺形成栅极隔离区域。根据替代实施例， 代替切割虚设栅极堆叠，替换(金属)栅极堆叠被切割，并且相应的工艺 在图16、图17、图18A和图18B中示出。
参考图10A，通过蚀刻虚设栅极堆叠30来执行虚设栅极切割工艺以 形成开口50。相应工艺在图32所示的工艺流程200中被示为工艺218。 虚设栅极堆叠30因此被分成离散的部分。为了执行虚设栅极切割工艺， 可以形成并图案化可包括光致抗蚀剂的蚀刻掩模(未示出)，使得虚设栅 极堆叠30的旨在被切割的部分通过蚀刻掩模而暴露，而其他部分被保护。 然后在各向异性工艺中蚀刻虚设栅极堆叠30，直到下面的电介质虚设鳍 25’暴露为止。长虚设栅极堆叠30因此被切割成彼此分离的两个离散的部 分30A和30B。虚设栅极堆叠30的每个离散部分可以跨过一个、两个、 或更多个突出鳍24’，以形成单鳍FinFET或多鳍FinFET。在蚀刻虚设栅 极堆叠30之后，例如在灰化工艺中去除蚀刻掩模。
图10B示出了从图10A中的参考截面10B-10B获得的截面图。开口 50延伸到虚设鳍25’，使得虚设栅极堆叠30的部分30A与虚设栅极堆叠 30的部分30B完全分离。开口50可以限于在电介质虚设鳍25’之上的区域， 并且栅极堆叠30的面向开口50的相应侧壁被示为50SW。开口50还可横 向延伸超过电介质虚设鳍25’的侧壁，并且相应的开口50可延伸至电介质 虚设鳍25’的顶表面之下，如由表示侧壁50SW’的虚线所示。
接下来，形成栅极隔离区域52以填充开口50。相应工艺在图32所示 的工艺流程200中被示为工艺220。在图11A和图11B中示出了所得的结 构。每个栅极隔离区域52可以是包括由均质材料形成的一个电介质层的 单层结构，或者可以具有包括多个电介质层的多层结构。用于形成栅极隔 离区域52的材料可以选自SiN、SiON、SiOCN、SiC、SiOC、SiO2等。该形成工艺可以包括沉积一个或多个电介质层，然后执行诸如CMP工艺或 机械研磨工艺之类的平坦化工艺以去除(一个或多个)电介质材料的过量 部分。栅极隔离区域52和相应的下面的虚设鳍25’将相应的虚设栅极堆叠 30分成单独的部分30A和30B。在顶视图中，栅极隔离区域52和虚设栅 极堆叠30A和30B组合形成细长条带，并且每个细长条带可以在一对相对 的栅极间隔件38之间。
然后，通过蚀刻来去除虚设栅极堆叠30A和30B，并且在图12中示 出了所得的结构。相应工艺在图32所示的工艺流程200中被示为工艺222。 分别在被去除的虚设栅极堆叠30A和30B所留下的空间中形成开口54A 和54B。如图12所示，开口54A和54B中的每一者由栅极隔离区域52和 栅极间隔件38限定，并且开口54A和54B进一步通过栅极隔离区域52彼 此分开。
图13A和图13B分别示出了形成替换栅极堆叠62A和62B的透视图 和截面图。相应工艺在图32所示的工艺流程200中被示为工艺224。由此 形成FinFET 64A和64B，其中栅极堆叠62A和62B分别是FinFET 64A和 64B的替换栅极堆叠。替换栅极62A和62B可以共享公共栅极间隔件38A 和38B。此外，替换栅极62A和62B二者邻接栅极隔离区域52。
替换栅极堆叠62A和62B包括栅极电介质59(其包括界面层56和高 k电介质层58，图13B)和栅极电极60。界面层56可以由氧化硅形成或 包括氧化硅，其可以通过热氧化或化学氧化形成。高k电介质层58由 (一种或多种)高k电介质材料形成，例如，氧化铪、氧化锆、氧化镧等。 根据本公开的一些实施例，栅极电极60由金属、金属合金、金属氮化物 等、其组合、和/或其复合层形成。例如，栅极电极60可具有复合结构， 该复合结构包括由TiN、TiAl、TiAlC、TaN、Co、W、Al等形成的多个层。 相应的金属和结构被选择以使得所得的替换栅极电极60具有适当的功函 数。图13B示出了从图13A中的参考截面13B-13B获得的截面图。栅极隔离区域52的侧壁表示为52SW或52SW’。
如图13B所示，电介质虚设鳍25’具有侧壁25SW1，并且电介质虚设 条带25具有侧壁25SW2。侧壁25SW1和25SW2可以是笔直的、或包括 分别具有倾斜角α1和α2的笔直部分。倾斜角α1小于90度，并且可以在 约75度和约85度之间的范围内。倾斜角α2可以大于、等于或小于90度。 根据一些实施例，倾斜角α1小于90度，并且倾斜角α2大于90度。因此， 虚设电介质鳍25’的底部宽度Wbot2’可以大于电介质虚设条带25的顶部宽 度Wtop1’和底部宽度Wbot1两者。此外，根据一些示例实施例，从虚设 电介质鳍25’的顶部到底部，宽度可连续地且逐渐地增加，而从虚设电介 质条带25的顶部到底部，宽度可以连续地且逐渐地减小。
参考图14，在随后的工艺中，回蚀替换栅极堆叠62A和62B，从而在 相对的栅极间隔件38之间形成凹槽。接下来，在替换栅极堆叠62A和 62B之上形成硬掩模65。相应工艺在图32中所示的工艺流程200中被示 为工艺226。根据本公开的一些实施例，硬掩模65的形成包括形成毯式电 介质材料的沉积工艺，以及以去除栅极间隔件38和ILD 48之上的过量的电介质材料的平坦化工艺。硬掩模65可以由例如氮化硅或其他类似的电 介质材料形成。
图15示出了在后续工艺中形成的一些特征，其可以包括源极/漏极接 触插塞66、源极/漏极硅化物区域68和栅极接触插塞70。相应工艺在图 32所示的工艺流程200中被示为工艺228。本文未讨论这些工艺的细节。
图16、图17、图18A和图18B示出了根据本公开的替代实施例的切 割替换栅极堆叠和形成栅极隔离区域的中间阶段的透视图和截面图。除非 另有说明，否则这些实施例中的组件的材料和形成工艺与在前述附图所示 的前述实施例中由相同的附图标记表示的相同组件基本相同。因此，可以 在前述实施例的讨论中找到关于图16、图17、图18A和图18B所示的组 件的形成工艺和材料的细节。
这些实施例的初始步骤与图1至图9所示基本相同。接下来，在不切 割虚设栅极堆叠30的情况下，该工艺进行至图16，其中形成替换栅极堆 叠62。该工艺与图12和图13A所示的工艺基本相同(除了没有形成栅极 隔离区域)。接下来，参考图17，在通过各向异性蚀刻工艺执行的蚀刻工 艺中切割替换栅极堆叠62。因此形成开口50以将替换栅极堆叠62分离成 替换栅极堆叠62A和62B。虚设鳍25’暴露于上面的开口50。
接下来，如图18A和图18B所示，形成栅极隔离区域52。形成工艺 与参考图10A、图10B、图11A和图11B所讨论的基本相同，在此不再重 复。随后，执行如图14和图15所示的工艺。所得的结构也在图14和图 15中示出。
图19A、图19B和图20-31示出了根据一些实施例的示例虚设鳍25’ 和栅极隔离区域52的一些轮廓。应理解，示意性地示出了虚设鳍25’和栅 极隔离区域52附近的特征(例如替换栅极堆叠62和突出鳍24’)。可以 通过参考图13B和图18B来实现相邻的特征62和24’的细节。图19A、图 19B和图20-31所示的轮廓可以通过调整蚀刻工艺28(图5)中的工艺条 件以改变虚设鳍25’的顶表面轮廓、和/或调整用于形成开口50(图10A和 图17)的蚀刻工艺配方来实现。
图19A和图19B示出了根据一些实施例的虚设鳍25’。图19A是从未 形成栅极隔离区域的截面获得的，并且图19B是从形成了栅极隔离区域的 截面获得的。例如，假设在图14中，形成了栅极隔离区域52A，而未形 成栅极隔离区域52B，则图19A所示的截面是从图14中的参考截面D-D 获得的，并且图19B所示的截面是从图14中的参考截面C-C获得的。在 图19A和图19B中，虚设鳍25’可具有圆形顶表面，以及连接到该圆形顶 表面的笔直侧壁。顶部宽度Wtop1’可以在笔直侧壁的顶端处测量，或者可 以测量为如图20所示的平坦顶表面的宽度。底部宽度Wbot2’是在STI区 域22的顶表面水平22A处测量的(未在图19A和图19B中示出，参见图 5)。顶部宽度Wtop1’小于底部宽度Wbot2’。根据一些实施例，顶部宽度 Wtop1’和底部宽度Wbot2’两者都在约
Figure RE-GDA0003094206900000131
与约
Figure RE-GDA0003094206900000132
之间的范围内。此 外，差异(Wbot2’-Wtop1’)可以大于约
Figure RE-GDA0003094206900000133
并且可以在约
Figure RE-GDA0003094206900000134
与约
Figure RE-GDA0003094206900000135
之间的范围内。比率Wtop1’/Wbot2’可以在约0.5与约0.95之间的 范围内。
在图19A和图19B中，突出鳍24’的高度为HC1，虚设鳍25’在图 19A中的高度为HD1，并且虚设鳍25’在图19B中的高度为HD2。高度 HC1可以大于或等于高度HD1，并且可以大于或等于高度HD2。根据一 些实施例，高度HC1、HD1和HD2在约
Figure BDA0002905980310000141
与约
Figure BDA0002905980310000142
之间的范围内。 根据一些实施例，高度差ΔH(等于(HC1-HD2))大于约
Figure BDA0002905980310000143
并且可 以在约
Figure BDA0002905980310000144
与约
Figure BDA0002905980310000145
之间的范围内。比率ΔH/HC1可在约0.03与约0.8 之间的范围内。
图20示出了虚设鳍25’，其具有平坦顶表面、垂直侧壁、以及将平坦 顶表面连接到垂直侧壁的弯曲顶表面。根据一些实施例，顶部宽度Wtop1’ 和底部宽度Wbot2’两者都在约
Figure BDA0002905980310000146
与约
Figure BDA0002905980310000147
之间的范围内。差异 (Wbot2’-Wtop1’)可以大于约
Figure BDA0002905980310000148
并且可以在约
Figure BDA0002905980310000149
与约
Figure BDA00029059803100001410
之 间的范围内。在平面顶表面以及弯曲顶表面的切线之间形成的倾斜角θ在 约30度与约88度之间的范围内。
此外，可能存在一些窄虚设鳍25’(表示为25A’)和宽虚设鳍(表示 为25B’)。根据一些实施例，宽鳍25B’的宽度可以是窄鳍25A’的宽度的 1.5倍或更多倍。由于蚀刻的性质，宽虚设鳍25B’比窄虚设鳍25A’更快地 被蚀刻。因此，宽虚设鳍25B’的高度HD3小于虚设鳍25’的高度HD1。
图21和图22示出了根据一些实施例的窄虚设鳍25A’和25C’、以及 宽虚设鳍25B’的形成。参考图21，形成并图案化蚀刻掩模27，使得窄虚 设鳍25A’暴露，同时窄虚设鳍25C’和宽虚设鳍25B’被保护。执行蚀刻工 艺28(参考图5)以蚀刻窄虚设鳍25A’，而窄虚设鳍25C’和宽虚设鳍 25B’未被蚀刻。所得的虚设鳍如图22所示，它们是晶体管的形成完成之后的鳍。在图22中，窄虚设鳍25C’的高度HD0可以等于突出鳍24’的高 度HC1，并且大于窄虚设鳍25A’的高度HD1。注意，当宽虚设鳍25B’未 被蚀刻时，窄虚设鳍25C’的高度HD0大于窄虚设鳍25A’的高度HD4。还 注意，图20和图22所示的结构可存在于同一芯片中。由于窄虚设鳍25A’ 和宽虚设鳍25B’未在蚀刻工艺28中蚀刻，因此它们的顶部宽度可以等于 或大于相应的底部宽度，这不同于经蚀刻的虚设鳍25A’。
图23至图31示出了根据一些实施例的图11B或图13B中的区域74 的放大图。图23类似于图19A和图19B，左侧部分示出了从未形成栅极 隔离区域(因此未切割栅极)的截面获得的特征，而右侧部分示出了从形 成栅极隔离区域52的截面获得的特征。虚设鳍25’的顶表面是圆形的。图 24示出了如图23所示的类似结构，不同在于虚设鳍25’具有平坦顶表面以 及笔直且倾斜的侧壁。栅极隔离区域52延伸而接触虚设鳍25’的笔直侧壁。 栅极隔离区域52可包括垂直侧壁以及连接到倾斜侧壁的倾斜底表面。根 据一些实施例，倾斜底表面低于虚设鳍25’的顶表面。图25示出了如图24 所示的类似结构，不同在于栅极隔离区域52的倾斜侧壁从高于虚设鳍25’ 的顶表面的高度水平延伸到低于虚设鳍25’的顶表面的水平。
图26至图32示出了各种多层虚设鳍25’，它们的顶部宽度均小于相 应的底部宽度。图26示出了子层25-2具有倾斜侧壁和圆形顶表面，而子 层25-1具有平坦顶表面以及笔直且垂直的侧壁。图27示出了子层25-1具 有凹入(倒金字塔形状)顶表面。图28示出了子层25-1是共形层。图29、 图30和图31分别示出与图26、图27和图28所示相似的相似轮廓，不同在于存在三个子层25-1、25-2和25-3。
本公开的实施例具有一些有利特征。通过执行蚀刻工艺以将虚设鳍的 顶部宽度减小为小于相应的底部宽度，更容易蚀刻并填充突出的半导体鳍 和电介质虚设鳍之间的高纵横比沟槽。结果，用于形成虚设栅极堆叠和形 成替换栅极堆叠的图案化工艺的工艺窗口均被扩大。
根据本公开的一些实施例，一种方法包括：形成延伸到半导体衬底中 的隔离区域，其中，半导体条带位于隔离区域之间；在隔离区域之间形成 电介质虚设条带；凹陷隔离区域，使得半导体条带的一些部分突出高于经 凹陷的隔离区域的顶表面以形成突出的半导体鳍，并且电介质虚设条带的 一部分突出高于经凹陷的隔离区域的顶表面以形成电介质虚设鳍；蚀刻电 介质虚设鳍，使得电介质虚设鳍的顶部宽度小于电介质虚设鳍的底部宽度； 以及在突出的半导体鳍和电介质虚设鳍的顶表面和侧壁上形成栅极堆叠。 在一个实施例中，在蚀刻电介质虚设条带期间，突出的半导体鳍暴露于用 于蚀刻的蚀刻化学品。在一个实施例中，在蚀刻电介质虚设条带期间，突 出的半导体鳍被蚀刻掩模保护。在一个实施例中，该方法还包括：蚀刻栅 极堆叠以形成开口，其中，该开口将栅极堆叠分成两个部分，并且电介质 虚设鳍位于该开口之下并通过该开口露出；以及将电介质材料填充到开口中以形成栅极隔离区域。在一个实施例中，该方法还包括：去除栅极堆叠 的该两个部分以形成沟槽；以及在沟槽中形成替换栅极堆叠。在一个实施 例中，该方法还包括：用替换栅极堆叠替换栅极堆叠；蚀刻替换栅极堆叠 以形成将替换栅极堆叠分成两个部分的开口，并且电介质虚设鳍位于该开 口之下并通过该开口露出；以及将电介质材料填充到开口中以形成栅极隔 离区域。在一个实施例中，在蚀刻电介质虚设鳍之前，电介质虚设鳍的顶 部宽度大于电介质虚设鳍的底部宽度，并且该顶部宽度通过蚀刻电介质虚 设鳍而比底部宽度减小更多。在一个实施例中，在蚀刻电介质虚设鳍之前， 电介质虚设鳍的顶部宽度等于电介质虚设鳍的底部宽度，并且该顶部宽度 通过蚀刻电介质虚设鳍而比底部宽度减小更多。在一个实施例中，蚀刻电 介质虚设鳍是使用干法蚀刻工艺来执行的。在一个实施例中，蚀刻电介质 虚设鳍是使用湿法蚀刻工艺来执行的。在一个实施例中，在蚀刻之后，电 介质虚设鳍具有渐缩轮廓，其中上部部分比相应的下部部分更窄。
根据本公开的一些实施例，一种器件包括：半导体衬底；隔离区域， 在半导体衬底的主体部分之上；半导体鳍，突出高于隔离区域的顶表面， 其中，半导体鳍具有第一长度方向；以及电介质虚设鳍，突出高于隔离区 域的顶表面，其中，电介质虚设鳍具有与第一长度方向平行的第二长度方 向，其中，电介质虚设鳍具有顶部宽度以及大于该顶部宽度的底部宽度， 其中顶部宽度和底部宽度是在垂直于第一长度方向的宽度方向测量的。在 一个实施例中，电介质虚设鳍是渐缩的，并且从电介质虚设鳍的底端到电 介质虚设鳍的顶端，电介质虚设鳍的宽度连续减小。在一个实施例中，电 介质虚设鳍的第一顶表面低于半导体鳍的第二顶表面。在一个实施例中， 该器件还包括：栅极堆叠，在半导体鳍的顶表面和侧壁上延伸；以及栅极 隔离区域，在电介质虚设鳍之上并与电介质虚设鳍接触，其中，栅极隔离区域的第一侧壁与栅极堆叠的第二侧壁接触。在一个实施例中，栅极隔离 区域包括垂直且笔直的侧壁，以及倾斜且笔直的底表面，该倾斜且笔直的 底表面连接到该垂直且笔直的侧壁的底端，其中，该倾斜且笔直的底表面 的至少一部分低于电介质虚设鳍的底部，并且栅极隔离区域与电介质虚设 鳍的附加侧壁接触。在一个实施例中，电介质虚设鳍包括多个子层，其中 该多个子层中的外部子层具有位于该多个子层中的相应的内部子层的相反 侧上的相反部分，并且其中，外部子层的顶表面低于相应的内部子层的顶 表面。
根据本公开的一些实施例，一种器件包括：电介质虚设鳍；第一突出 的半导体鳍和第二突出的半导体鳍，位于电介质虚设鳍的相反侧，其中， 电介质虚设鳍的第一顶表面低于第一突出的半导体鳍和第二突出的半导体 鳍的第二顶表面；第一栅极堆叠，在第一突出的半导体鳍上；第二栅极堆 叠，在第二突出的半导体鳍上；以及栅极隔离区域，位于第一栅极堆叠和 第二栅极堆叠之间并与第一栅极堆叠和第二栅极堆叠接触，其中，栅极隔 离区域在电介质虚设鳍之上并与电介质虚设鳍接触。在一个实施例中，电 介质虚设鳍具有渐缩轮廓，其中电介质虚设鳍的上部部分的上部宽度与电 介质虚设鳍的相应的下部部分的下部宽度相比越来越小。在一个实施例中， 该器件还包括：隔离区域；以及半导体条带，位于隔离区域之间，其中， 半导体条带被第一突出的半导体鳍重叠，并且其中，半导体条带具有附加 渐缩轮廓，其中半导体条带的附加上部部分的上部宽度大于半导体条带的 相应的下部部分的下部宽度。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或 实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到， 这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公 开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种用于形成半导体器件的方法，包括：形成延伸到半导体 衬底中的隔离区域，其中，半导体条带位于所述隔离区域之间；在所述隔 离区域之间形成电介质虚设条带；凹陷所述隔离区域，使得所述半导体条 带的一些部分突出高于经凹陷的隔离区域的顶表面以形成突出的半导体鳍， 并且所述电介质虚设条带的一部分突出高于经凹陷的隔离区域的所述顶表 面以形成电介质虚设鳍；蚀刻所述电介质虚设鳍，使得所述电介质虚设鳍 的顶部宽度小于所述电介质虚设鳍的底部宽度；以及在所述突出的半导体 鳍和所述电介质虚设鳍的顶表面和侧壁上形成栅极堆叠。
示例2是示例1所述的方法，其中，在蚀刻所述电介质虚设条带期间， 所述突出的半导体鳍暴露于用于所述蚀刻的蚀刻化学品。
示例3是示例1所述的方法，其中，在蚀刻所述电介质虚设条带期间， 所述突出的半导体鳍被蚀刻掩模保护。
示例4是示例1所述的方法，还包括：蚀刻所述栅极堆叠以形成开口， 其中，所述开口将所述栅极堆叠分成两个部分，并且所述电介质虚设鳍位 于所述开口之下并通过所述开口露出；以及将电介质材料填充到所述开口 中以形成栅极隔离区域。
示例5是示例4所述的方法，还包括：去除所述栅极堆叠的所述两个 部分以形成沟槽；以及在所述沟槽中形成替换栅极堆叠。
示例6是示例1所述的方法，还包括：用替换栅极堆叠替换所述栅极 堆叠；蚀刻所述替换栅极堆叠以形成将所述替换栅极堆叠分成两个部分的 开口，并且所述电介质虚设鳍位于所述开口之下并通过所述开口露出；以 及将电介质材料填充到所述开口中以形成栅极隔离区域。
示例7是示例1所述的方法，其中，在蚀刻所述电介质虚设鳍之前， 所述电介质虚设鳍的顶部宽度大于所述电介质虚设鳍的底部宽度，并且所 述顶部宽度通过蚀刻所述电介质虚设鳍而比所述底部宽度减小更多。
示例8是示例1所述的方法，其中，在蚀刻所述电介质虚设鳍之前， 所述电介质虚设鳍的顶部宽度等于所述电介质虚设鳍的底部宽度，并且所 述顶部宽度通过蚀刻所述电介质虚设鳍而比所述底部宽度减小更多。
示例9是示例1所述的方法，其中，蚀刻所述电介质虚设鳍是使用干 法蚀刻工艺来执行的。
示例10是示例1所述的方法，其中，蚀刻所述电介质虚设鳍是使用 湿法蚀刻工艺来执行的。
示例11是示例1所述的方法，其中，在所述蚀刻之后，所述电介质 虚设鳍具有渐缩轮廓，其中上部部分比相应的下部部分更窄。
示例12是一种半导体器件，包括：半导体衬底；隔离区域，在所述 半导体衬底的主体部分之上；半导体鳍，突出高于所述隔离区域的顶表面， 其中，所述半导体鳍具有第一长度方向；以及电介质虚设鳍，突出高于所 述隔离区域的顶表面，其中，所述电介质虚设鳍具有与所述第一长度方向 平行的第二长度方向，其中，所述电介质虚设鳍具有顶部宽度以及大于所 述顶部宽度的底部宽度，其中所述顶部宽度和所述底部宽度是在垂直于所 述第一长度方向的宽度方向测量的。
示例13是示例12所述的器件，其中，所述电介质虚设鳍是渐缩的， 并且从所述电介质虚设鳍的底端到所述电介质虚设鳍的顶端，所述电介质 虚设鳍的宽度连续减小。
示例14是示例12所述的器件，其中，所述电介质虚设鳍的第一顶表 面低于所述半导体鳍的第二顶表面。
示例15是示例12所述的器件，还包括：栅极堆叠，在所述半导体鳍 的顶表面和侧壁上延伸；以及栅极隔离区域，在所述电介质虚设鳍之上并 与所述电介质虚设鳍接触，其中，所述栅极隔离区域的第一侧壁与所述栅 极堆叠的第二侧壁接触。
示例16是示例15所述的器件，其中，所述栅极隔离区域包括：垂直 且笔直的侧壁，以及倾斜且笔直的底表面，所述倾斜且笔直的底表面连接 到所述垂直且笔直的侧壁的底端，其中，所述倾斜且笔直的底表面的至少 一部分低于所述电介质虚设鳍的底部，并且所述栅极隔离区域与所述电介 质虚设鳍的附加侧壁接触。
示例17是示例12所述的器件，其中，所述电介质虚设鳍包括多个子 层，其中所述多个子层中的外部子层具有位于所述多个子层中的相应的内 部子层的相反侧上的相反部分，并且其中，所述外部子层的顶表面低于相 应的内部子层的顶表面。
示例18是一种半导体器件，包括：电介质虚设鳍；第一突出的半导 体鳍和第二突出的半导体鳍，位于所述电介质虚设鳍的相反侧，其中，所 述电介质虚设鳍的第一顶表面低于所述第一突出的半导体鳍和所述第二突 出的半导体鳍的第二顶表面；第一栅极堆叠，在所述第一突出的半导体鳍 上；第二栅极堆叠，在所述第二突出的半导体鳍上；以及栅极隔离区域， 位于所述第一栅极堆叠和所述第二栅极堆叠之间并与所述第一栅极堆叠和 所述第二栅极堆叠接触，其中，所述栅极隔离区域在所述电介质虚设鳍之 上并与所述电介质虚设鳍接触。
示例19是示例18所述的器件，其中，所述电介质虚设鳍具有渐缩轮 廓，其中所述电介质虚设鳍的上部部分的上部宽度与所述电介质虚设鳍的 相应的下部部分的下部宽度相比越来越小。
示例20是示例19所述的器件，还包括：隔离区域；以及半导体条带， 位于所述隔离区域之间，其中，所述半导体条带被所述第一突出的半导体 鳍重叠，并且其中，所述半导体条带具有附加渐缩轮廓，其中所述半导体 条带的附加上部部分的上部宽度大于所述半导体条带的相应的下部部分的 下部宽度。

Claims (10)

1.一种用于形成半导体器件的方法，包括：
形成延伸到半导体衬底中的隔离区域，其中，半导体条带位于所述隔离区域之间；
在所述隔离区域之间形成电介质虚设条带；
凹陷所述隔离区域，使得所述半导体条带的一些部分突出高于经凹陷的隔离区域的顶表面以形成突出的半导体鳍，并且所述电介质虚设条带的一部分突出高于经凹陷的隔离区域的所述顶表面以形成电介质虚设鳍；
蚀刻所述电介质虚设鳍，使得所述电介质虚设鳍的顶部宽度小于所述电介质虚设鳍的底部宽度；以及
在所述突出的半导体鳍和所述电介质虚设鳍的顶表面和侧壁上形成栅极堆叠。
2.根据权利要求1所述的方法，其中，在蚀刻所述电介质虚设条带期间，所述突出的半导体鳍暴露于用于所述蚀刻的蚀刻化学品。
3.根据权利要求1所述的方法，其中，在蚀刻所述电介质虚设条带期间，所述突出的半导体鳍被蚀刻掩模保护。
4.根据权利要求1所述的方法，还包括：
蚀刻所述栅极堆叠以形成开口，其中，所述开口将所述栅极堆叠分成两个部分，并且所述电介质虚设鳍位于所述开口之下并通过所述开口露出；以及
将电介质材料填充到所述开口中以形成栅极隔离区域。
5.根据权利要求4所述的方法，还包括：
去除所述栅极堆叠的所述两个部分以形成沟槽；以及
在所述沟槽中形成替换栅极堆叠。
6.根据权利要求1所述的方法，还包括：
用替换栅极堆叠替换所述栅极堆叠；
蚀刻所述替换栅极堆叠以形成将所述替换栅极堆叠分成两个部分的开口，并且所述电介质虚设鳍位于所述开口之下并通过所述开口露出；以及
将电介质材料填充到所述开口中以形成栅极隔离区域。
7.根据权利要求1所述的方法，其中，在蚀刻所述电介质虚设鳍之前，所述电介质虚设鳍的顶部宽度大于所述电介质虚设鳍的底部宽度，并且所述顶部宽度通过蚀刻所述电介质虚设鳍而比所述底部宽度减小更多。
8.根据权利要求1所述的方法，其中，在蚀刻所述电介质虚设鳍之前，所述电介质虚设鳍的顶部宽度等于所述电介质虚设鳍的底部宽度，并且所述顶部宽度通过蚀刻所述电介质虚设鳍而比所述底部宽度减小更多。
9.一种半导体器件，包括：
半导体衬底；
隔离区域，在所述半导体衬底的主体部分之上；
半导体鳍，突出高于所述隔离区域的顶表面，其中，所述半导体鳍具有第一长度方向；以及
电介质虚设鳍，突出高于所述隔离区域的顶表面，其中，所述电介质虚设鳍具有与所述第一长度方向平行的第二长度方向，其中，所述电介质虚设鳍具有顶部宽度以及大于所述顶部宽度的底部宽度，其中所述顶部宽度和所述底部宽度是在垂直于所述第一长度方向的宽度方向测量的。
10.一种半导体器件，包括：
电介质虚设鳍；
第一突出的半导体鳍和第二突出的半导体鳍，位于所述电介质虚设鳍的相反侧，其中，所述电介质虚设鳍的第一顶表面低于所述第一突出的半导体鳍和所述第二突出的半导体鳍的第二顶表面；
第一栅极堆叠，在所述第一突出的半导体鳍上；
第二栅极堆叠，在所述第二突出的半导体鳍上；以及
栅极隔离区域，位于所述第一栅极堆叠和所述第二栅极堆叠之间并与所述第一栅极堆叠和所述第二栅极堆叠接触，其中，所述栅极隔离区域在所述电介质虚设鳍之上并与所述电介质虚设鳍接触。
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