JP2022022189A - 選択性の喪失による欠陥を減少させるソース／ドレイン形成 - Google Patents

選択性の喪失による欠陥を減少させるソース／ドレイン形成 Download PDF

Info

Publication number
JP2022022189A
JP2022022189A JP2021120773A JP2021120773A JP2022022189A JP 2022022189 A JP2022022189 A JP 2022022189A JP 2021120773 A JP2021120773 A JP 2021120773A JP 2021120773 A JP2021120773 A JP 2021120773A JP 2022022189 A JP2022022189 A JP 2022022189A
Authority
JP
Japan
Prior art keywords
epitaxy
region
type
fin
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021120773A
Other languages
English (en)
Inventor
智強 張
Chih-Chiang Chang
明華 游
Ming-Hua Yu
麗麗 舒
Li-Li Su
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2022022189A publication Critical patent/JP2022022189A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

【課題】フィン電界効果（ＦｉｎＦＥＴ）のソース／ドレインのエピタキシー中の欠陥を除去する方法を提供する。【解決手段】方法は、ｎ型フィン電界効果（ＦｉｎＦＥＴ）領域とｐ型ＦｉｎＦＥＴ領域にそれぞれ第１の半導体フィンと第２の半導体フィンを形成し、ｎ型ＦｉｎＦＥＴ領域とｐ型ＦｉｎＦＥＴ領域にそれぞれ第１の誘電体フィンと第２の誘電体フィンを形成し、第２の半導体フィン及び第２の誘電体フィンを覆うために第１のエピタキシーマスクを形成し、第１のエピタキシープロセスを実行して第１の半導体フィンに基づいてｎ型エピタキシー領域を形成し、第１のエピタキシーマスクを除去してｎ型エピタキシー領域と第１の誘電体フィンを覆う第２のエピタキシーマスクを形成し、第２のエピタキシープロセスを実行して第２の半導体フィンに基づいてｐ型エピタキシー領域を形成し、第２のエピタキシーマスクを除去する。【選択図】図２３

Description

本願は、２０２０年７月２３日に出願し、「高度ノード装置のためのソース／ドレイン（Ｓ／Ｄ）エピタキシープロセスフロー製造の特別な考慮事項」と題された米国仮出願第６３／０５５，３８５号の利益を主張し、その出願は、参照により本願に組み込まれる。
フィン電界効果トランジスタ（ＦｉｎＦＥＴ）の形成において、ソース／ドレイン領域は通常、シリコンフィンをエッチングして凹部を形成し、次にエピタキシープロセスを実行して凹部からエピタキシー領域を成長させることによって形成される。ｐ型ＦｉｎＦＥＴとｎ型ＦｉｎＦＥＴのソース／ドレイン領域は異なる材料で形成されるため、ｐ型ＦｉｎＦＥＴとｎ型ＦｉｎＦＥＴのソース／ドレイン領域は別々のプロセスで形成される。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る、誘電体フィンによって分離されたＦｉｎＦＥＴの形成における中間段階の斜視図、断面図及び上面図を示す。 いくつかの実施形態に係る誘電体フィンのプロファイルを示す。 いくつかの実施形態に係るｎ型及びｐ型ソース／ドレイン領域及びそれらの間にある誘電体フィンの一例を示す。 いくつかの実施形態に係るｎ型及びｐ型ＦｉｎＦＥＴを形成するためのプロセスフローを示す。
以下の開示は、本発明の異なる特徴を実施するための多くの異なる実施形態または例を提供する。以下、本開示を簡略化するために、構成要素及び配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、簡略さと明瞭性を目的としており、それ自体では、説明した様々な実施形態及び／又は構成の関係を示すものではない。
さらに、図に示されているように、１つの素子又は特徴と別の素子又は特徴との関係を説明しやすくするために、「下」、「下方」、「下部」、「上」、「上部」などのような空間的に相対的な用語を本明細書で使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
いくつかの実施形態によれば、ソース／ドレイン領域を備えたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）及びその形成方法は提供される。ソース／ドレイン領域を形成するためのエピタキシープロセスには、いくつかの部品で選択性が失われるため、誘電体材料上でソース／ドレイン材料が不利に成長することである選択性の喪失による欠陥がある可能性がある。いくつかの実施形態によれば、ｎ型ＦｉｎＦＥＴのソース／ドレイン領域は、ｐ型ＦｉｎＦＥＴのソース／ドレイン領域よりも前に形成されるため、ｎ型ＦｉｎＦＥＴには選択性の喪失による欠陥があり、ｐ型ソース／ドレイン領域は後で形成される。ｐ型ソース／ドレインのエピタキシー中にｎ型の選択性の喪失による欠陥を除去するための適切なプロセスガスがすぐに利用できるため、後続のｐ型ソース／ドレインエピタキシー中にｎ型の選択性の喪失による欠陥を除去することが（その逆よりも）簡単である。ここで説明される実施形態は、本開示の主題を作成または使用可能な例を提供するものであり、当業者であれば、異なる実施形態の企図された範囲内に留まりながら行うことができる変形を容易に理解しうる。様々な図および実施形態を通して、同一の参照番号は、同一の要素を意味する。また、各方法実施形態は、特定の順序で実施されるものとして説明するが、他の方法実施形態は、任意の論理的順序で実施されてもよい。
図１－２０は、ｎ型ＦｉｎＦＥＴ、ｐ型ＦｉｎＦＥＴ及びそれらの対応するソース／ドレインの形成における中間段階の斜視図、断面図及び上面図を示す。対応するプロセスはまた、図２３に示されるように、プロセスフロー２００に概略的に反映される。
図１は、初期構造の斜視図を示す。初期構造は、基板２０をさらに含むウェーハ１０を含む。基板２０は、シリコン基板、シリコンゲルマニウム基板、又は他の半導体材料で形成される基板であり得る半導体基板であってもよい。基板２０には、ｐ型又はｎ型不純物をドープすることができる。シャロートレンチアイソレーション（ＳＴＩ）領域などの分離領域２２は、基板２０の上面から基板２０に延びるように形成され得る。各プロセスは、図２３に示されるように、プロセスフロー２００においてプロセス２０２として示される。隣接するＳＴＩ領域２２間の基板２０の一部は、半導体ストリップ２４と呼ばれる。本開示のいくつかの実施形態によれば、半導体ストリップ２４は、元の基板２０の一部であり、よって半導体ストリップ２４の材料は、基板２０の材料と同じである。本開示の代替的な実施形態によれば、半導体ストリップ２４は、ＳＴＩ領域２２間の基板２０の一部をエッチングして凹部を形成し、エピタキシープロセスを実行して凹部内に別の半導体材料を再成長させることによって形成された交換用ストリップである。したがって、半導体ストリップ２４は、基板２０とは異なる半導体材料で形成される。いくつかの実施形態によれば、半導体ストリップ２４は、Ｓｉ、ＳｉＰ、カーボンドープシリコン、ＳｉＰＣ、ＳｉＧｅ、ＳｉＧｅＢ、Ｇｅ、ＩｎＰ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＡｌＡｓ、ＩｎＧａＡｓなどのＩＩＩ－Ｖ化合物半導体で形成される。
ＳＴＩ領域２２は、基板２０の表面層の熱酸化によって形成された熱酸化物であり得るライナー酸化物（図示せず）を含み得る。ライナー酸化物はまた、例えば、原子層堆積（ＡＬＤ）、高密度プラズマ化学気相堆積（ＨＤＰＣＡＦ）、化学気相堆積（ＣＶＤ）などを使用して形成された堆積酸化シリコン層であり得る。ＳＴＩ領域２２はまた、ライナー酸化物上に誘電体材料を含むことができ、ここで誘電体材料は、流動性化学気相堆積（ＦＣＶＤ）、スピンオンコーティングなどを使用して形成され得る。
図２は、誘電体ダミーストリップ２５の形成を示す。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２０４として示される。誘電体ダミーストリップ２５は、様々な方法で形成することができる。例えば、誘電体ダミーストリップ２５は、半導体ストリップ２４の１つをエッチングして凹部を形成し、次いで凹部を誘電体材料で充填することによって形成することができる。あるいは、誘電体ダミーストリップ２５は、大きなＳＴＩ領域２２を形成し、大きなＳＴＩ領域２２の一部をエッチングしてトレンチを形成し、そしてＳＴＩ領域２２の材料とは異なる誘電体材料でトレンチを充填することによって形成することができる。誘電体ダミーストリップ２５の材料は、ＳＴＩ領域２２の材料（酸化ケイ素など）及びその後に形成されるダミーゲートスタックの材料と比較して高いエッチング選択性を有するように選択することができる。例えば、誘電体材料は、ＳｉＯＣ、ＳｉＯＮ、ＳｉＯＣＮなどで形成することができる。誘電体ダミーストリップ２５の底面は、ＳＴＩ領域２２の底面よりも高くても、同じ高さでも、より低くてもよい。
いくつかの実施形態によれば、誘電体ダミーストリップ２５は、中央に継ぎ目２８を有する。継ぎ目２８は、誘電体材料のコンフォーマル堆積によって引き起こすことができ、そのため、誘電体材料はトレンチの反対側の側壁に堆積し、互いに向かって成長し、かつ残りのトレンチに対する早過ぎるシーリングに起因して最終的に継ぎ目２８を残す。
いくつかの実施形態によれば、誘電体ダミーストリップ２５は、ｐ型ＦｉｎＦＥＴ領域１００Ｐ及びｎ型ＦｉｎＦＥＴ領域１００Ｎを互いに分離する。ｐ型ＦｉｎＦＥＴ領域１００Ｐは後続のプロセスでｐ型ＦｉｎＦＥＴを形成するためのものであり、ｎ型ＦｉｎＦＥＴ領域１００Ｎは後続のプロセスでｎ型ＦｉｎＦＥＴを形成するためのものです。ｐ型ＦｉｎＦＥＴ領域１００Ｐ及びｎ型ＦｉｎＦＥＴ領域１００Ｎの詳細は図６－１５に示される。
図３を参照すると、ＳＴＩ領域２２は凹んでいる。半導体ストリップ２４及び誘電体ダミーストリップ２５の上部は、ＳＴＩ領域２２の残りの部分の上面２２Ａよりも高く突出して、それぞれ、突出フィン２４’ 及びダミーフィン２５’を形成する。各プロセスは、図２３に示されるように、プロセスフロー２００においてプロセス２０５として示される。エッチングは、ＨＦとＮＨ３の混合物などのエッチングガスを使用できるドライエッチングプロセスを使用して実施することができる。本開示の代替的な実施形態によれば、ＳＴＩ領域２２の陥凹化は、ウェットエッチングプロセスを使用して実行される。エッチング化学物質は、例えば、希釈されたＨＦ溶液を含むことができる。
上記実施形態では、フィンは、任意の適切な方法によってパターニングされてもよい。例えば、フィンは、ダブルパターニングプロセス又はマルチパターニングプロセスを含む１つ以上のフォトリソグラフィプロセスを使用してパターニングされてもよい。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせて、例えば、単一の直接フォトリソグラフィプロセスを使用して得られるものよりも小さいピッチを有するパターンを作成することを可能にする。例えば、一実施形態では、犠牲層は、基板上に形成され、かつフォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層は、除去され、残りのスペーサー又はマンドレルを使用してフィンをパターニングすることができる。
さらに図３を参照すると、ダミーゲートスタック３０及びゲートスペーサー３８は、突出した半導体フィン２４’およびダミーフィン２５’の上面及び側壁に形成される。各プロセスは、図２３に示されるように、プロセスフロー２００においてプロセス２０６として示される。ダミーゲートスタック３０は、突出フィン２４’の上面及び側壁にあるダミーゲート誘電体（図示せず）を含み得る。ダミーゲートスタック３０は、ダミーゲート誘電体上にダミーゲート電極３４をさらに含み得る。ダミーゲート電極３４は、例えば、ポリシリコン又はアモルファスシリコンを使用して形成することができ、他の材料も使用することができる。各ダミーゲートスタック３０はまた、ダミーゲート電極３４上に１つ（又は複数）のハードマスク層３６を含むことができる。ハードマスク層３６は、窒化ケイ素、酸化ケイ素、窒化ケイ素、又はそれらの多層物で形成されてもよい。ダミーゲートスタック３０は、単一、又は１つ以上の突出フィン２４’及びダミーフィン２５’及び／又はＳＴＩ領域２２を横切ることができる。ダミーゲートスタック３０はまた、突出フィン２４’及びダミーフィン２５’の縦方向に垂直な縦方向を有する。
次に、ゲートスペーサー３８はダミーゲートスタック３０の側壁には形成される。各プロセスはまた、図２３に示されるように、プロセスフロー２００においてプロセス２０６として示される。本開示のいくつかの実施形態によれば、ゲートスペーサー３８は、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）、炭窒化ケイ素（ＳｉＣＮ）、酸窒化ケイ素（ＳｉＯＮ）、オキシ炭化ケイ素（ＳｉＯＣＮ）などの誘電材料で形成され、単層構造であってもよいし、複数の誘電体層からなる多層構造であってもよい。ゲートスペーサー３８は、約１ｎｍから約３ｎｍの範囲の幅を有することができる。
図４及び５は、いくつかの実施形態に係る、突出フィンの陥凹化及びエピタキシーによるソース／ドレイン領域の形成を概略的に示す。本開示のいくつかの実施形態によれば、ダミーゲートスタック３０及びゲートスペーサー３８によって覆われない突出フィン２４’の一部をエッチングするためにエッチングプロセス（以下、ソース／ドレイン陥凹化と呼ぶ）が実行され、結果として凹部４０が形成される。図４及び５に示されるプロセスは簡潔であり、これらのプロセスを実行するための詳細は図６－１５に示されることは理解されたい。したがって、図４及び５は、形成順序を示すものではなく、凹部４０及び結果として形成されるソース／ドレイン領域４２の斜視図における形状を示すものにすぎない。例えば、ｐ型装置領域１００Ｐ及びｎ型ＦｉｎＦＥＴ領域１００Ｎにおける突出フィン２４’の陥凹化は、図４に示されるような一般的なプロセスではなく、別個のエッチングプロセスで実行されてもよい。
陥凹化は異方性を有し得るため、突出フィン２４’のダミーゲートスタック３０及びゲートスペーサ３８の直下にある部分は保護され、エッチングされない。いくつかの実施形態によれば、凹んだ半導体ストリップ２４の上面は、ＳＴＩ領域２２の上面２２Ａより低くてもよい。突出フィン２４’のエッチングされた部分によって残された空間は、凹部４０と呼ばれる。エッチングプロセスでは、誘電体ダミーフィン２５’はエッチングされない。例えば、突出フィン２４’は、ＮＦ３とＮＨ３の混合物、ＨＦとＮＨ３の混合物などを使用してエッチングすることができる。
集合的に、かつ個別にソース／ドレイン領域４２と呼ばれるエピタキシー領域（ソース／ドレイン領域）４２Ｐ及び４２Ｎは形成される。エピタキシー領域４２Ｐ及び４２Ｎは、凹部４０から半導体材料を選択的に成長させることによって形成され、結果として、図５の構造が得られる。ｐ型ＦｉｎＦＥＴとｎ型ＦｉｎＦＥＴのソース／ドレイン領域４２が異なる形状を有し得ることが明らかであり，形状の詳細が図１５に示されることは理解されたい。さらに、ｐ型ＦｉｎＦＥＴ領域１００Ｐにおける誘電体ダミーフィン２５’及びｎ型ＦｉｎＦＥＴ領域１００Ｎにおける誘電体ダミーフィン２５’は、異なる厚さ及び／又は異なる層状構造を有することができ、それらも図６－１５を参照して詳細に説明される。
図６は、ｐ型ＦｉｎＦＥＴ領域１００Ｐとｎ型ＦｉｎＦＥＴ領域１００Ｎ、及びｐ型ＦｉｎＦＥＴ領域１００Ｐとｎ型ＦｉｎＦＥＴ領域１００Ｎにおける突出フィン２４’とダミーフィン２５’を示す断面図を示す。さらに、ダミーフィン２５’の１つは、ｐ型ＦｉｎＦＥＴ領域１００Ｐとｎ型ＦｉｎＦＥＴ領域１００Ｎを分割するための分割特徴部として機能することができ、以下、ダミーフィン２５’Ｄと呼ばれる。識別のために、ｐ型ＦｉｎＦＥＴ領域１００Ｐ及びｎ型ＦｉｎＦＥＴ領域１００Ｎにおける突出フィン２４’は、それぞれ突出フィン２４’ Ｐ及び２４’ Ｎと呼ばれ、また、ｐ型ＦｉｎＦＥＴ領域１００Ｐ及びｎ型ＦｉｎＦＥＴ領域１００Ｎにおけるダミーフィン２５’は、それぞれダミーフィン２５’Ｐ及び２５’Ｎと呼ばれる。さらに、図６に示される断面図は、図３の参照断面６－６を示し、図３に示される斜視図は、図６における部分４４を示す。したがって、ダミーゲートスタック３０（図３）は、図６に示されない。図６では、誘電体フィン２５’Ｐ 、２５’Ｄ ａｎｄ ２５’Ｎの幅Ｗ１は互いに実質的に等しい。さらに、幅Ｗ１’、Ｗ２’及びＷ３’は互いに実質的に等しくてもよい。
図７を参照すると、第１のエピタキシーマスク４６が形成される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２０８として示される。いくつかの実施形態によれば、エピタキシーマスク４６は、ＳｉＯＮ、ＳｉＯＣＮ、ＡｌＯ、ＳｉＮ、ＳｉＯＣ、ＳｉＯ２などで形成され得るか、又はそれらを含み得る誘電体材料で形成される。エピタキシーマスク４６及び誘電体フィン２５’の材料は、互いに同じであっても、異なってもよい。したがって、エピタキシーマスク４６及び誘電体フィン２５’は、互いに区別されても、されなくてもよい。いくつかの実施形態によれば、エピタキシーマスク４６の厚さＴ１は、約０．５ｎｍから約２．５ｎｍの間の範囲にあることができる。エピタキシーマスク４６は、例えば、約２０パーセント未満の変動で、水平部分の水平厚さ及び垂直部分の垂直厚さが互いに等しい（又は実質的に等しい）コンフォーマル層として形成することができる。エピタキシーマスク４６は、単一層又は複数の副層を含む複合層であり得る。副層は、互いに異なる材料で形成することができ、異なる材料は、前述した材料から選択される材料で形成することができる。あるいは、エピタキシーマスク４６における副層は、同じ元素、例えば、Ｓｉ、Ｏ、Ｃ及びＮを含むことができるが、副層の原子百分率は互いに異なる。本開示のいくつかの実施形態によれば、エピタキシーマスク４６は、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）などのコンフォーマル堆積プロセスを使用して堆積される。同時に、図３に示されるように、エピタキシーマスク４６は突出フィン２４’及び誘電体フィン２５’上に堆積され、ゲートスタック３０及びゲートスペーサー３８の上面と側壁にも堆積される。
エッチングマスク４８も形成され、堆積される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２１０として示される。いくつかの実施形態によれば、エッチングマスク４８は、フォトレジストによって形成されるか、またはそれを含む。底部反射防止膜（ＢＡＲＣ）、ハードマスク層などの他の層は、エッチングマスク４８の一部として形成されても、されなくてもよい。エッチングマスク４８は、ｐ型ＦｉｎＦＥＴ領域１００Ｐを覆うようにパターン化され、ｎ型ＦｉｎＦＥＴ領域１００Ｎを露出したままに残す。いくつかの実施形態によれば、エッチングマスク４８のエッジは、誘電体フィン２５’Ｄに位置合わせされる。
図８を参照すると、エッチングプロセス５０は、ｎ型ＦｉｎＦＥＴ領域１００Ｎにおけるエピタキシーマスク４６の一部を除去すると共に、ｐ型ＦｉｎＦＥＴ領域１００Ｐにおけるエピタキシーマスク４６の一部をエッチングマスク４８によって除去されることから保護するように実行される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２１２として示される。エッチングプロセスは等方性プロセスであり、ドライエッチングプロセス又はウェットエッチングプロセスであり得る。したがって、エピタキシーマスク４６は、ｎ型ＦｉｎＦＥＴ領域１００Ｎから完全に除去することができる。
次に、突出フィン２４’Ｎがエッチングによって除去され、それによって図４では４０として示される凹部４０Ｎが形成される。得られる構造は図９に示される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２１４として示される。エッチングマスク４８も除去され、かつ突出フィン２４’Ｎに対するエッチングの前又は後に除去されてもよい。いくつかの実施形態によれば、突出フィン２４’Ｎに対するエッチングは、凹部４０ＮがＳＴＩ領域２２の上面よりも低いレベルへ延びるまで実行される。
図１０を参照すると、エピタキシー領域４２とも呼ばれるエピタキシー領域４２Ｎは、半導体材料が凹部４０Ｎから開始して選択的に成長する第１の選択的エピタキシープロセスで形成される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２１６として示される。いくつかの実施形態によれば、エピタキシー領域４２Ｎは、シリコンリン（ＳｉＰ）、シリコン炭素リン（ＳｉＣＰ）、シリコンなどで形成されるか、又はそれらを含む。エピタキシー領域４２Ｎは、得られるｎ型ＦｉｎＦＥＴのソース／ドレイン領域を形成し、ソース／ドレイン領域４２Ｎとも呼ばれる。いくつかの実施形態によれば、例えば、エピタキシー材料がシリコンである場合、埋込プロセスを実行して、ｎ型不純物をエピタキシー領域４２Ｎに埋め込むことができる。代替的な実施形態によれば、例えば、エピタキシー材料が既にリンなどのｎ型不純物を含む場合、埋込プロセスはスキップされ得る。各エピタキシー領域４２Ｎはまた、例えば、複数の副層中のリンの原子百分率が互いに異なる複数のサブ層を含むことができる。いくつかの実施形態によれば、エピタキシー領域４２Ｎには、直線的かつ垂直なエッジ、及び傾斜したファセットを有する。エピタキシー領域４２Ｎは、平坦な上面も含むことができる。エピタキシー領域４２Ｎは、隣接する誘電体フィン２５’Ｎへずっと延びることができ、又はギャップによって隣接する誘電体フィン２５’Ｎから離間することができる。
エピタキシープロセスは、例えば、プロセスガスに含まれるＨＣｌなどのエッチングガスによって選択的である。選択的な堆積により、半導体材料は半導体材料上に成長するが、誘電体フィン２５’、ゲートスペーサー３８（図５）、ハードマスク３６などの誘電体材料上には成長しない。特定の領域での選択性の喪失により、欠陥が生成する場合があるため、半導体材料が逆に、ゲートスペーサー３８、誘電体フィン２５’などの誘電体材料上に成長することは理解されたい。例えば、図１０は、望ましくない半導体材料である、ｎ型ＦｉｎＦＥＴ領域１００Ｎにおける欠陥５４Ｎ１とｐ型ＦｉｎＦＥＴ領域１００Ｐにおける欠陥５４Ｎ２を概略的に示す。欠陥５４Ｎ１及び欠陥５４Ｎ２は、選択性の喪失によって形成されるため、選択性の喪失による欠陥とも呼ばれる。選択性の喪失による欠陥５４Ｎ１が大きく成長しないため、その存在が後続のプロセスに実質的に影響を与えず、よって後続のクリーニングプロセスでは除去することができる。したがって、選択性の喪失による欠陥５４Ｎ１は、後続の図には示されない。ｎ型の選択性の喪失による欠陥を効果的に除去できるプロセスガスがすぐに利用できるため、ｐ型の選択性の喪失による欠陥（ＳｉＧｅＢなど）よりもｎ型の選択性の喪失による欠陥（ＳｉＰなど）を除去することが簡単であり、かつｐ型の選択性の喪失による欠陥に対する除去の効果が低いということは発見されている。したがって、本開示の実施形態によれば、ｐ型エピタキシー領域が形成される前にｎ型エピタキシー領域（ソース／ドレイン領域）が形成されることを意味するｎ－ｆｉｒｓｔプロセスが採用される。
そして、エッチングプロセスは、ｐ型ＦｉｎＦＥＴ領域１００Ｐにおけるエピタキシーマスク４６の残りの部分を除去するように実行される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２１８として示される。エッチングプロセスは、ドライエッチングプロセス又はウェットエッチングプロセスであり得る等方性プロセスであり、エッチング化学物質は、エピタキシーマスク４６、突出フィン２４’及びエピタキシー領域４２Ｎの材料に基づいて選択される。そうすると、突出フィン２４’及び誘電体フィン２５’が再露出される。選択性の喪失による欠陥５４Ｎ２が形成される場合、それはエピタキシーマスク４６に対する除去により除去されず、またエピタキシーマスク４６の下にある部分を除去から不利に保護する。
図１１を参照すると、第２のエピタキシーマスク５６が形成される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２２０として示される。いくつかの実施形態によれば、エピタキシーマスク５６は、ＳｉＯＮ、ＳｉＯＣＮ、ＡｌＯ、ＳｉＮ、ＳｉＯＣ、ＳｉＯ２などで形成され得るか、又はそれらを含み得る誘電体材料で形成される。エピタキシーマスク５６の材料は、誘電体フィン２５’の材料と同じであっても、異なってもよく、またエピタキシーマスク４６の材料と同じであっても、異なってもよい。エピタキシーマスク５６の材料は、エピタキシーマスク４６を形成するための候補材料の同一グループから選択することができる。エピタキシーマスク５６と誘電体フィン２５’は互いに区別されても、されなくてもよい。いくつかの実施形態によれば、エピタキシーマスク５６の厚さＴ２は、約０．５ｎｍから約２．５ｎｍの間の範囲にあることができる。エピタキシーマスク５６は、前述した材料から選択された材料から形成され得る、単一層又は複数の副層を含む複合層であり得る。あるいは、エピタキシーマスク５６における副層は、同じ元素、例えば、Ｓｉ、Ｏ、Ｃ及びＮを含むことができるが、副層の原子百分率は互いに異なる。本開示のいくつかの実施形態によれば、エピタキシーマスク５６は、ＡＬＤ、ＣＶＤなどのコンフォーマル堆積プロセスを使用して堆積される。同時に、図３に示されるように、エピタキシーマスク５６は突出フィン２４’及び誘電体フィン２５’上に堆積され、ゲートスタック３０及びゲートスペーサー３８の上面と側壁にも堆積される。
選択性の喪失による欠陥５４Ｎ２及びエピタキシーマスク４６の下にある部分が前述したプロセスでによって残されるいくつかの実施形態によれば、エピタキシーマスク５６は、選択性の喪失による欠陥５４Ｎ２及びエピタキシーマスク４６の下にある部分を覆う。
図１１に示されるように、いくつかの実施形態によれば、エピタキシー領域４２Ｎのいくつか又は全てはギャップによって隣接する誘電体フィン２５’Ｎから離間される。そうすると、エピタキシーマスク５６は、ＳＴＩ領域２２の上面までずっと下向きに（ギャップ内、かつギャップを通って）延びる。エピタキシー領域４２Ｎの一部又は全てが隣接する誘電体フィン２５’Ｎと結合することも可能である。そうすると、それぞれのエピタキシーマスク５６は、エピタキシー領域４２Ｎが対応する誘電体フィン２５’Ｎと交わる点の上に形成され、かつ交点の下にある空間へ延びない。例えば、図１１に示されるように、誘電体フィン２５’Ｄ及び／又は２５’Ｎがそれらの隣接するエピタキシー領域４２Ｎに結合する際にエピタキシーマスク５６の一部５６’は形成されない。別の例では、一部５６’は、誘電体フィン２５’Ｄ及び／又は２５’Ｎが隣接するエピタキシー領域４２Ｎから離間して配置される際に形成される。
さらに図１１を参照すると、パターン化されたエッチングマスク５８が形成される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２２２として示される。エッチングマスク５８は、エッチングマスク４８と同一又は類似の材料で形成することができ、またエッチングマスク４８と同様の構造を有することができる（図７）。エッチングマスク５８は、ｎ型ＦｉｎＦＥＴ領域１００Ｎを覆うようにパターン化され、ｐ型ＦｉｎＦＥＴ領域１００Ｐを露出したままに残す。いくつかの実施形態によれば、エッチングマスク５８のエッジは、誘電体フィン２５’Ｄに位置合わせされる。
図１２を参照すると、エッチングプロセス６０は、ｐ型ＦｉｎＦＥＴ領域１００Ｐにおけるエピタキシーマスク５６の一部を除去すると共に、ｎ型ＦｉｎＦＥＴ領域１００Ｎにおけるエピタキシーマスク５６の一部をエッチングマスク５８によって除去されることから保護するように実行される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２２４として示される。エッチングプロセスは、ドライエッチングプロセス又はウェットエッチングプロセスであり得る等方性プロセスであり、エッチング化学物質は、エピタキシーマスク５６と突出フィン２４’Ｐの材料に基づいて選択され、よってエピタキシーマスク５６の露出部分が除去される一方で、エピタキシーマスク５６の除去後に露出された突出フィン２４’Ｐが損傷されない。エッチング後、選択性の喪失による欠陥５４Ｎ２が少しでもあれば、再び現れる。
エッチングによって、図１２に示されるようなエッチングマスク５８が除去され、突出フィン２４’Ｐが除去される。得られる構造は図１３に示される。エッチングの結果として、凹部４０Ｐが形成される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２２６として示される。エッチングマスク５８も除去され、かつ突出フィン２４’Ｐに対するエッチングの前又は後に除去されてもよい。いくつかの実施形態によれば、突出フィン２４’Ｐに対するエッチングは、凹部４０ＰがＳＴＩ領域２２の上面よりも低いレベルへ延びるまで実行される。
図１４を参照すると、４２とも呼ばれるエピタキシー領域４２Ｐは、半導体材料が凹部４０Ｐから開始して選択的に成長する第２の選択的エピタキシープロセスで形成される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２２８として示される。いくつかの実施形態によれば、エピタキシー領域４２Ｐは、シリコンゲルマニウムホウ素（ＳｉＧｅＢ）、ＳｉＢ、ＧｅＢ、Ｓｉなどから形成されるか、又はそれらを含む。エピタキシ領域４２Ｐは、得られるＰ型ＦｉｎＦＥＴのソース／ドレイン領域を形成し、Ｐ型ソース／ドレイン領域４２Ｐとも称される。いくつかの実施形態によれば、例えば、エピタキシー材料がシリコンである場合、埋込プロセスを実行して、ｐ型不純物を埋め込むことができる。代替的な実施形態によれば、例えば、エピタキシー材料が既にホウ素などのｐ型不純物を含む場合、埋込プロセスはスキップされ得る。各エピタキシー領域４２Ｐはまた、例えば、副層中のホウ素及び／又はゲルマニウムの原子百分率が互いに異なる複数のサブ層を含むことができる。いくつかの実施形態によれば、エピタキシー領域４２Ｐは、菱形を有する。いくつかの隣接するエピタキシー領域４２Ｐは、互いに重ね合わせることができる。さらに、エピタキシー領域４２Ｐは、隣接する誘電体フィン２５’Ｐまでずっと延びることができ、又はギャップによって隣接する誘電体フィン２５’Ｐから離間することができる。
エピタキシープロセスは、例えば、プロセスガスに含まれるＨＣｌなどのエッチングガスによって選択的である。しかしながら、選択性は逆に失われ、その結果としてエピタキシー材料が選択性の喪失による欠陥５４Ｎ２上に成長し（図１３）、選択性の喪失による欠陥５４Ｎ２を拡大させてしまう可能性がある。したがって、プロセスガス及びプロセス条件は、エピタキシー領域４２Ｐを形成するためのエピタキシー中に、選択性の喪失による欠陥５４Ｎ２が選択的にエッチングされて除去されるように調整される。これは、例えば、エッチングガスの流量を増加させること、前駆体（ＳｉＨ４及びＧｅＨ４など）の分圧を低下させるなどのプロセス条件を調整することによって達成することができる。各プロセスはまた、図２３に示されるように、プロセスフロー２００においてプロセス２２８として示される。調整されたエピタキシープロセスにより、さらに、ｐ型エピタキシー領域４２Ｐよりもｎ型エピタキシー領域４２Ｎに対するエッチングが容易であるため、選択性の喪失による欠陥５４Ｎ２は、ｐ型エピタキシー領域４２Ｐに対するエピタキシー中に除去することができる。
本開示の実施形態では、ｎ型ファーストプロセスを採用する場合、第１のエピタキシープロセスで生成されたｎ型の選択性の喪失による欠陥（４２Ｎ２）は、ｐ型エピタキシー領域４２Ｐを形成するための第２のエピタキシープロセス中に除去することができる。しかしながら、ｐ型の第１のプロセスが採用されると、ｐ型の選択性の喪失による欠陥は第１のエピタキシープロセスで生成され、かつ第２のエピタキシープロセスで除去する必要がある。ただし、ｐ型の選択性の喪失による欠陥（例えば、ＳｉＧｅＢで形成される）は、利用可能な適切なプロセスガスと条件がないため、除去しにくい。したがって、ｐ型の選択性の喪失による欠陥は、第２のエピタキシープロセスで排除されるところが、成長する可能性が高くなる。したがって、ｐ型の選択性の喪失による欠陥は、第２のエピタキシープロセスで除去されるところが、成長する可能性が高くなる。
そして、エッチングプロセスは、ｎ型ＦｉｎＦＥＴ領域１００ｎにおけるエピタキシーマスク５６の残りの部分を除去するように実行される。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２３０として示される。得られる構造は図１５に示される。エッチングプロセスは、ドライエッチングプロセス又はウェットエッチングプロセスであり得る等方性プロセスであり、エッチング化学物質は、エピタキシーマスク５６、突出フィン２４’Ｐ及びエピタキシー領域４２Ｐの材料に基づいて選択される。そうすると、エピタキシー領域４２ｐが再露出される。エピタキシー領域４２Ｐの損傷を低減するために、エッチングプロセスは可能な限り軽量にするように制御される。また、エピタキシー領域４２Ｎが形成されており、その結果、誘電体フィン２５’Ｐとエピタキシー領域４２Ｎとの間の間隔が小さいため、エピタキシーマスク５６は完全に除去されない。エッチングマスク５６の残りは、サンプルウェーハの透過型電子顕微鏡（ＴＥＭ）画像で観察される。
図１５は、エピタキシー領域４２Ｐ及び４２Ｎが形成された後の誘電体フィン２５’Ｐと２５’Ｎを示す。明細書全体を通して、誘電体フィン２５’Ｎ及びその上にある残りのエピタキシーマスク５６は、集合的に誘電体フィン２５’ＮＦと呼ばれる。誘電体フィン２５’Ｎ及びエピタキシーマスク５６の材料は、互いに同じであってもよいため、互いに区別することができるか、又は互いに異なってもよい。誘電体フィン２５’Ｐ及び２５’ＮＦはそれぞれ、幅Ｗ１とＷ２を有する。エピタキシー領域４２Ｐ及び４２Ｎが、隣接する誘電体フィン２５’Ｐ及び２５’Ｎから離間される場合、対応する幅Ｗ１とＷ２は、誘電体フィン２５’Ｐと２５’ＮＦの中央の高さ部（レベル１）で測定される。エピタキシー領域４２Ｐと４２Ｎが隣接する誘電体フィン２５’Ｐと２５’Ｎに結合される場合、幅Ｗ１とＷ２は、誘電体フィン２５’Ｐ及び２５’ＮＦの上面と対応する結合点との間の中間のレベル（レベル２と３）で測定される。例えば、破線６４は、誘電体フィン２５’Ｐを結合するエピタキシー領域４２Ｐの側壁を示すために描かれる。したがって、幅Ｗ１は、上面レベルと結合点６５との間の中間にあるレベル２で測定される。
誘電体フィン２５’Ｐ及び２５’Ｎは同じ幅Ｗ１を有するため、誘電体フィン２５’ＮＦの幅Ｗ２は、誘電体フィン２５’Ｐの幅Ｗ１よりも大きい。いくつかの実施形態によれば、幅Ｗ１は、約３ｎｍから約２０ｎｍの範囲にあり、幅Ｗ２は、約４ｎｍから約２５ｎｍの範囲にある。幅の差（Ｗ２－Ｗ１）は、約１ｎｍから約５ｎｍの間の範囲にあり得る。幅Ｗ２とＷ１の差は、ソース／ドレイン領域を形成するためにｎ－ｆｉｒｓｔプロセスが使用されることを示す。いくつかの実施形態によれば、誘電体フィン２５’Ｄは、ｎ型ＦｉｎＦＥＴ領域１００Ｎに面するそれ自体の側壁にエピタキシーマスク５６を有することができ、ただし、ｐ型ＦｉｎＦＥＴ領域１００Ｐに面する側では、エピタキシーマスク５６は残されない。誘電体フィン２５’Ｄ及び対応するエピタキシーマスク５６は集合的に、レベル１、レベル２又はレベル３で測定された幅Ｗ３を有する誘電体フィン２５’ＤＦと呼ばれる。Ｗ２＞Ｗ３＞Ｗ１の関係が存在する可能性はある。さらに、幅の差（Ｗ２－Ｗ３）及び（Ｗ３－Ｗ１）は、約０．５ｎｍから約２．５ｎｍの範囲にあることができる。代替的な実施形態によれば、プロセス上の理由により、Ｗ２ ＞ Ｗ１ ＞Ｗ３ という関係が存在する。他方、ＳＴＩ領域２２の上面よりわずかに低いレベルで測定された幅Ｗ１’、Ｗ２’、Ｗ３’は、互いに等しい可能性がある。
図示された特徴部のいくつかの例示的な値は本明細書に提供される。いくつかの実施形態によれば、ｎ型ソース／ドレイン領域４２Ｎは、約５ｎｍから約５０ｎｍの範囲にある高さＨ１を有する直線エッジ４２Ｅを備える。シングルフィンソース／ドレイン領域４２Ｎの幅Ｗ４は、約２０ｎｍから約４０ｎｍの範囲にあることができ、ダブルフィンソース／ドレイン領域４２Ｎの幅Ｗ５は、約３３ｎｍから約６６ｎｍの範囲にあることができる。シングルフィンソース／ドレイン領域４２Ｐの幅Ｗ６は、約２１ｎｍから約４５ｎｍの範囲にあることができ、ダブルフィンソース／ドレイン領域４２Ｐの幅Ｗ７は、約３１ｎｍから約７１ｎｍの範囲にあることができる。誘電体ストリップ２５’Ｐ及び２５’Ｎの高さＨ２は、約３０ｎｍから約１３０ｎｍの範囲にあることができ、ここで高さＨ２は、誘電体フィンの上部から対応する下にあるＳＴＩ領域２２の下部まで測定される。
図１６Ａ及び１６Ｂは、それぞれ、コンタクトエッチストップ層（ＣＥＳＬ）７０及び層間誘電体（ＩＬＤ）７２が形成された後の構造の斜視図と断面図を示す。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２３２として示される。ＣＥＳＬ ７０は、窒化ケイ素、窒化ケイ素などで形成することができる。ＣＥＳＬ ７０は、例えば、ＡＬＤ又はＣＶＤなどのコンフォーマル堆積法を使用して形成することができる。ＩＬＤ７２は、例えば、ＦＣＶＤ、スピンオン塗布法、ＣＶＤ又は別の堆積法を使用して形成された誘電体材料を含むことができる。ＩＬＤ７２はまた、酸化ケイ素、リンシリケートガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、ボロンリンシリケートガラス（ＢＰＳＧ）などのような酸化シリコン系物質であり得る酸素含有誘電体材料で形成するか、又はそれを含むことができる。ＣＭＰプロセス又は機械的研削プロセスなどの平面化プロセスは実行してＩＬＤ７２、ダミーゲートスタック３０及びゲートスペーサー３８の上面を互いに面一にする。
そして、ダミーゲートスタック３０はエッチングによって除去され、結果として得られる構造は図１７に示される。トレンチ７４は、除去されたダミーゲートスタック３０によって残された空間内に形成される。
図１８は、交換用ゲートスタック８０Ｐ及び８０Ｎを含む交換用ゲートスタック８０の形成を示す。各プロセスは、図２３に示すように、プロセスフロー２００においてプロセス２３４として示される。交換用ゲートスタック８０は、ゲート誘電体７６及びゲート電極７８を含む。次に、分離領域８２は交換用ゲートスタック８０をゲートスタック８０Ｐ及び８０Ｎに切断するように形成され、ここでゲートスタック８０Ｐは、ｐ型ＦｉｎＦＥＴの交換用ゲートスタックであり、ゲートスタック８０Ｎは、ｎ型ＦｉｎＦＥＴの交換用ゲートスタックである。分離領域８２は誘電体フィン２５ ’まで延びるため、ゲートスタック８０Ｐは、対応するゲートスタック８０Ｎから電気的に接続されない。
そして、交換用のゲートスタック８０にはエッチバックが実行され、結果として、対向するゲートスペーサー３８の間に凹部が形成される。次に、図１９に示すように、凹部にハードマスク８４が形成される。本開示のいくつかの実施形態によれば、ハードマスク８４の形成は、誘電体材料で凹部を充填するための堆積プロセス、及びゲートスペーサー３８及びＩＬＤ７２上の過剰な誘電体材料を除去するための平面化プロセスを含む。ハードマスク８４は、例えば、窒化ケイ素、又は他の類似の誘電体材料で形成することができる。
図１９は、ソース／ドレインコンタクトプラグ８６、ソース／ドレインシリサイド領域８８及びゲートコンタクトプラグ９０を含み得る、後続のプロセスで形成されるいくつかの特徴部をさらに示す。そうすると、Ｐ型ＦｉｎＦＥＴ９２Ｐとｎ型ＦｉｎＦＥＴ９２Ｎが形成される。
図２０は、いくつかの実施形態に係る、図１９に示される構造の上面図を示す。Ｐ型ＦｉｎＦＥＴ９２Ｐは、ゲートスタック８０Ｐと、突出フィン２４’に基づいて形成されたソース／ドレイン領域４２Ｐとを含む。Ｎ型ＦｉｎＦＥＴ９２Ｎは、ゲートスタック８０Ｎと、突出フィン２４’に基づいて形成されたソース／ドレイン領域４２Ｎとを含む。
図２１は、いくつかの実施形態に係る、誘電体フィン２５’Ｐ又は２５’ＮＦ（図１５）の上端のいくつかの可能な断面図の形状を示す。第１の可能な形状は、上面と側壁との間に形成され、角度が実質的に９０度に等しい正方形である。第２の形状は、面取り形状であり、該面取り形状には上側角部は固定角度での遷移を有し、上側長さは下にある部分の幅よりも小さい。第３の形状は丸みを帯びる。第４の形状は瓢箪形状である。
図２２は、構造例における特徴部の形状を示し、かつ図１５に示される構造を表し、ただし、ｐ型ＦｉｎＦＥＴ領域１００Ｐは、ｎ型ＦｉｎＦＥＴ領域１００Ｎの左側ではなく、右側に示される。ｐ型ＦｉｎＦＥＴ領域１００ＰのＳＴＩ領域２２の高さＨ４は、ｎ型ＦｉｎＦＥＴ領域１００ＮのＳＴＩ領域２２の高さＨ５よりも大きい可能性があることが理解されたい。
本開示の実施形態は、いくつかの有利な特徴を有する。ｎ型の第１のエピタキシープロセスを実行することにより、ｐ型の第１のエピタキシープロセスよりも選択性の喪失による欠陥を簡単に除去することができる。したがって、より容易なｎ型エピタキシープロセスで生成された選択性の喪失による欠陥は、後で実行されるｐ型エピタキシープロセスで容易に除去することができる。
本開示のいくつかの実施形態によれば、方法は以下を含む：ｎ型ＦｉｎＦＥＴ領域に第１の半導体フィンと第１の誘電体フィンを形成し、ｐ型ＦｉｎＦＥＴ領域に第２の半導体フィンと第２の誘電体フィンを形成し、第２の半導体フィンと第２の誘電体フィンを覆うために第１のエピタキシーマスクを形成し、第１のエピタキシープロセスを実行して第１の半導体フィンに基づいてｎ型エピタキシー領域を形成し、第１のエピタキシーマスクを除去してｎ型エピタキシー領域と第１の誘電体フィンを覆うために第２のエピタキシーマスクを形成し、第２のエピタキシープロセスを実行して第２の半導体フィンに基づいてｐ型エピタキシー領域を形成し、そして第２のエピタキシーマスクを除去し、ここで第２のエピタキシーマスクが除去された後、第２のエピタキシーマスクの第１の部分が第１の誘電体フィン上に残される。一実施形態では、第１のエピタキシーマスクを除去した後、第１のエピタキシーマスクは、第２の誘電体フィン上に実質的に残されない。一実施形態では、第１のエピタキシーマスクと第２のエピタキシーマスクのそれぞれは、約０．５ｎｍから約２．５ｎｍの範囲にある厚さを有する。一実施形態では、前記方法はさらに、ｎ型ＦｉｎＦＥＴ領域をｐ型ＦｉｎＦＥＴ領域から分割する第３の誘電体フィンを形成することを含み、ここで、第２のエピタキシーマスクを除去した後、第２のエピタキシーマスクの第２の部分は、第３の誘電体フィンのｎ型ＦｉｎＦＥＴ領域に面する第１の側に残される。一実施形態では、その場合、第１のエピタキシーマスクと第２のエピタキシーマスクは、第３の誘電体フィンのｐ型ＦｉｎＦＥＴ領域に面する第２の側に残されない。一実施形態では、第１のエピタキシープロセスでは、ｎ型エピタキシー領域を形成するためのｎ型半導体材料の一部が、欠陥としてｐ型ＦｉｎＦＥＴ領域の誘電体材料上に形成され、そして、第２のエピタキシープロセス中に、欠陥が除去される。一実施形態では、第２のエピタキシーマスク及び第１の誘電体フィンは、同じ誘電体材料で形成される。一実施形態では、第２のエピタキシーマスク及び第１の誘電体フィンはいずれも、Ｓｉ、Ｏ、Ｃ及びＮを含む。一実施形態では、第２のエピタキシーマスク及び第１の誘電体フィンは、異なる誘電体材料で形成される。
本開示のいくつかの実施形態によれば、構造は以下を含む：ｎ型ＦｉｎＦｉｅｌｄ－Ｅｆｆｅｃｔ（ＦｉｎＦＥＴ）領域とｐ型ＦｉｎＦＥＴ領域、ｎ型ＦｉｎＦＥＴ領域における、第１の半導体フィン、第１の半導体フィン上にある第１のゲートスタック、及び第１のゲートスタックを除いたｎ型ソース／ドレイン領域を含むｎ型ＦｉｎＦＥＴ、ｎ型ＦｉｎＦＥＴ領域における、第１の幅を有する第１の誘電体フィン、ｐ型ＦｉｎＦＥＴ領域における、第２の半導体フィン、第２の半導体フィン上にある第２のゲートスタック、及び第２のゲートスタックを除いたｐ型ソース／ドレイン領域を含むｐ型ＦｉｎＦＥＴ、ｐ型ＦｉｎＦＥＴ領域における、第１の幅よりも小さい第２の幅を有する第２の誘電体フィン。一実施形態では、第１の幅は、第２の幅よりも約１ｎｍを超える差で大きい。一実施形態では、その差は、約１ｎｍから約５ｎｍの範囲にある。一実施形態では、第１の誘電体フィンは、第１の材料で形成された内側部分と、内側部分の側壁にある、第１の材料とは異なる第２の材料で形成される外側部分とを含む。一実施形態では、第２の誘電体フィンは、第１の材料を含み、第２の材料を含まない。一実施形態では、第１の誘電体フィンの内側部分は上部、上部の下にある、ｎ型ソース／ドレイン領域と物理的に接触する中央部、及び中央部の下にある、それ自体の側壁に形成された外側部分と接触しない下部を含む。一実施形態では、ｎ型ソース／ドレイン領域と第１の誘電体フィンは、それらの間にフィンを備えず、ｐ型ソース／ドレイン領域と第２の誘電体フィンは、それらの間にフィンを備えない。
本開示のいくつかの実施形態によれば、構造は以下を含む：半導体基板、半導体基板内に延びる複数の分離領域、複数の分離領域の上面よりも高く延びる第１のｎ型ソース／ドレイン領域及び第２のｎ型ソース／ドレイン領域、第１のｎ型ソース／ドレイン領域と第２のｎ型ソース／ドレイン領域との間にある、複数の分離領域の上面よりも高い第１のレベルで測定された第１の幅と複数の分離領域の上面よりも低い第２のレベルで測定された第２の幅とを有する第１の誘電体フィン、複数の分離領域の上面よりも高く延びる第１のｐ型ソース／ドレイン領域及び第２のｐ型ソース／ドレイン領域、第１のｐ型ソース／ドレイン領域と第２のｐ型ソース／ドレイン領域との間にある、第１のレベルで測定された第３の幅と、第２のレベルで測定された第４の幅とを有する第２の誘電体フィン、ここで第１の幅は第３の幅よりも大きい。一実施形態では、第２の幅は第４の幅に等しい。一実施形態では、第１の誘電体フィンは、第１のｎ型ソース／ドレイン領域及び第２のｎ型ソース／ドレイン領域に接触し、第１の誘電体フィンの上部は、第１の幅を有し、第１の誘電体フィンの下部は上部よりも狭い。一実施形態では、第１の誘電体フィンは、第１の材料で形成された内側部分と、内側部分の側壁にある、第１の材料とは異なる第２の材料で形成される外側部分とを含む。
前述のことは、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例、置換例及び修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。

Claims (20)

  1. それぞれｎ型フィン電界効果（ＦｉｎＦＥＴ）領域とｐ型ＦｉｎＦＥＴ領域に第１の半導体フィンと第２の半導体フィンを形成することと、
    それぞれ前記ｎ型ＦｉｎＦＥＴ領域と前記ｐ型ＦｉｎＦＥＴ領域に第１の誘電体フィンと第２の誘電体フィンを形成することと、
    前記第２の半導体フィンと前記第２の誘電体フィンを覆うように第１のエピタキシーマスクを形成することと、
    第１のエピタキシープロセスを実行して前記第１の半導体フィンに基づいてｎ型エピタキシー領域を形成することと、
    前記第１のエピタキシーマスクを除去し、
    前記ｎ型エピタキシー領域及び前記第１の誘電体フィンを覆うように第２のエピタキシーマスクを形成することと、
    第２のエピタキシープロセスを実行して前記第２の半導体フィンに基づいてｐ型エピタキシー領域を形成することと、
    その後に、前記第２のエピタキシーマスクの第１の部分が前記第１の誘電体フィン上に残されるように、前記第２のエピタキシーマスクを除去することと、を含む方法。
  2. 前記第１のエピタキシーマスクを除去した後、前記第１のエピタキシーマスクは、前記第２の誘電体フィン上に実質的に残されない請求項１に記載の方法。
  3. 前記第１のエピタキシーマスクと前記第２のエピタキシーマスクのそれぞれは、約０．５ｎｍから約２．５ｎｍの範囲にある厚さを有する請求項１に記載の方法。
  4. さらに、前記ｎ型ＦｉｎＦＥＴ領域を前記ｐ型ＦｉｎＦＥＴ領域から分割する第３の誘電体フィンを形成することを含み、前記第２のエピタキシーマスクを除去した後、前記第２のエピタキシーマスクの第２の部分は、前記第３の誘電体フィンの前記ｎ型ＦｉｎＦＥＴ領域に面する第１の側に残される請求項１に記載の方法。
  5. その場合、前記第１のエピタキシーマスクと前記第２のエピタキシーマスクは、前記第３の誘電体フィンの前記ｐ型ＦｉｎＦＥＴ領域に面する第２の側に残されない請求項４に記載の方法。
  6. 前記第１のエピタキシープロセスでは、前記ｎ型エピタキシー領域を形成するための前記ｎ型半導体材料の一部が、欠陥として前記ｐ型ＦｉｎＦＥＴ領域の誘電体材料上に形成され、そして前記第２のエピタキシープロセス中に、前記欠陥が除去される請求項１に記載の方法。
  7. 前記第２のエピタキシーマスク及び前記第１の誘電体フィンは、同じ誘電体材料で形成される請求項１に記載の方法。
  8. 前記第２のエピタキシーマスク及び前記第１の誘電体フィンは、いずれもＳｉ、Ｏ、Ｃ及びＮを含む請求項７に記載の方法。
  9. 前記第２のエピタキシーマスク及び前記第１の誘電体フィンは、異なる誘電体材料で形成される請求項１に記載の方法。
  10. ｎ型ＦｉｎＦｉｅｌｄ－Ｅｆｆｅｃｔ（ＦｉｎＦＥＴ）領域及びｐ型ＦｉｎＦＥＴ領域と、
    前記ｎ型ＦｉｎＦＥＴ領域におけるｎ型ＦｉｎＦＥＴであって、
    第１の半導体フィン、前記第１の半導体フィン上にある第１のゲートスタック、及び前記第１のゲートスタックを除いたｎ型ソース／ドレイン領域を含むｎ型ＦｉｎＦＥＴと、
    前記ｎ型ＦｉｎＦＥＴ領域における、第１の幅を有する第１の誘電体フィン、
    前記ｐ型ＦｉｎＦＥＴ領域におけるｐ型ＦｉｎＦＥＴであって、
    第２の半導体フィン、前記第２の半導体フィン上にある第２のゲートスタック、及び前記第２のゲートスタックを除いたｐ型ソース／ドレイン領域を含むｐ型ＦｉｎＦＥＴと、
    前記ｐ型ＦｉｎＦＥＴ領域における、第１の幅よりも小さい第２の幅を有する第２の誘電体フィンと、
    を含む構造。
  11. 前記第１の幅は、前記第２の幅よりも約１ｎｍを超える差で大きい請求項１０に記載の構造。
  12. 前記差は、約１ｎｍから約５ｎｍの範囲にある請求項１１に記載の構造。
  13. 前記第１の誘電体フィンは、
    第１の材料で形成される内側部分と、
    前記内側部分の側壁にある、前記第１の材料とは異なる第２の材料で形成される外側部分とを含む、請求項１０に記載の構造。
  14. 前記第２の誘電体フィンは、前記第１の材料を含み、前記第２の材料を含まない、請求項１３に記載の構造。
  15. 前記第１の誘電体フィンの前記内側部分は、上部、
    前記上部の下にある、前記ｎ型ソース／ドレイン領域と物理的に接触する中央部、及び
    前記中央部の下にある、その側壁に形成された外側部分と接触しない下部を含む、請求項１３に記載の構造。
  16. 前記ｎ型ソース／ドレイン領域と前記第１の誘電体フィンは、それらの間にフィンを備えず、前記ｐ型ソース／ドレイン領域と前記第２の誘電体フィンは、それらの間にフィンを備えない請求項１０に記載の構造。
  17. 半導体基板と、
    前記半導体基板内に延びる複数の分離領域と、
    前記複数の分離領域の上面よりも高く延びる第１のｎ型ソース／ドレイン領域及び第２のｎ型ソース／ドレイン領域と、
    前記第１のｎ型ソース／ドレイン領域と前記第２のｎ型ソース／ドレイン領域との間にあり、前記複数の分離領域の上面よりも高い第１のレベルで測定された第１の幅と前記複数の分離領域の上面よりも低い第２のレベルで測定された第２の幅とを有する第１の誘電体フィンと、
    前記複数の分離領域の上面よりも高く延びる第１のｐ型ソース／ドレイン領域及び第２のｐ型ソース／ドレイン領域と、
    第２の誘電体フィンであって、前記第１のｐ型ソース／ドレイン領域と前記第２のｐ型ソース／ドレイン領域との間にあり、前記第１のレベルで測定された第３の幅と前記第２のレベルで測定された第４の幅とを有し、前記第１の幅が前記第３の幅よりも大きい第２の誘電体フィンとを含む、構造。
  18. 前記第２の幅は実質的に前記第４の幅に等しい請求項１７に記載の構造。
  19. 前記第１の誘電体フィンは、前記第１のｎ型ソース／ドレイン領域及び前記第２のｎ型ソース／ドレイン領域に接触し、前記第１の誘電体フィンの上部は、前記第１の幅を有し、前記第１の誘電体フィンの下部は前記上部よりも狭い、請求項１７に記載の構造。
  20. 前記第１の誘電体フィンは、
    第１の材料で形成される内側部分と、
    前記内側部分の側壁にある、前記第１の材料とは異なる第２の材料で形成される外側部分とを含む、請求項１７に記載の構造。
JP2021120773A 2020-07-23 2021-07-21 選択性の喪失による欠陥を減少させるソース／ドレイン形成 Pending JP2022022189A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063055385P 2020-07-23 2020-07-23
US63/055,385 2020-07-23
US17/157,444 2021-01-25
US17/157,444 US11444181B2 (en) 2020-07-23 2021-01-25 Source/drain formation with reduced selective loss defects

Publications (1)

Publication Number Publication Date
JP2022022189A true JP2022022189A (ja) 2022-02-03

Family

ID=77358070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021120773A Pending JP2022022189A (ja) 2020-07-23 2021-07-21 選択性の喪失による欠陥を減少させるソース／ドレイン形成

Country Status (7)

Country Link
US (3) US11444181B2 (ja)
EP (1) EP3944299A1 (ja)
JP (1) JP2022022189A (ja)
KR (1) KR102527516B1 (ja)
CN (1) CN113506773A (ja)
DE (1) DE102021101902A1 (ja)
TW (1) TWI770882B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444181B2 (en) * 2020-07-23 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain formation with reduced selective loss defects

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9647116B1 (en) 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
US10510762B2 (en) 2016-12-15 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain formation technique for fin-like field effect transistor
US10347751B2 (en) 2017-08-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned epitaxy layer
US10510580B2 (en) 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same
US11056394B2 (en) * 2018-06-28 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for fabricating FinFETs having different fin numbers and corresponding FinFETs thereof
US10643899B2 (en) * 2018-07-27 2020-05-05 International Business Machines Corporation Gate stack optimization for wide and narrow nanosheet transistor devices
US11037837B2 (en) 2018-08-15 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial source/drain and methods of forming same
US11088022B2 (en) * 2018-09-27 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Different isolation liners for different type FinFETs and associated isolation feature fabrication
US11329042B2 (en) * 2018-11-30 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having neutral zones to minimize metal gate boundary effects and methods of fabricating thereof
US11764263B2 (en) * 2019-01-04 2023-09-19 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using multiple bottom-up oxidation approaches
US11444181B2 (en) * 2020-07-23 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain formation with reduced selective loss defects

Also Published As

Publication number Publication date
TWI770882B (zh) 2022-07-11
US20220029001A1 (en) 2022-01-27
US11855188B2 (en) 2023-12-26
CN113506773A (zh) 2021-10-15
US11444181B2 (en) 2022-09-13
KR20220012799A (ko) 2022-02-04
TW202205441A (zh) 2022-02-01
US20220328660A1 (en) 2022-10-13
US20240113205A1 (en) 2024-04-04
DE102021101902A1 (de) 2022-01-27
KR102527516B1 (ko) 2023-04-28
EP3944299A1 (en) 2022-01-26

Similar Documents

Publication Publication Date Title
KR101949568B1 (ko) 최상면이 평면인 에피택셜 피처를 갖는 finfet 디바이스 및 그 제조 방법
US9818878B2 (en) FETs and methods for forming the same
KR102130420B1 (ko) P형 핀펫 및 n형 핀펫에 대한 향상된 성능을 위한 하이브리드 기법
US11380593B2 (en) Semiconductor fin cutting process and structures formed thereby
US10950431B2 (en) Low-k feature formation processes and structures formed thereby
KR101745771B1 (ko) 소스/드레인 클래딩을 갖는 ＦｉｎＦＥＴｓ 및 그 형성 방법
US11894370B2 (en) Semiconductor structure cutting process and structures formed thereby
TWI755106B (zh) 半導體結構及其形成方法
KR102107623B1 (ko) 금속 절단 공정에서의 푸팅 제거
US20240113205A1 (en) Source/drain formation with reduced selective loss defects
US20230091377A1 (en) Asymmetric Epitaxy Regions for Landing Contact Plug
TWI778507B (zh) 半導體元件及其形成方法
US11476347B2 (en) Processes for removing spikes from gates
US20220359709A1 (en) Processes for Removing Spikes from Gates
CN113224007A (zh) 半导体器件及其形成方法