KR20000067356A - 이에스디 구조를 갖는 모오스 트랜지스터 제조 방법 - Google Patents

이에스디 구조를 갖는 모오스 트랜지스터 제조 방법 Download PDF

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Abstract

본 발명은 ESD 구조를 갖는 MOS 트랜지스터의 제조 방법에 관한 것으로, 반도체 장치의 제조 방법은 소자 분리 영역이 형성된 반도체 기판상에 산화막이 형성된다. 상기 산화막과 기판을 순차적으로 식각하여 게이트 형성을 위한 오프닝이 형성된다. 상기 오프닝 양측벽에 제 1 스페이서가 형성된다. 상기 오프닝 하부에 채널 영역을 형성하기 위한 이온주입이 수행된 후, 상기 제 1 스페이서가 제거된다. 상기 오프닝 양측에 제 2 스페이서를 형성하고 상기 제 2 스페이서를 마스크로 사용하여 상기 산화막이 식각된다. 상기 제 2 스페이서 측벽에 제 3 스페이서가 형성되고 소오스/드레인 형성을 위해 이온주입이 수행된다. 상기 제 1 및 제 2 스페이서에 의해 채널이 게이트 영역 안쪽에 형성되어 핫 캐리어 효과 및 숏 채널 효과가 감소되고, 게이트와 소오스 드레인이 동시에 형성되므로 사진 공정이 줄어들게 된다.

Description

이에스디 구조를 갖는 모오스 트랜지스터 제조 방법{METHOD FOR FBRICATING MOS TRANSISTOR WITH STRUCTURE OF ELEVATED SOURCE/DRAIN}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더 구체적으로는 ESD 구조의 MOS 트랜지스터 (elevated source/drain)의 제조 방법에 관한 것이다.
반도체 소자의 집적도 증가 및 회로 성능의 개선을 위해서는 MOS 트랜지스터의 축소가 필수적이다. 그러나 MOS 트랜지스터의 사이즈 축소는 드레인 유기 장벽 감소(drain induced barrier lowering)나 펀치쓰루와 같인 숏 채널 효과 (short channel effect)에 의해 소자의 정상적인 동작을 방해하는 원인이 된다. 이를 개선하기 위하여 소오스/드레인 접합을 위해 얕은 접합 (shallow junction)이 널리 사용되고 있다. 상기 얕은 접합을 형성하기 위해서는 10keV이하의 낮은 에너지로 이온 주입 공정이나 SPD (solid phase diffusion) 방법을 사용한다. 상기 얕은 접합 형성 결과 기생저항의 증가, 소자의 성능 저하, 접합 깊이가 낮아지므로서 후속 콘택홀 형성에 어려움이 있고, 소오스/드레인 영역에 살리사이드막 (salicide layer)의 형성이 어려워지는 문제점이 있다.
이를 개선하기 위해 ESD (elevated source/drain) 구조의 MOS 트랜지스터가 제조되고 있다. ESD MOS 트랜지스터는 채널이 함몰되어 있고 소오스/드레인이 채널이 비해 들려 있는 구조를 갖는다. ESD 구조는 얕은 소오스/드레인 접합 구조로 기생 저항의 증가, 콘택 형성시 접합 페일의 문제를 해결하여 숏 채널 효과를 개선시키는 장점이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 ESD 구조의 MOS 트랜지스터 제조 공정을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 소자 격리 영역이 형성된 반도체 기판 (10) 상에 패드 산화막 (12), 얇은 질화막 (SiN)(14)이 순차적으로 증착된다. 사진 식각 공정을 통해 게이트 형성 영역의 산화막 (16) 및 질화막 (14)이 차례로 식각된 다음 열 산화막 (18)이 형성된다.
다음으로, 소오스/드레인 영역 (21) 형성을 위해 이온 주입 공정이 수행된다. 이때 게이트 영역 하부의 채널 영역에는 이온이 주입되지 않도록 한다.
상기 질화막 (18)을 식각 마스크로 사용하여 산화막 (18)이 식각되므로서 오프닝 영역 (22)이 형성된다. 상기 절연막 (20)상에 채널 영역 형성을 위한 포토레지스트 패턴 (20)이 형성된다. 상기 포토레지스트 패턴 (20)을 마스크로 사용하여 문턱 전압 조절을 위한 이온이 채널 영역에 주입된다.
도 1e를 참조하면, 오프닝의 내벽을 포함하여 상기 절연막 (14)상에 도전막이 형성되고, 이는 이 분야의 잘 알려진 사진식각 공정에 의해 패터닝되어 게이트 라인(26)이 형성된다. 이어서 도 1f와 같이 질화막(14) 상에 형성된 포토레지스트 패턴 (28)을 마스크로 사용하여 소오스/드레인 영역에 2차 이온 주입 공정이 수행된다. 상기 게이트 라인 (26)을 형성하기 위해서는 도 1a와 도 1e에서 처럼 두번의 사진 식각 공정이 수행되고, 채널 영역 (24)과 게이트 라인 (26)이 자기 정렬되지 않아 소오스/드레인 미스매치 (mismatch)가 발생된다. 또한 게이트 라인 (26)이 필드 산화막 위를 지나기 때문에 도 1d에서 처럼 필드 산화막도 식각되어 필드 트랜지스터의 문턱 전압이 정상 트랜지스터보다 낮아지는 문제점이 발생하게 된다. 그러므로 게이트에 높은 전압이 인가되면 필드의 트랜지스터가 턴온되어 소자 페일(device fail)이 발생하게 된다.
도 2a 내지 도 2d는 도 1의 문제점을 해결할 수 있는 ESD 구조를 갖는 트랜지스터 제조 공정을 순차적으로 보여주는 흐름도이다.
도 2a를 참조하면, 소자 격리 영역(32)이 형성된 반도체 기판(30) 상에 도전막(34) 및 절연막(36)이 차례로 적층된다. 이어서, 게이트 형성용 마스크 (미도시됨)를 이용하여 상기 다층막들(34, 36)이 식각되므로서 오프닝 영역 (36a)이 형성된다.
도 2b를 참조하면, 상기 오프닝 영역 (36a)에 노출된 기판에 불순물 이온 (N-)이 주입된다.
도 2c를 참조하면, 상기 절연막 및 도전막 (36, 34) 측벽에 질화막 스페이서(38)가 형성되어 채널 영역 상에 홈(groove)(38a)이 형성된다. 이어서, 트랜지스터의 문턱전압을 조절하기 위해 B(boron)이 홈(38a)에 주입된다.
반도체 기판 (20) 전면에 절연막(44)이 형성되고, 소오스/드레인 콘택 형성을 위해 상기 절연막 (44)이 식각된다. 그 결과 상기 절연막(44)을 뚫고 비아홀이 형성된다. 상기 비아홀에 오버필되도록 도전막(46)이 형성되고 난후, 사진 식각 공정에 의해 도 2d에 보여지는 바와 같이 도전막(46)이 패터닝된다.
상기 공정 순서에 의해 제조된 트랜지스터는 필드 트랜지스터가 턴온되지 않고, 자기 정렬로 소오스/드레인이 형성되지만 채널을 형성하기 위한 위한 사진 공정이 추가되어야 한다. 또, 게이트와 채널간의 오버랩 마진을 확보하기 위해서는 추가 공간이 필요하여 칩이 커지는 문제가 발생되고 게이트와 소오스/드레인간의 밀러 커패시턴스(miller capacitance)가 커지는 문제점도 발생하게 된다.
듀얼 게이트 CMOS인 경우, NMOS 트랜지스터는 N+ 도전막을 증착해야 하고 PMOS 트랜지스터는 P+ 도전막을 증착해야 한다. 그러므로 게이트 영역에 게이트 라인이 증착되고 난후, 사진 및 이온 주입 공정이 수행되어야 한다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 핫 캐리어 효과 및 숏 채널 효과를 감소시킬수 있는 ESD 구조의 MOS 트랜지스터 제조 방법을 제공하는데 목적이 있다.
또, 본 발명은 게이트 소오스/드레인을 위한 이온 주입이 동시에 진행되어 사진 식각 공정을 줄일 수 있는 ESD 구조의 MOS 트랜지스터 제조 방법을 제공하는데 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 ESD 구조의 MOS 트랜지스터 제조 방법을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2d는 종래 기술에 따른 ESD 구조의 MOS 트랜지스터 제조 방법을 순차적으로 보여주는 흐름도; 그리고
도 3a 내지 도 3g는 본 발명에 따른 ESD 구조를 갖는 MOS 트랜지스터 제조 방법을 순차적으로 보여주는 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명*
50 : 기판 52 : STI
54 : 제 1 절연막 56 : 산화막
58 : 제 1 질화막 스페이서 60 : 채널 영역
62 : 제 2 질화막 스페이서 64 : 게이트
72 : 소오스, 드레인
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 반도체 장치의 제조 방법은 소자 분리 영역이 형성된 반도체 기판상에 산화막이 형성된다. 상기 산화막과 기판을 순차적으로 식각하여 게이트 형성을 위한 오프닝이 형성된다. 상기 오프닝 양측벽에 제 1 스페이서가 형성된다. 상기 오프닝 하부에 채널 영역을 형성하기 위한 제 1 이온주입이 수행된후, 상기 제 1 스페이서가 제거된다. 상기 오프닝 양측벽에 상기 제 1 스페이서의 하부와 반도체 기판이 맞닿는 길이보다 상대적으로 작은 길이를 갖도록 제 2 스페이서가 형성된다. 상기 오프닝이 도전막으로 채워지고, 상기 신화막의 상부 표면이 노출되도록 상기 도전막이 평탄화 식각된다. 상기 제 2 스페이서를 마스크로 사용하여 상기 산화막이 식각된후 LDD 형성을 위한 제 2 이온주입이 수행된다. 상기 제 2 스페이서 측벽에 제 3 스페이서가 형성되고 소오스/드레인 형성을 위한 제 3 이온주입이 수행된다.
바람직한 실시예에 있어서, 상기 채널 영역은 게이트 영역 안쪽에 형성된다.
(실시예)
이하 본 발명의 실시예를 첨부된 도면 도 3a 내지 도 3g에 의거하여 상세히 설명한다.
도 3c 및 도 3d를 참조하면, 본 발명의 실시예에 따른 신규한 ESD 구조를 갖는 MOS 트랜지스터는 크기가 다른 실리콘 질화막 스페이서가 게이트가 형성될 오프닝 양측벽에 형성되므로서 채널이 게이트 영역 안쪽으로 형성된다. 그리고 상기 채널 영역을 위한 이온주입후 상기 실리콘 질화막 스페이서를 마스크로 이용하여 소오스, 드레인, 게이트가 동시에 이온주입된다.
도 3a 내지 도 3g는 본 발명에 따른 ESD 구조를 갖는 MOS 트랜지스터 제조 공정을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 얕은 트렌치 격리 (shallow trench isolation : STI) 공정에 의해 소자 격리 영역 (52)이 형성된 반도체 기판(50)상에 얇은 제 1 질화막 (54)과 산화막 (56)이 차례로 적층된다. 상기 제 1 질화막 (54)은 10㎚ 두께로 형성되고 산화막 (56)은 200㎚의 두께로 형성된다.
게이트 영역 및 채널 영역 형성을 위해 이 분야에 잘 알려진 사진 식각 공정에 의해 상기 산화막 (56)이 식각된다. 상기 산화막 (56)을 식각 마스크로 하여 제 1 질화막 (54)과 기판 (50)이 식각되어 오프닝 영역 (56a)이 형성된다. 상기 제 1 질화막 (54)은 산화막 식각시 얕은 트렌치 격리 (STI)에 채워지는 산화막이 식각되는 것을 막는 역할을 한다. 상기 기판 (50)의 과식각은 ESD 구조의 함몰되는 채널 영역을 형성하기 위함이다. 상기 오프닝 영역 (56a)의 폭을 Wm 그리고 깊이를 Xr 이라면, Wm은 200㎚이고 Xr은 100㎚이 된다.
도 3c를 참조하면, 기판 (10) 전면에 제 2 질화막(미도시됨)이 증착되고 에치백(etchback)공정을 통해 오프닝 측벽에 제 1 질화막 스페이서(58)가 형성된다. 상기 제 1 질화막 스페이서(58)의 폭 (Wm')은 바람직하게 60㎚이다. 다음, 트랜지스터의 문턱전압 조절, 펀치쓰루 방지 및 웰 형성을 위해 상기 제 1 질화막 스페이서(58)를 마스크로 사용하여 불순물 이온이 주입된다. 상기 문턱전압 조절을 위한 이온 주입은 BF2를 이용하여 깊이를 30㎚로 조절하고, 펀치쓰루 방지를 위한 이온 주입은 B나 BF2를 이용하여 깊이를 100㎚로 조절하면 채널 영역의 기판(50)에만 이온이 주입된다. 상기 이온 주입 공정 전에 열산화막을 100Å 증착하면 이온 주입에 의한 기판의 손상(damage)을 방지할 수 있다.
다음으로, 상기 제 1 질화막 스페이서(58)가 인산을 통해 제거된다. 상기 제 1 질화막 스페이서(58)가 제거된 오프닝 영역과 산화막(56) 상에 질화막(미도시됨)이 증착되고, 에치백 공정에 의해 도 3d와 같이 오프닝 영역 측벽에 제 2 질화막 스페이서(62)가 형성된다. 상기 제 2 질화막 스페이서(62)의 폭(Wm')은 제 1 질화막 스페이서(58)의 폭보다 작은 30㎚이다. 그러므로 상기 이온 주입 공정에 의해 형성된 불순물 영역 (60)은 제 2 질화막 스페이서(62) 사이에 존재하게 된다.
상기 제 2 질화막 스페이서(62) 사이의 오프닝 영역을 포함하여 상기 산화막(56) 상에 도전막(64)이 증착된다. 상기 산화막(56)의 상부 표면이 노출될 때까지 상기 도전막(64)이 평탄화 식각된다. 상기 도전막(64)의 평탄화 식각은 에치백 공정이나 CMP (chemical mechanical polishing)중 하나로 수행된다. 그런후, 상기 제 2 질화막 스페이서(62)와 도전막(64)을 식각 마스크로 사용하여 도 3e와 같이, 제 2 질화막 스페이서(62) 바깥쪽의 상기 산화막(56)이 식각된다.
다음으로, 트랜지스터의 소오스/드레인 영역(66)을 위해 상기 제 2 질화막 스페이서 (62)를 마스크로 사용하여 이온 주입 공정이 수행된다. 그러면, 도 3f와 같은 트랜지스터가 형성된다. 상기 소오스/드레인 영역은 LDD나 소오스/드레인 확장 (S/D extension)을 형성할 만큼 접합 깊이를 작게 한다. 상기 트랜지스터는 단일 소오스/드레인 형태를 갖는다.
도 3f를 참조하면, 자기 정렬 형태로 게이트가 형성됨과 동시에 소오스/드레인이 형성되어 게이트와 소오스/드레인 각각을 위한 사진 공정이 하나로 줄어들게 된다.
마지막으로 도 3g를 참조하면, 기판(50) 전면에 제 3 질화막 (67)이 증착된 후 에치백 공정을 통해 상기 제 2 질화막 스페이서(62) 측벽에 스페이서 (68)가 형성된다. LDD 구조를 형성하기 위해 소오스/드레인 영역에 대해 이온 주입 공정이 수행된다.
본 발명에 따르면, 게이트 및 채널 영역 형성을 위한 사진 식각 공정이 한번만 수행되므로 공정이 단순화된다. 게이트 영역에 스페이서들을 형성하므로서 게이트 및 소오스/드레인이 자기 정렬 방법으로 형성된다. 그리고, 듀얼 게이트 CMOS를 형성할 때, 소오스/드레인을 형성을 위해 불순물이 주입되면 게이트용 도전막(도 3f의 64)에도 동시에 불순물이 주입되므로 NMOS 트랜지스터의 게이트는 N+ 도전막을, PMOS 트랜지스터의 게이트는 P+ 도전막을 형성할 수 있다. 이에 따라 듀얼 게이트 CMOS 형성시 NMOS 트랜지스터와 PMOS 트랜지스터를 위한 도전막을 별도로 도핑하지 않아도 된다.
상기 제 1 질화막 스페이서(58)와 제 2 질화막 스페이서(62)에 의해 불순물 주입 영역 (60. 72)을 조절할 수 있다. 그에 따라 채널 영역이 게이트 영역 안쪽에 형성되어 숏채널 효과를 감소시킬 수 있어 전류 구동력이 증가된다. 또, 상기 채널 영역이 게이트 영역내에 형성됨에 따라, 채널의 수평 방향으로의 도핑 프로파일이 LDD나 기존의 ESD 트랜지스터보다 급격하게 변화하게 되고 전기장의 세기가 감소하여 핫 캐리어 효과에 의한 구조를 형성할 수 있다. 이는 채널 영역이 게이트 영역의 에지로부터 멀리 떨어질수록 효과가 증가한다.
상술한 바와 같이, 본 발명은 크기가 다른 질화막 스페이서들을 이용하여 게이트 영역 안쪽으로 채널 영역을 형성하므로서 핫 캐리어 효과와 숏 채널 효과를 감소시킬 수 있는 효과가 있다.
또, 본 발명에 따르면, 자기 정렬 형태로 게이트 및 소오스/드레인을 위한 이온 주입이 동시에 수행되어 공정이 단순화되고 도핑 균일도도 향상된다.

Claims (3)

  1. 기판상에 증착된 산화막(56)과 상기 기판 (50)을 순차적으로 식각하여 게이트 형성을 위한 오프닝(56a)을 형성하는 단계;
    상기 오프닝(56a) 양측벽에 제 1 스페이서(68)를 형성하는 단계;
    상기 제 1 스페이서(68)를 마스크로 사용하여 상기 오프닝 하부에 채널 영역(20)을 형성하기 위한 제 1 이온주입을 수행하는 단계;
    상기 제 1 스페이서(68)를 제거하는 단계;
    상기 오프닝 양측벽에 상기 제 1 스페이서(68)의 하부와 상기 기판이 접촉하는 길이보다 작은 길이를 갖도록 제 2 스페이서(62)를 형성하는 단계;
    게이트 형성을 위해 상기 제 2 스페이서(62) 사이를 도전막(64)으로 채우는 단계;
    LDD 형성을 위한 제 2 이온주입을 수행하는 단계;
    상기 제 2 스페이서 측벽에 제 3 스페이서(68)를 형성하는 단계; 그리고
    상기 제 3 스페이서를 마스크로 사용하여 소오스/드레인 형성을 위한 제 3 이온주입을 수행하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판상에 산화막을 증착하기 전에 실리콘 질화막을 증착하는 단계 및;
    상기 제 2 이온주입을 하기 이전에 상기 제 2 스페이서를 마스크로 사용하여 상기 산화막을 식각하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 채널 영역은 게이트 안쪽에 형성되는 반도체 장치의 제조 방법.
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