KR20000004528A - 반도체소자의 소자분리절연막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 반도체소자의 전류특성을 향상시키는 반도체소자의 소자분리절연막 형성방법에 있어서, 반도체기판 상부에 상기 패드산화막, 패드질화막 및 실리콘산화막 적층구조의 패드절연막을 형성하는 공정과, 상기 패드절연막을 소자분리마스크를 이용하여 식각하여 패터닝하는 공정과, 상기 패드절연막의 식각면에 절연막 스페이서를 형성하는 공정과, 상기 절연막 스페이서와 패드절연막을 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과, 상기 적층구조의 실리콘산화막과 절연막 스페이서를 제거하는 공정과, 상기 트렌치 표면을 산화시켜 상기 트렌치 측벽과 반도체기판 표면이 이루는 모서리를 둥굴게 형성하는 공정과, 상기 패드절연막을 마스크로하여 상기 반도체기판에 불순물을 이온주입하는 공정과, 상기 트렌치를 매립하는 평탄화된 CVD 절연막을 형성하여 소자분리절연막을 형성함으로써 후속공정을 용이하게 하고 기생 활성 트랜지스터의 문턱전압을 감소시키며 누설전류를 감소시켜 반도체소자의 전류특성을 향상시킬 수 있으며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 소자분리절연막 형성방법에 관한 것으로, 특히 패터닝된 패드질화막 측벽에 절연막 스페이서를 형성하고 이를 마스크로 하여 트렌치를 형성한 다음, 후속공정으로 트렌치형 소자분리절연막을 형성함으로써 활성영역과 소자분리영역 간의 계면 모서리를 둥굴게 형성하여 반도체소자의 전류특성을 향상시킬 수 잇는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그래서, 소자분리산화막을 형성하는 산화공정 직전 또는 이후에 고농도의 B 또는 BF2이온을 소자분리절연막의 하부에 이온주입시켜 격리효과를 보상해 주는데, 이 공정을 N 채널 필드 임플란트 ( N - channel field implant ) 공정, 즉 채널스토퍼 ( channel stopper ) 형성공정이라고 한다.
이때, 채널스토퍼로 사용되는 B 또는 BF2는 소자분리산화공정중에 또는 기타 열처리공정시에 활성영역으로 측면확산하여 활성영역이 좁아지며, 활성트랜지스터의 문턱전압 ( threshold voltage ) 을 높이는 내로우 ( narrow ) 채널 효과를 일으키고, 소오스/드레인을 향해 측면확산하여 N+접합과 중첩되면서 일어나는 N+접합 브레이크다운 전압 ( breakdown voltage ) 의 감소나 접합누출의 증대등의 문제를 일으키며, 소자분리절연막의 형성후에 채널스톱 불순물을 주입할 경우에는 고에너지의 이온주입을 하기 때문에 소자분리절연막의 끝부분이 손상되어 게이트 산화막의 열화를 가져올 수 있다. 그리고, 소자분리절연막의 상층부는 기판과 단차를 형성하여 후속공정의 진행시 어려움이 있다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.
도 1a 및 도 1b 는 종래기술에 따른 소자분리영역과 게이트전극이 형성된 활성영역을 도시한 평면도 및 단면도로서, 활성 트랜지스터와 기생 활성 트랜지스터의 위치를 도시한다. 이때, 상기 도 1b 는 도 1a 의 ⓧ-ⓧ 절단면을 따라 도시된 단면도이다.
여기서, "100" 은 활성 트랜지스터가 구비되는 영역이고, "200" 은 소자분리영역이고, "600" 은 기생 활성 트랜지스터가 구비되는 영역이다. 그리고, "300" 은 게이트전극, "400" 은 게이트산화막, "500" 은 소자분리산화막을 도시한다.
그리고, 상기 도 1b 의 점선은 게이트전극의 전압이 1 볼트일때 기생되는 기생 트랜지스터의 등전위면을 도시한다. 이를 참고로 할때, 기생 트랜지스터는 일반적인 트랜지스터에 비하여 문턱전압이 낮으며, 누설전류가 크므로 디램의 셀 트랜지스터 형성시 리프레쉬 특성을 저하시키는 문제점이 있다.
도 2a 내지 도 2c 는 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 구체적으로 도시한 단면도로서, 모서리 부분에서 유발될 수 있는 턱짐현상을 도시한 것이다.
먼저, 반도체기판(41) 상부에 패드산화막(43)을 형성하고, 상기 패드산화막(43) 상부에 질화막(45)을 형성한다.
그리고, 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 질화막(45)과 패드산화막(43) 및 일정두께의 반도체기판(41)을 식각하여 상기 반도체기판(41)에 트렌치(37)를 형성한다.
그 다음에, 상기 트렌치(47)를 매립하는 CVD 산화막(49)을 형성하고, 상기 CVD 산화막(49)을 CMP 하여 상부면을 평탄하게 형성한다. (도 1a)
그리고, 상기 질화막(45)을 제거한다. 이때, 상기 질화막(45)은 인산용액을 이용한 습식방법으로 제거한다. (도 1b)
그 다음에, 상기 패드산화막(43)을 제거하는 습식세정공정을 실시하고, 상기 패드산화막(43)이 제거된 반도체기판(41) 상부에 게이트산화막(도시안됨)을 형성하기 위하여 습식세정공정을 실시한다.
이때, 상기 CVD 산화막(49)과 반도체기판(41)의 경계부에 위치한 상기 CVD 산화막(49)이 상기 트렌치(47) 안쪽으로 ⓐ 와 같이 식각되는 턱짐현상이 발생하여 후속공정을 어렵게 할 뿐만아니라 반도체기판의 누설전류를 유발시켜 반도체소자의 특성 및 신뢰성을 저하시킴으로써 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다. (도 1c)
따라서, 본 발명의 상기한 종래기술의 문제점을 해결하기위하여, 소자의 전류특성을 향상시켜 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 소자분리절연막 형성방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따라 형성된 활성영역과 소자분리영역 및 게이트전극이 구비된 반도체소자를 도시한 평면도와 단면도.
도 2a 내지 도 2c 는 종래기술에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.
도 3 은 활성 트랜지스터의 I-V 특성, 기생 활성 트랜지스터의 I-V 특성을 도시한 그래프도와, 이들의 합성을 도시한 그래프도.
도 4a 내지 도 4g 는 본 발명의 실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11,41 : 반도체기판 12,43 : 패드산화막
13,45 : 패드질화막
15 : 산화막 스페이서 17 : 실리콘산화막
19,47 : 트렌치 21,49 : CVD 산화막
23 : 열산화막
100 : 활성 트랜지스터 200 : 소자분리영역
300 : 게이트전극 400 : 게이트절연막
500 : 소자분리산화막 600 : 기생 활성 트랜지스터
ⓐ : 턱짐현상 ⓑ : 활성 트랜지스터의 I-V 곡선
ⓒ : 기생 활성 트랜지스터의 I-V 곡선
ⓓ : ⓑ와 ⓒ 합성곡선
ⓔ : ⓑ와 ⓒ 합성곡선에서 기생 활성 트랜지스터의 I-V 곡선으로 인한 험프 ( hump )
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은,
반도체소자의 전류특성을 향상시키는 반도체소자의 소자분리절연막 형성방법에 있어서,
반도체기판 상부에 상기 패드산화막, 패드질화막 및 실리콘산화막 적층구조의 패드절연막을 형성하는 공정과,
상기 패드절연막을 소자분리마스크를 이용하여 식각하여 패터닝하는 공정과,
상기 패드절연막의 식각면에 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서와 패드절연막을 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 적층구조의 실리콘산화막과 절연막 스페이서를 제거하는 공정과,
상기 트렌치 표면을 산화시켜 상기 트렌치 측벽과 반도체기판 표면이 이루는 모서리를 둥굴게 형성하는 공정과,
상기 패드절연막을 마스크로하여 상기 반도체기판에 불순물을 이온주입하는 공정과,
상기 트렌치를 매립하는 평탄화된 CVD 절연막을 형성하는 공정을 포함하는 것을 특징으로한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리절연막 형성방법의 원리는,
도 2c 의 ⓐ 부분과 같이 턱짐현상으로 인하여 소자분리영역과 활성영역의 계면에 모서리가 노출되는 영역에서 불필요한 기생 트랜지스터의 동작이 일어날 수 있다. 참고로, 도 3 은 활성 트랜지스터의 I-V 곡선 ⓑ 과, 불필요한 기생 활성 트랜지스터의 I-V 곡선 ⓒ 을 도시한 그래프도와, 이들을 합성한 그래프도 ⓓ 를 도시한 것으로, 합성된 그래프도의 험프 ( hump ) ⓔ 를 도시한다. 이때, 상기 험프는 상기 기생 활성 트랜지스터의 I-V 곡선 ⓒ 로 인하여 유발된다.
여기서, 상기 험프 ⓔ 부분은 소자의 동작특성을 불안정하게 하고 이로인한 2차 소자의 특성열화를 유발시킨다.
본 발명은 이러한 문제점을 해결하기 위하여, 활성영역과 소자분리영역의 모서리 부분, 즉 턱짐현상이 유발되지않도록 하여 험프 ⓔ 부분이 보다 완만하게 형성될 수 있도록 하기 위하여, 패드질화막 패터닝공정시 형성되는 폴리머 스페이서로 공간을 확보하고 여기에 불순물을 이온주입하여 턱짐현상이 유발되지않도록 하는 동시에 기생 트랜지스터의 동작을 억제할 수 있도록 함으로써 반도체 메모리소자의 전류특성을 향상시키는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 4a 내지 도 4g 는 본 발명의 실시예에 따른 반도체소자의 소자분리절연막 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 패드산화막(12)과 패드질화막(13)을 형성한다. 이때, 상기 패드산화막(12)은 열산화공정을 이용하여 30 ∼ 300 Å 정도의 두께로 형성한다. 그리고, 상기 패드질화막(13)은 500 ∼ 3000 Å 정도의 두께로 형성한다.
그리고, 상기 패드질화막(13) 상부에 실리콘산화막(17)을 일정두께 형성하여 패드산화막(12), 패드질화막(13) 및 실리콘산화막(15)으로 형성된 ONO 적층구조의 패드절연막을 형성한다.
그 다음에, 상기 적층구조 상부에 산화막을 일정두께 형성하고 이를 이방성식각하여 상기 적층구조의 측벽에 산화막 스페이서(15)를 형성한다. (도 4a)
그리고, 상기 산화막 스페이서(15)와 실리콘산화막(17)을 마스크로하여 상기 반도체기판(11)을 식각하고 상기 산화막 스페이서(15)와 실리콘산화막(17)을 제거함으로써 트렌치(19)를 형성한다. (도 4b)
그 다음에, 상기 트렌치(19) 표면을 산화시켜 트렌치(19) 측벽과 기판(11) 표면이 이루는 모서리를 둥굴게 형성한다.
그리고, 상기 반도체기판(11)에 붕소이온을 이온주입하여 기생 활성 트랜지스터의 문턱전압 특성과 누설전류 특성을 향상시킨다.
여기서, 상기 이온주입공정은 반도체기판(11)의 도핑된 불순물 형태 ( type ) 에 따라 붕소나 BF2와 같은 피-형 ( p-type ) 불순물이나 Ph 나 As 와 같은 엔-형 ( n-type ) 불순물을 사용하여 실시한다. (도 4c)
그 다음에, 상기 트렌치(19)를 매립하는 CVD 산화막(21)을 형성한다. 이때, 상기 CVD 산화막(21)은 TEOS, PSG, HDP CVD 산화막등으로 형성한다. (도 4d)
그 다음에, 상기 CVD 산화막(21)을 CMP하여 평탄화시킨다.
후속공정으로, 상기 패드질화막(13)을 제거하는 동시에 소자분리산화막을 형성하고, 트랜지스터 형성공정을 실시한다. (도 4e 내지 도 4g)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리절연막 형성방법은, 트렌치의 측벽과 반도체기판 표면이 이루는 모서리를 둥굴게 형성하여 기생 활성 트랜지스터의 문턱전압 특성과 누설전류 특성을 향상시킴으로써 전반적인 소자의 전류특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (3)
- 반도체소자의 전류특성을 향상시키는 반도체소자의 소자분리절연막 형성방법에 있어서,반도체기판 상부에 상기 패드산화막, 패드질화막 및 실리콘산화막 적층구조의 패드절연막을 형성하는 공정과,상기 패드절연막을 소자분리마스크를 이용하여 식각하여 패터닝하는 공정과,상기 패드절연막의 식각면에 절연막 스페이서를 형성하는 공정과,상기 절연막 스페이서와 패드절연막을 마스크로하여 상기 반도체기판을 식각하여 트렌치를 형성하는 공정과,상기 적층구조의 실리콘산화막과 절연막 스페이서를 제거하는 공정과,상기 트렌치 표면을 산화시켜 상기 트렌치 측벽과 반도체기판 표면이 이루는 모서리를 둥굴게 형성하는 공정과,상기 패드절연막을 마스크로하여 상기 반도체기판에 불순물을 이온주입하는 공정과,상기 트렌치를 매립하는 평탄화된 CVD 절연막을 형성하는 공정을 포함하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 이온주입공정은 반도체기판에 도핑된 불순물 형태에 따라 붕소 또는 BF2와 같은 피-형 ( p-type ) 불순물이나 Ph 또는 As 와 같은 엔-형 ( n-type ) 불순물을 사용하여 실시하는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
- 제 1 항에 있어서,상기 CVD 절연막은 TEOS, PSG, HDP CVD 절연막 등으로 형성하는 것을 특징으로하는 반도체소자의 소자분리절연막 형성방법.
Priority Applications (1)
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ID=19542353
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030051001A (ko) * | 2001-12-20 | 2003-06-25 | 동부전자 주식회사 | 반도체 소자의 소자 분리막 형성방법 |
| KR20050031624A (ko) * | 2003-09-30 | 2005-04-06 | 동부아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| KR100566305B1 (ko) * | 1999-06-24 | 2006-03-30 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
| KR100595859B1 (ko) * | 2003-09-30 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
1998
- 1998-06-30 KR KR1019980025972A patent/KR20000004528A/ko not_active Application Discontinuation
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