KR20080060285A - 트렌치 구조 반도체 장치 - Google Patents

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Abstract

IGBT의 반도체 기판(1)은, 내측 트렌치(2a)와 외측 트렌치(2b)를 가진다. 각 트렌치(2a, 2b)에 인접하게 이미터 영역(3)이 형성되어 있다. 이미터 영역(3) 및 각 트렌치(2a, 2b)에 인접하게 P형 베이스 영역(4)이 형성되어 있다. 내측 트렌치(2a)에 인접하게 제 1 N형 베이스 영역(31)이 형성되어 있다. 제 1 N형 베이스 영역(31)보다 불순물 농도가 낮은 제 2 N형 베이스 영역(32)이 외측 트렌치(2b)와 제 1 N형 베이스 영역(31)에 인접하게 형성되어 있다. 과전압이 인가되었을 때 내측 트렌치(2a) 근방에 브레이크 다운이 발생하여, 전류의 집중이 완화되므로, IGBT의 파괴가 방지된다.

Description

트렌치 구조 반도체 장치{TRENCH STRUCTURE SEMICONDUCTOR DEVICE}
본 발명은, 파괴에 대한 내성이 개선된 예컨대 IGBT(절연 게이트형 바이폴라 트랜지스터), 또는 절연 게이트형 전계효과 트랜지스터 등의 트렌치 구조 반도체 장치에 관한 것이다.
고내압화를 도모하기 위한 트렌치 구조를 갖는 IGBT는, 예컨대 일본 특허공개공보 제2005-57028호(특허문헌 1) 등에 개시되어 있다. 전형적인 트렌치 구조 IGBT는, 도 1에 도시한 바와 같이 반도체 기판(1') 중에 복수의 트렌치(2)를 가진다. 반도체 기판(1')은, N형 이미터 영역(3)과 P형 베이스 영역(4)과 N-형 베이스 영역(5)과 N+형 버퍼 영역(6)과 P+형 컬렉터 영역(7)과 주지의 P-형 리서프(RESURF) 영역(8)과 N+형 채널 스토퍼 영역(9)을 가진다. 트렌치(2) 중에는 게이트 절연막(10)과 게이트 전극 기능을 갖는 게이트 도전체(11)가 배치되어 있다. 이미터 전극(12)은, 반도체 기판(1')의 일측 주면(主面; 21)의 오목부(33, 34) 내부 및 절연막(36) 상에 형성되어, N형 이미터 영역(3)과 P형 베이스 영역(4)에 접속되며, 컬렉터 전극(13)은 반도체 기판(1')의 타측 주면(22)에서 P+형 컬렉터 영역(7)에 접 속되어 있다.
도 1의 IGBT를 온 동작시킬 때에는, 컬렉터 전극(13)의 전위를 이미터 전극(12)의 전위보다 높게 하고, 또한 게이트 도전체(11)의 전위를 이미터 전극(12)의 전위보다 높게 한다. 이에 따라 트렌치(2)에 인접한 P+형 베이스 영역(4)에 채널이 형성되어, 컬렉터 전극(13)에서 이미터 전극(12)을 향해 전류가 흐른다. IGBT를 오프로 할 때에는, 게이트 도전체(11)의 전위를 역치보다 낮은 값으로 한다. 이에 따라, P형 베이스 영역(4)의 채널이 소멸된다. 그 결과, 오프일 때의 컬렉터 전극(13)과 이미터 전극(12) 사이의 전압은 온일 때의 전압보다 높아져, P형 베이스 영역(4)과 N-형 베이스 영역(5) 사이에 비교적 높은 역 바이어스 전압이 인가되어, 점선으로 나타낸 바와 같이 공핍층(14')이 확대된다.
그런데, 공핍층(14')의 확대는, 복수의 트렌치(2) 중에서 반도체 기판(1')의 내측에 배치된 내측 트렌치(2a)의 근방과 외측에 배치된 외측 트렌치(2b)의 근방에서 상이하다. 즉, 내측 트렌치(2a)의 근방에서는, 그 측면 및 바닥면을 따라 공핍층(14')이 양호하게 확대되어, 전계 집중이 양호하게 완화된다. 이에 반해, 외측 트렌치(2b)의 외측에서는, 그보다도 외측에 트렌치가 없으므로, 공핍층(14')의 확대가 제한되어, 상기 외측 트렌치(2b) 근방의 전계 강도가 다른 부분보다 커져, 외측 트렌치(2b) 근방에서 브레이크 다운이 발생하기 쉬워진다. 만약, 브레이크 다운이 발생하면, 이에 따른 대(大)전류가 외측 트렌치(2b) 근방으로 집중적으로 흘러, IGBT가 파괴에 이를 우려가 있다.
외측 트렌치(2b) 근방의 전계 강도를 약하게 하기 위해, 외측 트렌치(2b)의 외측에 P형 베이스 영역(4)의 깊은 부분을 형성하는 것을 고려할 수 있다. 상기 P형 베이스 영역(4)의 깊은 부분은 공핍층(14')을 확대시키는 작용을 가지므로, 외측 트렌치(2b) 근방에서의 전계 집중이 완화된다. 그러나, P형 베이스 영역(4)의 깊은 부분은 P형 불순물의 확산에 의해 형성하여야 하며, 이러한 P형 불순물의 깊은 확산을 수행하면, P형 불순물은 깊이방향(수직방향) 뿐만 아니라, 가로방향(수평방향)으로도 확산되어, 상기 깊은 확산부분의 표면적이 커져, 반도체 기판(1')의 평면 사이즈가 커진다.
이상, 종래의 트렌치 구조 IGBT에 대해 기술하였으나, 트렌치 구조를 갖는 절연 게이트형 전계효과 트랜지스터 등의 다른 반도체장치도 트렌치 구조 IGBT와 동일한 문제를 가진다.
[특허문헌 1] 일본 특허공개공보 제 2005-57028호
본 발명이 해결하고자 하는 과제는, 쉽게 파괴되지 않는 트렌치 구조 반도체장치에 대한 요구에 부응할 수 있는 트렌치 구조 반도체장치를 제공하는 데 있다.
상기의 과제를 해결하기 위한 본 발명은, 서로 대향하고 있는 일측 및 타측 주면과, 상기 일측 주면의 내측 부분에서 상기 일측 주면으로부터 상기 타측 주면을 향해 연장되어 있는 내측 트렌치와, 상기 일측 주면의 상기 내측 부분보다도 외측 부분에서 상기 일측 주면으로부터 상기 타측 주면을 향해 연장되어 있는 외측 트렌치를 가지고 있는 반도체 기판과,
상기 반도체 기판 중에 형성되고 상기 내측 트렌치에 인접하게 배치되며 상기 반도체 기판의 상기 일측 주면에 노출되어 있는 표면을 가지며 또한 제 1 도전형을 가지고 있는 제 1 반도체 영역(예컨대, 이미터 영역)과,
상기 반도체 기판 중에 형성되고 상기 제 1 반도체 영역에 인접하며 상기 제 1 반도체 영역보다 깊은 위치에서 상기 내측 및 외측 트렌치에 인접하며 또한 상기 반도체 기판의 상기 일측 주면에 노출되는 표면을 가지며 또한 제 2 도전형을 가지고 있는 제 2 반도체 영역(예컨대, P형 베이스 영역)과,
상기 반도체 기판 중에 형성되고 상기 제 2 반도체 영역과 상기 내측 트렌치의 쌍방에 인접하며 상기 반도체 기판의 상기 일측 주면을 기준으로 하여 상기 내측 트렌치보다 깊게 형성되며 또한 제 1 도전형을 가지고 있는 제 3 반도체 영역(예컨대, 제 1의 N형 베이스 영역)과,
상기 반도체 기판 중에 형성되고 상기 제 2 및 제 3 반도체 영역과 상기 외측 트렌치에 인접하며 상기 외측 트렌치보다 외측에서 상기 반도체 기판의 상기 일측 주면에 노출되는 표면을 가지며 또한 제 1 도전형을 가지며 또한 상기 제 3 반도체 영역보다 낮은 불순물 농도를 가지고 있는 제 4 반도체 영역(예컨대, 제 2의 N형 베이스 영역)과,
상기 내측 및 외측 트렌치의 벽면에 형성된 절연막과,
상기 내측 및 외측 트렌치 중에 배치되며 상기 절연막을 통해 상기 내측 및 외측 트렌치의 벽면에 대향하고 있는 트렌치 도전체와,
상기 제 1 반도체 영역에 전기적으로 접속된 제 1 주(主)전극(예컨대, 이미터 전극)과,
상기 제 4 반도체 영역에 직접 또는 다른 반도체 영역을 통해 전기적으로 접속된 제 2 주전극(예컨대, 컬렉터 전극)과,
상기 트렌치 도전체에 전기적으로 접속된 게이트 전극,
을 구비하고 있는 것을 특징으로 하는 트렌치 구조 반도체 장치에 관한 것이다.
또한, 상기 트렌치 구조 반도체 장치는, 상기 제 4 반도체 영역과 상기 반도체 기판의 상기 타측 주면과의 사이에 배치되며 또한 제 2 도전형을 가지고 있는 제 5 반도체 영역을 더 구비하며, 상기 제 2 주전극은 상기 제 5 반도체 영역에 전기적으로 접속되어 있는 것이 바람직하다.
또한, 상기 트렌치 구조 반도체 장치는, 상기 제 4 반도체 영역과 상기 제 5 반도체 영역과의 사이에 배치되고 제 1 도전형을 가지며 또한 상기 제 4 반도체 영역보다 높은 불순물 농도를 가지고 있는 제 6 반도체 영역을 더 구비하고 있는 것이 바람직하다.
또한, 상기 제 2 주전극을, 상기 제 4 반도체 영역에 쇼트키 접촉하고 있는 금속전극으로 할 수 있다.
또한, 평면적으로 보았을 때, 상기 내측 트렌치의 외주 가장자리의 길이의 합계가, 상기 외측 트렌치의 가장 외측 가장자리의 길이의 합계보다 길게 설정되어 있는 것이 바람직하다.
또한, 평면적으로 보았을 때, 상기 내측 트렌치의 면적의 합계가, 상기 외측 트렌치의 면적의 합계보다 크게 설정되어 있는 것이 바람직하다.
(발명의 효과)
본 발명에 따른 제 1 도전형의 제 3 반도체 영역(예컨대 제 1 N형 베이스 영역)은, 제 1 도전형의 제 4 반도체 영역(예컨대 제 2 N형 베이스 영역)보다 높은 불순물 농도를 가지고 있다. 따라서, 온 동작 시에 있어서의 제 2 도전형의 제 2 반도체 영역과 제 1 도전형의 제 3 반도체 영역 사이의 PN접합에 기초한 공핍층의 확대가, 본 발명에 따른 제 3 반도체 영역을 형성하지 않는 종래의 장치의 제 2 반도체 영역과 제 4 반도체 영역 사이의 PN접합에 기초한 공핍층의 확대보다 나빠진다. 그 결과, 반도체 기판의 내측 트렌치를 포함한 부분이 종래의 장치보다 브레이크 다운되기 쉬워지고, 이에 따라, 브레이크 다운되기 쉬운 부분이 종래보다 많아진다. 이 때문에, 브레이크 다운 전류가 반도체 기판의 비교적 넓은 면적에 거의 균일하게 분산되어 흘러, 브레이크 다운 전류의 집중을 억제할 수 있다. 그 결과, 쉽게 파괴되지 않는 트렌치 구조의 반도체 장치를 제공할 수 있다.
도 1은 종래의 IGBT의 일부를 나타낸 단면도이다.
도 2는 본 발명에 따른 제 1 실시예의 IGBT의 일부를 도 2의 A-A선에 상당하는 부분에서 도시한 단면도이다.
도 3은 도 2의 반도체 기판을 나타낸 평면도이다.
도 4는 본 발명의 제 2 실시예의 IGBT의 일부를 도 2와 동일하게 나타낸 단면도이다.
도 5는 본 발명의 제 3 실시예의 FET의 일부를 도 2와 동일하게 나타낸 단면도이다.
도 6은 본 발명의 제 4 실시예에 따른 IGBT의 반도체 기판을 개략적으로 나타낸 평면도이다.
도 7은 본 발명의 제 5 실시예에 따른 IGBT의 반도체 기판을 개략적으로 나타낸 평면도이다.
(부호의 설명)
1∼1d : 반도체 기판
2 : 트렌치
2a, 2a1, 2a2 : 내측 트렌치
2b, 2c, 2d, 2e, 2b1, 2b2 : 외측 트렌치
3 : 이미터 영역
4 : P형 베이스 영역
5 : N형 베이스 영역
31 : 제 1의 N형 베이스 영역
32 : 제 2의 N형 베이스 영역
다음으로, 도 1 내지 도 7을 참조하면서 본 발명의 실시형태에 대해 설명한다.
(제 1 실시예)
도 2는 본 발명의 제 1 실시예에 따른 트렌치 구조 반도체 장치로서의 IGBT의 일부를 나타내고 있다. 도 2에서, 도 1과 실질적으로 동일한 부분에 대해서는 동일한 참조부호를 사용하고 있다. 도 3은 도 2의 IGBT를 구성하는 반도체 기판(1)의 표면을 개략적 또는 원리적으로 나타내고 있다. 또한, 도 2는 도 3의 A-A선에 상당하는 부분을 나타내고 있다.
예컨대 실리콘으로 이루어진 반도체 기판(1)은, 서로 대향하는 일측 주면(21)과 타측 주면(22)을 가지며, 일측 주면(21)으로부터 타측 주면(22)을 향해 연장되어 있는 오목형상의 홈, 즉 트렌치(2)를 가진다. 반도체 기판(1)의 일측 주면(21)은 도 3에 나타낸 바와 같이 서로 대향하는 제 1 및 제 2 변(23, 24)과, 이들에 대해 직각으로 연장되며 서로 대향되어 있는 제 3 및 제 4 변(25, 26)을 가지며, 사각형으로 형성되어 있다.
제 1 실시예의 트렌치(2)는, 도 3에 도시한 바와 같이 격자형상의 평면 패턴을 가지며, 반도체 기판(1)의 일측 주면(21)의 내측 부분에 스트라이프 형상으로 배치된 복수(본 실시예에서는 5개)의 내측 트렌치(2a)와, 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)와, 반도체 기판(1)의 일측 주면(21)의 내측 트렌치(2a) 및 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)를 포함하는 내측 부분(도 3에서 점선으로 나타낸 제 1의 N형 베이스 영역(31)에 상당하는 부분)의 좌우 외측 부분에 배치된 제 1 및 제 2 외측 트렌치(2b, 2c)와, 내측 트렌치(2a)와 제 1 및 제 2의 추가 내 측 트렌치(2a11, 2a12)의 상하에 배치된 제 3 및 제 4 외측 트렌치(2d, 2e)로 이루어진다. 본 실시예에서는, 트렌치(2)를 구성하는 내측 트렌치(2a), 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12), 제 1∼제 4 외측 트렌치(2b∼2e)가 연속적으로 형성되어 있으므로, 내측 트렌치(2a)를 내측 트렌치 부분, 외측 트렌치(2b∼2e)를 외측 트렌치 부분이라 부르는 것도 가능하다. 또한, 내측 트렌치(2a)와 제 1∼제 4 외측 트렌치(2b∼2e)를 기하학적으로 분리하여 구성할 수도 있다.
도 3으로부터 알 수 있듯이, 복수의 내측 트렌치(2a)는, 평면적으로 보았을 때, 길이(L)를 가지고 반도체 기판(1)의 일측 주면(21)의 제 3 변(25)으로부터 제 4 변(26)을 향해 길게 연장되어 있으며, 반도체 기판(1)의 일측 주면(21)의 제 1 및 제 2 변(23, 24)에 평행하게 배치되며, 또한 서로 소정의 간격(바람직하게는, 일정한 간격)을 가지고 있다. 제 1 외측 트렌치(2b)는 내측 트렌치(2a)와 제 1 변(23)과의 사이에 배치되며 또한 내측 트렌치(2a)에 대해 평행하게 연장되어 있다. 제 2 외측 트렌치(2c)는, 내측 트렌치(2a)와 제 2 변(24)과의 사이에 배치되어 있다. 상기 제 2 외측 트렌치(2c)는, 반도체 기판(1)의 게이트 패드 전극 형성 영역(27)을 얻기 위해 오목형상 부분(28)을 가진다. 제 2 외측 트렌치(2c)에 오목형상 부분(28)을 형성한 것에 기인하여 오목형상 부분(28)의 바닥부와 제 3 및 제 4 외측 트렌치(2d, 2e)와의 사이에 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)가 형성되어 있다. 물론 제 2 외측 트렌치(2c)를 제 1 외측 트렌치(2b)와 마찬가지로 직선형상으로 형성할 수도 있다. 제 3 및 제 4 외측 트렌치(2d, 2e)는, 제 3 및 제 4 변(25, 26)과 내측 트렌치(2a)와의 사이에서 제 3 및 제 4 변(25, 26)에 평행하게 배치되며, 제 1 및 제 2 외측 트렌치(2b, 2c)에 연결되어 있다.
복수의 내측 트렌치(2a)의 상호 간격, 내측 트렌치(2a)와 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)와의 간격, 제 1∼제 4 외측 트렌치(2b∼2e)와 내측 트렌치(2a) 그리고 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)와의 간격은, 각각 동일하게 결정되어 있다. 또한, 내측 트렌치(2a), 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12), 및 제 1∼제 4 외측 트렌치(2b∼2e)의 깊이는 서로 동일하다.
도 3으로부터 알 수 있듯이, 평면적으로 보았을 때, 복수의 내측 트렌치(2a)와 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)의 외주 가장자리(각 내측 트렌치의 입구 가장자리)의 길이의 합계가, 외측 트렌치(2b, 2c, 2d, 2e)의 가장 외측의 가장자리(반도체 기판(1)의 일측 주면(21)의 제 1∼제 4 변(23∼26)에 대향하는 가장 외측의 각 외측 트렌치의 입구 가장자리)의 길이의 합계보다 길게 설정되어 있다. 또한, 평면적으로 보았을 때, 복수의 내측 트렌치(2a)와 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)의 면적 합계가, 외측 트렌치(2b, 2c, 2d, 2e)의 면적 합계보다 크게 설정되어 있다.
반도체 기판(1)은, 제 1 도전형을 가지는 제 1 반도체 영역이라 부를 수도 있는 N형 이미터 영역(3)과, 제 2 도전형을 가지는 제 2 반도체 영역이라 부를 수도 있는 P형 베이스 영역(4)과, 드리프트 영역이라 부를 수도 있는 N형 베이스 영 역(5)과, 제 2 도전형의 제 5 반도체 영역이라 부를 수도 있는 P+형 컬렉터 영역(7)과, 제 1 도전형의 제 6 반도체 영역이라 부를 수도 있는 N+형 버퍼 영역(6)과, P-형 리서프 영역(8)과, N+형 채널 스토퍼 영역(9)을 가진다. N형 베이스 영역(5)은, 본 발명에서 제 1 도전형의 제 3 반도체 영역이라 불리는 것에 상당하는 비교적 높은 불순물 농도를 가지는 제 1의 N형 베이스 영역(31)과 본 발명에서 제 1 도전형의 제 4 반도체 영역이라 불리는 것에 상당하는 N-형(비교적 낮은 불순물 농도)인 제 2의 N형 베이스 영역(32)의 조합으로 구성되어 있다. 이하에서는, 각 영역에 대해 자세히 설명한다.
N+형 이미터 영역(3)은, 반도체 기판(1)의 일측 주면(21)에 노출되도록 형성되며, 또한 내측 트렌치(2a), 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12), 및 제 1∼제 4 외측 트렌치(2b∼2e)의 입구에 인접하도록 배치되어 있다. 상기 N+형 이미터 영역(3)은, 주지의 N형 불순물 확산에 의해 형성되어 있다.
P형 베이스 영역(4)은, N+형 이미터 영역(3)에 인접해 있는 동시에, 내측 트렌치(2), 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12), 및 제 1∼제 3 외측 트렌치(2b∼2e)에 인접하도록 형성되어 있다. P형 베이스 영역(4)은, 그 외주 끝단이 반도체 기판(1)의 일측 주면(21)에 노출되도록 전체적으로 섬(島)형상으로 형성되어 있다. 상기 P형 베이스 영역은, 제 1∼제 4 외측 트렌치(2b∼2e)보다 외측에서 반도체 기판(1)의 일측 주면(21)에 노출되는 표면을 가진다. 또한, 반도체 기판(1)의 일측 주면(21)에서 내측 트렌치(2a)의 상호 간에 오목부(33)가 형성되며, 제 1∼제 4 외측 트렌치(2b∼2e)의 외주측에 오목부(34)가 형성되어 있다. 이들 오목부(33, 34)는, P형 베이스 영역(4)을 노출시키도록 형성되어 있다. 반도체 기판(1)의 일측 주면(21)을 기준으로 한 P형 베이스 영역의 최대 깊이는, 트렌치(2)의 최대 깊이보다 얕다. 따라서, 트렌치(2)는 P형 베이스 영역(4)을 관통하고 있다. 이에 따라, 본 실시예의 P형 베이스 영역(4)은, 복수의 부분으로 분할되어 있다. IGBT의 온 동작시에, P형 베이스 영역(4)의 트렌치(2)에 인접한 부분에 N형 채널(전류통로)이 형성된다. 따라서, P형 베이스 영역(4)을 채널 형성 영역이라 부를 수도 있다. 상기 P형 베이스 영역(4)의 P형 불순물의 농도는, N형 베이스 영역(5)의 제 1 및 제 2의 N형 베이스 영역(31, 32)의 N형 불순물 농도보다 높은 값(예컨대, 1×1017㎝-3)을 가진다.
N형 베이스 영역(5)의 일부를 구성하는 제 1 N형 베이스 영역(31)은, 본 발명에 따라 공핍층의 확대를 억제하기 위한 것으로서, N형 보조 드리프트 영역이라 불릴 수도 있는 부분이며, 반도체 기판(1)의 일측 주면(21)을 기준으로 하여 P형 베이스 영역(4)보다도 깊은 위치에 배치되고 또한 P형 베이스 영역(4)에 인접해 있는 동시에 내측 트렌치(2a)와 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)에도 인접해 있다. 상기 제 1 N형 베이스 영역(31)은 도 3에서 점선으로 구획하여 나타낸 바와 같이 내측 트렌치(2a)와 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)를 포함 하는 반도체 기판(1)의 내측 부분(제 1의 부분)에만 한정적으로 형성되어 있다. 반도체 기판(1)의 일측 주면(21)을 기준으로 한 제 1 N형 베이스 영역(31)의 최대 깊이는, 트렌치(2)보다 깊다. 따라서, 내측 트렌치(2a)와 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)의 선단은 제 1 N형 베이스 영역(31) 내에 위치하고 있다. 상기 제 1 N형 베이스 영역(31)의 N형 불순물 농도는, 후술하는 제 2 N형 베이스 영역(32)의 N형 불순물 농도보다 높으며 P형 베이스 영역(4)의 P형 불순물 농도보다 낮은 값(예컨대, 1×1016㎝-3)을 가진다. 전술한 특허문헌 1의 N형 베이스 영역도 N형의 제 1 영역과 N-형의 제 2 영역을 가지나, N형의 제 1 영역이 최외주(最外周)의 외측 트렌치(2b)에 상당하는 것의 선단을 덮도록 형성되어 있는 점에서 본 실시예의 제 1 N형 베이스 영역(31)과 상이하다. 또한, N형의 제 1 베이스 영역(31)은, 반도체 기판(1)의 일측 주면(21)으로부터 N형 불순물을 확산시킴으로써 형성되어 있다. 또한, 제 1의 N형 베이스 영역(31)의 N형 불순물 농도는, 도 2에 나타낸 내측 트렌치(2a)의 선단에 있어서의 공핍층의 폭(W1)이, 외측 트렌치(2b)의 선단에 있어서의 공핍층의 폭(W2)과 동일하거나 또는 그보다 작아지도록 결정된다.
N형 베이스 영역(5)을 구성하는 N-형(비교적 낮은 불순물 농도)의 제 2 N형 베이스 영역(32)은, N+형 버퍼 영역(6) 상에 N-형 실리콘을 에피택셜 성장시킨 층에 기초하는 것이며, 제 1 N형 베이스 영역(31)에 인접해 있는 동시에, 제 1∼제 4의 외측 트렌치(2b∼2e) 근방에 있어서 P형 베이스 영역(4)에 인접하고 또한 제 1∼제 4의 외측 트렌치(2b∼2e)의 P형 베이스 영역(4)으로부터 하방으로 돌출된 부분에 인접하며, 또한 P-형 리서프 영역(8) 및 N+형 채널 스토퍼 영역(9)에 인접하고, 또한 리서프 영역(8)과 채널 스토퍼 영역(9)과의 사이에서 반도체 기판(1)의 일측 주면(21)에 노출되어 있다. 상기 제 2 N형 베이스 영역(32)은, 도 1에 도시된 종래의 N형 베이스 영역(5')과 마찬가지로 주지의 전도도 변조를 발생시키는 기능을 가지며, 제 1 N형 베이스 영역(31)의 N형 불순물 농도보다 낮은 N형 불순물 농도(예컨대, 1×1015㎝-3)를 가지며, 또한 반도체 기판(1)의 일측 주면(21)을 기준으로 하여 제 1 N형 베이스 영역(31)보다 깊게 형성되어 있다.
본 발명에서 제 2 도전형의 제 5 반도체 영역이라 불리는 것에 상당하는 P+형 컬렉터 영역(7)은 반도체 기판(1)의 타측 주면(22)에 노출되며, 그 하면에 배치되어 있는 컬렉터 전극(13)에 전기적으로 접속되어 있다. P+형 컬렉터 영역(7)은, 순방향 바이어스 시에 정공을 공급하고, 제 1 및 제 2의 베이스 영역(31, 32)에 주지의 전도도 변조를 일으키는 기능을 가진다. 상기 P+형 컬렉터 영역(7)은, 후술하는 N+형 버퍼 영역(6), 및 그 위의 영역을 에피택셜 성장시키기 위한 기판으로서의 기능도 가진다.
P+형 컬렉터 영역(7)과 제 2 N형 베이스 영역(32) 사이에 배치된 N+형 버퍼 영역(6)은, P+형 컬렉터 영역(7) 상에 주지의 에피택셜 성장법에 의해 형성된 것이 며, 그 위에 형성되어 있는 제 1 및 제 2의 N형 베이스 영역(31, 32)보다 높은 불순물 농도를 가진다. 상기 N+형 버퍼 영역(6)은, P+형 컬렉터 영역(7)으로부터 제 2의 N형 베이스 영역(32)으로 주입되는 정공 주입량을 억제하고, 래치업(latch up) 등을 쉽게 일으키지 않도록 하는 기능을 가진다. 또한, N+형 버퍼 영역(6)은, 에피택셜 성장으로 형성하는 대신에, P+형 컬렉터 영역(7)을 구성하는 P형 반도체 기판에 N형 불순물을 확산시켜 형성해도 된다. 또한, N+형 버퍼 영역(6)을 N형 베이스 영역(5)의 일부로 생각할 수도 있다. 또한, N+형 버퍼 영역(6)을 생략할 수도 있다. 이 경우에는 제 2 N형 베이스 영역(32)을 P+형 컬렉터 영역(7)에 직접 인접시킨다.
P-형 리서프 영역(8)은, 반도체 기판(1)의 일측 주면(21)에 있어서의 전하 밸런스를 균일화하기 위한 것으로서, P형 베이스 영역(4)의 외주 끝단에 인접하게 배치되며, P형 베이스 영역(4)보다 낮은 불순물 농도를 가진다.
N+형 채널 스토퍼 영역(9)은, 리서프 영역(8)보다 외주측에서 반도체 기판(1)의 일측 주면(21)에 노출되도록 형성되어 있다.
트렌치(2)의 벽면에 게이트 절연막(10)이 형성되어 있다. 또한, 이 게이트 절연막(10)은 N+형 이미터 영역(3) 상에 연장되어 있다. 트렌치(2) 중에 예컨대 도 전성을 가지는 폴리실리콘으로 이루어진 게이트 도전체(11)가 배치되어 있다. 상기 게이트 도전체(11)는 게이트 절연막(10)을 통해 P형 베이스 영역(4)에 대향되어 있으므로, P형 베이스 영역(4)에 채널을 형성하기 위한 게이트 전극으로서 기능한다. 복수의 내측 트렌치(2a), 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12) 및 제 1∼제 4의 외측 트렌치(2b∼2e) 중의 각 게이트 도전체(11)는 서로 전기적으로 접속되어 있으며, 또한 도 3에서 파선으로 나타낸 게이트 패드 전극(35)에 접속된다.
반도체 기판(1)의 일측 주면(21)의 오목부(33, 34)에 이미터 전극(12)이 형성되어 있다. 상기 이미터 전극(12)은, 오목부(33)의 측벽에 노출되어 있는 N+형 이미터 영역(3)에 접속되어 있는 동시에 오목부(33 및 34)의 바닥면에 노출되어 있는 P형 베이스 영역에 접속되어 있다. 또한, 트렌치(2)에 의해 분할되어 있는 복수의 N+형 이미터 영역(3)을 서로 접속하기 위해, 게이트 도전체(11)와 N+형 이미터 영역(3)의 상부를 덮는 절연막(36)이 형성되며, 그 위에 이미터 전극(12)이 연장되어 있다.
도 2에 도시한 IGBT는, 제 1 N형 베이스 영역(31)을 제외하고는 도 1에 도시한 종래의 IGBT와 실질적으로 동일하게 형성되어 있다. 따라서, 도 2에 도시한 IGBT의 기본적인 동작은, 도 1에 도시한 종래의 IGBT와 동일하며, 제 2 주전극으로서의 컬렉터 전극(13)의 전위를 제 1 주전극으로서의 이미터 전극(12)의 전위보다 높게 하고, 또한 게이트 도전체(11)와 이미터 전극(12) 사이에 역치 이상의 게이트 전압을 인가하면, IGBT가 온 상태가 되어, P형 베이스 영역(4)에 N형 채널이 형성 되고, 컬렉터 전극(13), P+형 컬렉터 전극(7), 버퍼 영역(6), N형 베이스 영역(5), P형 베이스 영역(4)의 채널, 이미터 영역(3) 및 이미터 전극(12)의 경로로 전류가 흐른다.
상술한 온 상태에서, 게이트 도전체(11)와 이미터 전극(12) 사이의 게이트 제어 전압을 역치 이하로 저하시키면, P형 베이스 영역(4)의 채널이 소멸되어, IGBT는 오프상태가 된다. 이미터 전극(12)과 컬렉터 전극(13) 사이에는, 저항 등의 회로 요소를 통해 직류 전원 전압이 인가되고 있으므로, IGBT가 오프 상태일 때에는, 컬렉터 전극(13)의 전위가 이미터 전극(12)의 전위보다 높아지며, P형 베이스 영역(4)과 제 1 및 제 2의 N형 베이스 영역(31, 32) 사이의 PN접합에 역 바이어스 전압이 인가된다. 따라서, 이들 PN접합으로부터 주로 제 1 및 제 2의 N형 베이스 영역(31, 32)측으로 도 2에서 점선으로 나타낸 바와 같이 공핍층(14)이 확대된다. 이때, 내측 트렌치(2a)의 선단측 부분은 제 2 N형 베이스 영역(32)보다 불순물 농도가 높은 제 1 N형 베이스 영역(31)으로 둘러싸여 있으므로, 여기서의 공핍층의 확대는, 외측 트렌치(2b)에 인접한 제 2 N형 베이스 영역(32)에서의 공핍층의 확대보다 나빠진다. 즉, 내측 트렌치(2a)의 선단에서의 공핍층의 폭(W1)은, 외측 트렌치(2b)의 선단에서의 공핍층의 폭(W2)과 동일하거나 또는 그보다 작아진다. 따라서, IGBT의 오프 기간에 컬렉터 전극(13)과 이미터 전극(12) 사이에 높은 전압이 인가되면, 외측 트렌치(2b)의 근방보다도 먼저 또는 동시에 내측 트렌치(2a)의 근방에서 브레이크 다운이 발생한다. 5개의 내측 트렌치(2a)의 길이방향 양측 가 장자리의 각 길이(L)의 합계(A)는 5×2×L=10×L이며, 제 1 및 제 2 외측 트렌치(2b, 2c)의 내측 트렌치(2a)에 대해 평행하게 연장되어 있는 부분의 가장 외측 가장자리의 길이의 합계(B)는 2×L이다. 따라서, 합계(A)는 합계(B)보다 크다. 또한, 평면적으로 보았을 때, 복수의 내측 트렌치(2a)와 제 1 및 제 2의 추가 내측 트렌치(2a11, 2a12)의 면적의 합계가, 외측 트렌치(2b, 2c, 2d, 2e)의 면적의 합계보다 크게 설정되어 있다. 그 결과, 도 2에 도시된 본 실시예의 IGBT의 반도체 기판(1)에 있어서의 내측 트렌치(2a) 근방의 브레이크 다운이 발생하기 쉬운 부분의 합계면적은, 도 1에 도시된 종래의 IGBT의 반도체 기판(1')에 있어서의 외측 트렌치(2b) 근방의 브레이크 다운이 발생하기 쉬운 부분의 합계면적보다 커진다. 이와 같이 브레이크 다운이 발생하기 쉬운 부분의 면적이 커지면, 브레이크 다운에 기초한 전류가 거의 균일하게 분산되어 흘러, 전류의 집중이 억제되므로, IGBT가 쉽게 파괴되지 않게 되어, IGBT의 파괴내량(破壞耐量)이 향상된다.
(제 2 실시예)
다음으로, 도 4를 참조하여 제 2 실시예에 따른 IGBT에 대해 설명한다. 단, 도 4 및 후술하는 도 5∼도 7에서 도 2∼도 3과 실질적으로 동일한 부분에 대해서는 동일한 참조부호를 사용하고, 그에 대한 설명은 생략한다.
도 4의 IGBT는, 도 2의 반도체 기판(1)으로부터 N+형 버퍼 영역(6)과 P+형 컬렉터 영역(7)을 생략한 반도체 기판(1a)을 설치하고, 또한 제 2 N형 베이스 영역(32)에 쇼트키 베리어 접촉하고 있는 쇼트키 베리어 전극(13a)을 설치하고, 나머 지는 도 2와 동일하게 형성한 것이다. IGBT의 온 동작시에, 쇼트키 베리어 전극(13a)의 전위는 이미터 전극(12)의 전위보다 높으므로, 쇼트키 베리어가 순방향 바이어스 상태가 되며, 쇼트키 베리어 전극(13a)으로부터 제 1 및 제 2의 N형 베이스 영역(31, 32)으로 정공이 주입되어, 도 2의 IGBT와 마찬가지로 주지된 바와 같은 전도도 변조가 발생하여, 컬렉터 전극으로서 기능하는 쇼트키 베리어 전극(13a)과 이미터 전극(12) 사이의 순방향 전압이 작아진다.
도 4의 변형된 IGBT는, 도 2의 IGBT와 마찬가지로 제 1 및 제 2의 N형 베이스 영역(31, 32)을 가지므로, 도 2의 제 1 실시예와 동일한 효과를 가진다.
(제 3 실시예)
도 5에는 제 3 실시예에 따른 트렌치 구조의 절연 게이트형 전계효과 트랜지스터, 즉 FET가 도시되어 있다. 상기 FET의 반도체 기판(1b)은, 도 2에 도시된 IGBT의 반도체 기판(1)의 N+형 버퍼 영역(6)과 P+형 컬렉터 영역(7)을 N+형 드레인 영역(40)으로 치환한 것에 상당한다. 도 5의 N+형 소스 영역(3'), P형 베이스 영역(4'), N형 드레인 영역(31'), N-형 드레인 영역(32')은 도 4의 N+형 이미터 영역(3), P+형 베이스 영역(4), 제 1 N형 베이스 영역(31), 및 제 2 N형 베이스 영역(32)과 동일하게 형성되어 있다. 도 2의 이미터 전극(12)에 대응하는 도 5의 소스 전극(12')은, N+형 소스 영역(3')과 P형 베이스 영역(4')에 접속되어 있다. 도 2의 컬렉터 전극(13)에 대응하는 도 5의 드레인 전극(13')은 , N+형 드레인 영역(40)에 접속되어 있다.
도 5에 도시된 FET의 N형 드레인 영역(31')과 N-형 드레인 영역(32')은, 도 2에 도시된 IGBT의 제 1 및 제 2의 N형 베이스 영역(31, 32)과 마찬가지로 오프 동작시의 공핍층(14)의 확대에 관여한다. 따라서, 도 5의 제 3 실시예에 의하면, 고내압성이며 쉽게 파괴되지 않는 트렌치 구조의 FET를 제공할 수 있다.
(제 4 실시예)
도 6은 제 4 실시예에 따른 IGBT의 반도체 기판(1c)을 개략적으로 도시한 것이다. 제 4 실시예의 IGBT는, 도 2 및 도 3에 도시된 반도체 기판(1)의 내측 트렌치(2a), 외측 트렌치(2b∼2e), 이미터 영역(3), P형 베이스 영역(4), 리서프 영역(8), 채널 스토퍼 영역(9), 제 1 및 제 2의 N형 베이스 영역(31, 32)의 평면형상을 변화시킨 것을 제외하고는, 도 2 및 도 3과 실질적으로 동일하게 형성한 것이다.
도 6에 도시된 4개의 내측 트렌치(2a1)와 12개의 외측 트렌치(2b1)는, 서로 분리되어 그물코 형상으로 규칙적으로 배치되어 있다. 도시의 편의상, 내측 트렌치(2a1)가 4개만 나타나 있으나, 실제로는 더 많은 개수(예를 들면, 36개)의 내측 트렌치(2a1)를 가지며, 또한 더 많은 개수(예를 들면, 28개)의 외측 트렌치(2b1)를 가진다. 또 실제로는, 내측 트렌치(2a1)의 합계가 외측 트렌치(2b1)의 합계보다 많 다. N+형 이미터 영역(3a)은, 사각형의 내측 트렌치(2a1) 및 외측 트렌치(2b1)를 환형(環狀)으로 둘러싸는 패턴을 가진다. P형 베이스 영역(4a)은 내측 트렌치(2a1), 외측 트렌치(2b1), 및 이미터 영역(3a)을 둘러싸는 격자형상 패턴을 가진다. 점선으로 나타낸 제 1 N형 베이스 영역(31b)은, 평면적으로 보아 내측 트렌치(2a1)를 둘러싸도록 형성되어 있다. N-형의 제 2 N형 베이스 영역(32b)은, P-형의 리서프 영역(8a)과 N+형의 채널 스토퍼 영역(9a) 사이에서 일측 주면(10)에 환형으로 노출되어 있다. 또한, 도 6에 도시된 반도체 기판(1c)의 내측 트렌치(2a1) 및 외측 트렌치(2b1)를 가로지르는 종단면의 형상은 도 2와 본질적으로 동일하다.
내측 트렌치(2a1)와 외측 트렌치(2b1)는 동일한 깊이를 가지며, 또한 실질적으로 동일한 패턴을 가진다. 예컨대 36개의 내측 트렌치(2a1) 및 예컨대 28개의 외측 트렌치(2b1)의 한 변의 길이를 각각 L1이라 하면, 28개의 외측 트렌치(2b1)의 가장 외측 변의 길이의 합계는 32×L1이고, 36개의 내측 트렌치(2a1)의 네 변의 길이의 합계는 4×36×L1=144×L1으로서, 내측 트렌치(2a1)의 외주 가장자리(변)의 길이의 합계가 외측 트렌치(2b1)의 가장 외측 가장자리(변)의 길이의 합계보다 길다. 도 6에서 제 1 N형 베이스 영역(31b)은 도 2에 도시된 제 1 N형 베이스 영역(31)과 동일한 원리로 내측 트렌치(2a1)를 둘러싸도록 형성되어 있으므로, 내측 트렌치(2a1) 근방에서 브레이크 다운이 발생되기 쉽다. 따라서, 도 6에 도시된 제 4 실시예에 의해서도 도 2 및 도 3에 도시된 제 1 실시예와 마찬가지로 브레이크 다운시의 전류 집중을 억제할 수 있어, 도 2 및 도 3에 도시된 제 1 실시예와 동일한 효과를 얻을 수 있다.
(제 5 실시예)
도 7은 제 5 실시예에 따른 IGBT의 반도체 기판(1d)을 도시한 것이다. 제 5 실시예의 IGBT는, 도 2에 도시된 제 1 실시예에 따른 IGBT의 내측 트렌치(2a), 외측 트렌치(2b), 이미터 영역(3), P형 베이스 영역(4), 제 1 및 제 2의 N형 베이스 영역(31, 32), 리서프 영역(8), 및 채널 스토퍼 영역(9)의 패턴을 각각 변형하여, 이들에 대응하는 내측 트렌치(2a2), 외측 트렌치(2b2), 이미터 영역(3b), P형 베이스 영역(4b), 제 1 및 제 2의 N형 베이스 영역(31c, 32c), 리서프 영역(8b), 채널 스토퍼 영역(9b)을 형성하고, 나머지는 도 1 및 도 2와 동일하게 형성한 것이다.
직선적으로 연장되어 있는 5개의 내측 트렌치(2a2)는, 서로 평행하게 배치되어 있다. 외측 트렌치(2b2)는 내측 트렌치(2a2)를 환형으로 둘러싸도록 형성되어 있다. 이미터 영역(3b)은 내측 트렌치(2a2)를 둘러싸도록 형성되어 있는 동시에, 외측 트렌치(2b2)의 내측에 환형으로 배치되어 있다. 그러나, 내측 트렌치(2a2)의 길이방향에 있어서의 양측에만 이미터 영역(3b)을 배치하거나, 또는 외측 트렌 치(2b2)의 내측에 인접한 이미터 영역(3b)을 생략할 수도 있다. P형 베이스 영역(4b)은, 내측 이미터 영역(3b)을 둘러싸도록 반도체 기판(1d)의 일측 주면에 노출되어 있는 동시에, 외측 트렌치(2b2)를 환형으로 둘러싸도록 노출되어 있다. 제 1 N+형 베이스 영역(31c)은, 점선으로 구획하여 나타낸 바와 같이 평면적으로 보아 내측 트렌치(3b)의 전부를 둘러싸도록 배치되어 있다. 반도체 기판(1d)의 일측 주면에서 환형의 리서프 영역(8b)과 환형의 채널 스토퍼 영역(9b) 사이에 제 2 N형 베이스 영역(32c)이 노출되어 있다. 도 7의 반도체 기판(1d)을 포함한 IGBT의 단면은, 도 2와 본질적으로 동일하다.
도 7에서 내측 트렌치(2a2)의 길이방향의 길이를 La, 외측 트렌치(2b2)의 내측 트렌치(2a2)와 동일방향으로 연장되는 부분의 길이를 Lb라 하였을 때, 5개의 내측 트렌치(2a2)의 길이방향 가장자리의 길이의 합계 5×2×La는, 외측 트렌치(2b2)의 내측 트렌치(2a2)와 동일방향으로 연장되는 부분의 가장 외측 가장자리의 길이의 합계 2×Lb보다 크다. 또한, 제 1 N형 베이스 영역(31c)이 도 2 및 도 3과 마찬가지로 내측 트렌치(2a2)의 선단부분에 인접하도록 형성되어 있다. 따라서, 도 7의 반도체 기판(1d)을 사용한 IGBT에서도, 도 2의 제 1 실시예와 마찬가지로 반도체 기판(1d)의 내측 트렌치(2a2)가 형성되어 있는 내부 부분(제 1 부분)에서 브레이크 다운이 일어나기 쉽다. 그 결과, 제 5 실시예에 의해서도 제 1 실시예와 동일한 효과를 얻을 수 있다.
본 발명은 상술한 실시예에 한정되는 것이 아니라, 예컨대 다음과 같은 변형이 가능한 것이다.
(1) 도 6의 내측 트렌치(2a1)와 외측 트렌치(2b1)의 패턴, 및 도 7의 내측 트렌치(2a2)와 외측 트렌치(2b2)의 패턴을 FET에도 적용할 수 있다.
(2) 도 2 및 도 4의 IGBT에서 외측 트렌치(2b)의 외측에도 N+형 이미터 영역(3)을 형성할 수 있다. 또한, 도 2 및 도 4에서 외측 트렌치(2b)의 내측에 인접한 N+형 이미터 영역(3)을 생략할 수도 있다.
(3) 도 5의 FET에서, 외측 트렌치(2b)의 외측에도 N+형 소스 영역(3')을 형성할 수 있다. 또한, 도 5에서 외측 트렌치(2b)의 내측에 인접한 N+형 소스 영역(3')을 생략할 수도 있다.
(4) 도 6에서, 외측 트렌치(2b1)를 둘러싼 N+형 이미터 영역(3a)을 생략할 수 있다.
(5) 반도체 기판(1, 1a, 1b, 1c) 중의 각 영역의 도전형을 실시예와 반대로 할 수 있다.
(6) 외측 트렌치(2b, 2b1, 2b2)의 외측에 주지의 가드 링 영역 또는 필드 플레이트 또는 이들 모두를 설치할 수 있다.
(7) 도 2의 P+형 컬렉터 영역(7), 도 5의 N+형 드레인 영역(40)을 반도체 기판(1, 1b)의 일측 주면(21)측으로 각각 도출하고, 컬렉터 전극(13), 드레인 전극(13')을, 반도체 기판(1, 1b)의 일측 주면(21)측에 각각 설치할 수 있다.
(8) P형 베이스 영역(4)의 하면은 평탄한 것이 바람직하나, 경우에 따라서는 전술한 특허문헌 1에 도시된 바와 같이 돌출부분을 가질 수도 있다.
(9) 도 2의 폭(W1, W2)의 관계는 W1＜W2인 것이 바람직하나, W1=W2로 할 수도 있다.

Claims (6)

  1. 서로 대향하고 있는 일측 및 타측 주면과, 상기 일측 주면의 내측 부분에서 상기 일측 주면으로부터 상기 타측 주면을 향해 연장되어 있는 내측 트렌치와, 상기 일측 주면의 상기 내측 부분보다도 외측 부분에서 상기 일측 주면으로부터 상기 타측 주면을 향해 연장되어 있는 외측 트렌치를 가지고 있는 반도체 기판과,
    상기 반도체 기판 중에 형성되고 상기 내측 트렌치에 인접하게 배치되며 상기 반도체 기판의 상기 일측 주면에 노출되어 있는 표면을 가지며 또한 제 1 도전형을 가지고 있는 제 1 반도체 영역과,
    상기 반도체 기판 중에 형성되고 상기 제 1 반도체 영역에 인접하며 상기 제 1 반도체 영역보다 깊은 위치에서 상기 내측 및 외측 트렌치에 인접하며 또한 상기 반도체 기판의 상기 일측 주면에 노출되는 표면을 가지며 또한 제 2 도전형을 가지고 있는 제 2 반도체 영역과,
    상기 반도체 기판 중에 형성되고 상기 제 2 반도체 영역과 상기 내측 트렌치의 쌍방에 인접하며 상기 반도체 기판의 상기 일측 주면을 기준으로 하여 상기 내측 트렌치보다 깊게 형성되며 또한 제 1 도전형을 가지고 있는 제 3 반도체 영역과,
    상기 반도체 기판 중에 형성되고 상기 제 2 및 제 3 반도체 영역과 상기 외측 트렌치에 인접하며 상기 외측 트렌치보다 외측에서 상기 반도체 기판의 상기 일측 주면에 노출되는 표면을 가지며 또한 제 1 도전형을 가지며 또한 상기 제 3 반 도체 영역보다 낮은 불순물 농도를 가지고 있는 제 4 반도체 영역과,
    상기 내측 및 외측 트렌치의 벽면에 형성된 절연막과,
    상기 내측 및 외측 트렌치 중에 배치되며 상기 절연막을 통해 상기 내측 및 외측 트렌치의 벽면에 대향하고 있는 트렌치 도전체와,
    상기 제 1 반도체 영역에 전기적으로 접속된 제 1 주전극과,
    상기 제 4 반도체 영역에 직접 또는 다른 반도체 영역을 통해 전기적으로 접속된 제 2 주전극과,
    상기 트렌치 도전체에 전기적으로 접속된 게이트 전극,
    을 구비하고 있는 것을 특징으로 하는 트렌치 구조 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 4 반도체 영역과 상기 반도체 기판의 상기 타측 주면과의 사이에 배치되며 또한 제 2 도전형을 가지고 있는 제 5 반도체 영역을 더 구비하며, 상기 제 2 주전극은 상기 제 5 반도체 영역에 전기적으로 접속되어 있는 것을 특징으로 하는 트렌치 구조 반도체 장치.
  3. 제 2항에 있어서,
    상기 제 4 반도체 영역과 상기 제 5 반도체 영역과의 사이에 배치되고 제 1 도전형을 가지며 또한 상기 제 4 반도체 영역보다 높은 불순물 농도를 가지고 있는 제 6 반도체 영역을 더 구비하고 있는 것을 특징으로 하는 트렌치 구조 반도체 장 치.
  4. 제 1항에 있어서,
    상기 제 2 주전극은, 상기 제 4 반도체 영역에 쇼트키 접촉되어 있는 금속전극인 것을 특징으로 하는 트렌치 구조 반도체 장치.
  5. 제 1항에 있어서,
    평면적으로 보았을 때, 상기 내측 트렌치의 외주 가장자리의 길이의 합계가, 상기 외측 트렌치의 가장 외측 가장자리의 길이의 합계보다 길게 설정되어 있는 것을 특징으로 하는 트렌치 구조 반도체 장치.
  6. 제 1항에 있어서,
    평면적으로 보았을 때, 상기 내측 트렌치의 면적의 합계가, 상기 외측 트렌치의 면적의 합계보다 크게 설정되어 있는 것을 특징으로 하는 트렌치 구조 반도체 장치.
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