CN101331609B - 沟槽结构半导体装置 - Google Patents

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Abstract

本发明涉及沟槽结构半导体装置。IGBT的半导体装置(1)具有内侧沟槽(2a)和外侧沟槽(2b)。与各沟槽(2a、2b)相邻地设置有发射极区域(3)。与发射极区域(3)以及各沟槽(2a、2b)相邻地设置P型基极区域(4)。与内侧沟槽(2a)相邻地设置第一N型基极区域(31)。与外侧沟槽(2b)和第一N型基极区域(31)相邻地设置杂质浓度比第一N型基极区域(31)低的第二N型基极区域(32)。在施加过电压时，在内侧沟槽(2a)的附近发生击穿，电流的集中被缓和，防止IGBT的破坏。

Description

沟槽结构半导体装置
技术领域
本发明涉及一种耐破坏性被改善后的例如IGBT(绝缘栅双极型晶体管)或者绝缘栅型场效应晶体管等的沟槽(trench)结构半导体装置。 
背景技术
例如，在日本特开2005-57028号公报(专利文献1)等中公开了具有用于谋求高耐压化的沟槽结构的IGBT。如图1所示，典型的沟槽结构IGBT在半导体衬底1’之中具有多个沟槽2。半导体衬底1’具有N型发射极区域3、P型基极区域4、N-型基极区域5、N+型缓冲区域6、P+型集电极区域7、公知的P-型降低表面电场(RESURF)区域8、N+型沟道截断环区域9。在沟槽2之中配置有栅极绝缘膜10和具有栅电极功能的栅极导电体11。发射电极12形成在半导体衬底1’的一个主面21的凹部33、34之中以及绝缘膜36之上，并连接到N型发射极区域3和P型基极区域4，集电极13在半导体衬底1’的另一个主面22连接到P+型集电极区域7。 
在使图1的IGBT进行导通动作时，集电极13的电位高于发射电极12的电位，且栅极导电体11的电位高于发射电极12的电位。由此，在与沟槽2相邻的P+型基极区域4形成沟道，从集电极13向发射电极12流过电流。在使IGBT截止时，栅极导电体11的电位为低于阈值的值。由此，P型基极区域4的沟道消失。其结果是，截止时的集电极13和发射电极12之间的电压高于导通时的电压，在P型基极区域4和N-型基极区域5之间施加比较高的反偏置电压，如虚线所示，耗尽层14’扩展。 
但是，对于耗尽层14’的扩展来说，在多个沟槽2中，在配置在半导体衬底1’的内侧的内侧沟槽2a的附近和配置在外侧的外侧沟槽2b的附近不同。即，在内侧沟槽2a的附近，耗尽层14’沿着其侧面以及底面良好地扩展，电场集中被良好地缓和。相对于此，在外侧沟槽2b的外侧，由于在其外侧没有沟槽，所以，耗尽层14’的扩展受到限制，该外侧沟槽2b的附近的电场强度大于其他部分，在外侧沟槽2b的附近，容易发生击穿。若发生击穿，则伴随于此的大电流集中地流过外侧沟槽2b 的附近，存在导致IGBT破坏的危险。 
为了减弱外侧沟槽2b附近的电场强度，考虑在外侧沟槽2b的外侧形成P型基极区域4较深的部分。由于该P型基极区域4较深的部分具有扩展耗尽层14’的作用，所以，在外侧沟槽2b的附近的电场集中被缓和。但是，P型基极区域4较深的部分必须利用P型杂质的扩散来形成，若进行该P型杂质较深的扩散，则P型杂质不仅在深度方向(垂直方向)扩散，也在横向(水平方向)扩散，从而该较深的扩散部分的表面积变大，导致半导体衬底1’的平面尺寸变大。 
以上，对现有的沟槽结构IGBT进行了叙述，但是，具有沟槽结构的绝缘栅极型场效应晶体管等其他的半导体装置也具有与沟槽结构IGBT同样的问题。 
专利文献1：日本特开2005-57028号公报。 
发明内容
本发明所要解决的课题是要求难以破坏的沟槽结构半导体装置，本发明的目的是提供一种能够符合该要求的沟槽结构半导体装置。 
用于解决上述课题的本发明涉及沟槽结构半导体装置，其特征在于，具有： 
半导体衬底，其具有彼此对置的一个以及另一个主面、内侧沟槽以及外侧沟槽，该内侧沟槽在所述一个主面的内侧部分从所述一个主面向所述另一个主面延伸，该外侧沟槽在比所述一个主面的所述内侧部分更靠近外侧的部分从所述一个主面向所述另一个主面延伸； 
第一半导体区域(例如，发射极区域)，形成在所述半导体衬底中，与所述内侧沟槽相邻配置并具有在所述半导体衬底的所述一个主面露出的表面，并且，具有第一导电型； 
第二半导体区域(例如，P型基极区域)，形成在所述半导体衬底中，与所述第一半导体区域相邻，并在比所述第一半导体区域深的位置与所述内侧以及外侧沟槽相邻，具有在所述半导体衬底的所述一个主面露出的表面，并且具有第二导电型； 
第三半导体区域(例如，第一N型基极区域)，形成在所述半导体衬底中，与所述第二半导体区域和所述内侧沟槽这两者相邻，并以所述半导体衬底的所述一个主面为基准形成得比所述内侧沟槽深，并且具有 第一导电型； 
第四半导体区域(例如，第二N型基极区域)，形成在所述半导体衬底中，与所述第二以及第三半导体区域和所述外侧沟槽相邻，并具有在所述外侧沟槽的外侧露出到所述半导体衬底的所述一个主面的表面，具有第一导电型并且具有比所述第三半导体区域低的杂质浓度； 
绝缘膜，设置在所述内侧以及外侧沟槽的壁面； 
沟槽导电体，配置在所述内侧以及外侧沟槽中，并且隔着所述绝缘膜与所述内侧以及外侧沟槽的壁面对置； 
第一主电极(例如，发射电极)，与所述第一半导体区域电连接； 
第二主电极(例如，集电极)，直接或者通过其他半导体区域与所述第四半导体区域电连接； 
栅电极，与所述沟槽导电体电连接。 
此外，优选上述沟槽结构半导体装置还具有第五半导体区域，该第五半导体区域配置在所述第四半导体区域和所述半导体衬底的所述另一个主面之间且具有第二导电型，并且，所述第二主电极与所述第五半导体区域电连接。 
另外，优选上述沟槽结构半导体装置还具有第六半导体区域，该第六半导体区域配置在所述第四半导体区域和所述第五半导体区域之间并具有第一导电型，并且，具有比所述第四半导体区域高的杂质浓度。 
另外，将所述第二主电极作成与所述第四半导体区域进行肖特基接触的金属电极。 
另外，平面地观察，所述内侧沟槽的外周边缘的长度总和设定得比所述外侧沟槽的最外侧的边缘的长度总和长。 
另外，平面地观察，所述内侧沟槽的面积总和设定得比所述外侧沟槽的面积总和大。 
本发明的第一导电型的第三半导体区域(例如，第一N型基极区域)具有比第一导电型的第四半导体区域(例如，第二N型基极区域)高的杂质浓度。因此，导通动作时的基于第二导电型的第二半导体区域和第一导电型的第三半导体区域之间的PN结的耗尽层的扩展比基于本发明的未设置第三半导体区域的现有装置的第二半导体区域和第四半导体区域之间的PN结的耗尽层的扩展差。其结果是，半导体衬底的包括内侧沟槽的部分比现有装置容易击穿。由此，容易击穿的地方比以往变多。 因此，击穿电流大致均匀地分散流到半导体衬底比较宽的面积，能够抑制击穿电流的集中。其结果是，能够提供难以破坏的沟槽结构半导体装置。 
附图说明
图1是表示现有的IGBT的一部分的剖视图。 
图2是用相当于图3的A-A线的部分表示本发明实施例1的IGBT的一部分的剖视图。 
图3是表示图2的半导体衬底的平面图。 
图4是与图2同样地表示本发明实施例2的IGBT的一部分的剖视图。 
图5是与图2同样地表示本发明实施例3的FET的一部分的剖视图。 
图6是概略地表示本发明实施例4的IGBT的半导体衬底的平面图。 
图7是概略地表示本发明实施例5的IGBT的半导体衬底的平面图。 
符号说明 
1～1d  半导体衬底 
2  沟槽 
2a、2a1、2a2  内侧沟槽 
2b、2c、2d、2e、2b1、2b2  外侧沟槽 
3  发射极区域 
4  P型基极区域 
5  N型基极区域 
31  第一N型基极区域 
32  第二N型基极区域 
具体实施方式
下面，参照图1～图7来说明本发明的实施方式。 
图2表示本发明实施例1的作为沟槽结构半导体装置的IGBT的一部分。在该图2中，对与图1实质上相同的部分标上相同的附图标记。图3概略上或原理上表示构成图2的IGBT的半导体衬底1的表面。此外，图2表示相当于图3的A-A线的部分。 
例如由硅构成的半导体衬底1具有相互对置的一个主面21和另一 个主面22，并且，具有从一个主面21向另一个主面22延伸的凹状槽即沟槽2。如图3所示，半导体衬底1的一个主面21具有相互对置的第一以及第二边23、24、和与这些边成直角地延伸且相互对置的第三以及第四边25、26，形成为四角形。 
如图3所示，该实施例1的沟槽2具有格子状的平面图形，包括：呈条纹状配置在半导体衬底1的一个主面21的内侧部分的多个(在本例中为5条)内侧沟槽2a；第一以及第二追加内侧沟槽2a11、2a12；配置在内侧部分(相当于在图3中用虚线表示的第一N型基极区域31的部分)的左右的外侧部分的第一以及第二外侧沟槽2b、2c，该内侧部分包含半导体衬底1的一个主面21的内侧沟槽2a和第一以及第二追加内侧沟槽2a11、2a12；配置在内侧沟槽2a和第一以及第二追加内侧沟槽2a11、2a12的上下的第三以及第四外侧沟槽2d、2e。在本实施例中，构成沟槽2的内侧沟槽2a、第一以及第二追加内侧沟槽2a11、2a12、第一～第四外侧沟槽2b～2e连续地形成，所以，也能够将内侧沟槽2a称为内侧沟槽部分、将外侧沟槽2b～2e称为外侧沟槽部分。另外，也能够将内侧沟槽2a和第一～第四外侧沟槽2b～2e在几何学上分离构成。 
从图3可知，多个内侧沟槽2a平面地观察具有长度L，从半导体衬底1的一个主面21的第三边25向第四边26长度方向延伸，且与半导体衬底1的一个主面21的第一以及第二边23、24平行配置，并且彼此具有预定间隔(优选恒定间隔)。第一外侧沟槽2b配置在内侧沟槽2a和第一边23之间并且与内侧沟槽2a平行地延伸。第二外侧沟槽2c配置在内侧沟槽2a和第二边24之间。对于该第二外侧沟槽2c来说，为了得到半导体装置1的栅极焊盘电极形成区域27，具有凹状部分28。由于在第二外侧沟槽2c上设置了凹状部分28，而在凹状部分28的底部和第三以及第四外侧沟槽2d、2e之间形成有第一以及第二追加内侧沟槽2a11、2a12。当然，也能够与第一外侧沟槽2b同样地呈直线状地形成第二外侧沟槽2c。第三以及第四外侧沟槽2d、2e在第三以及第四边25、26和内侧沟槽2a之间与第三以及第四边25、26平行地配置，并连结到第一以及第二外侧沟槽2b、2c。 
多个内侧沟槽2a的相互间隔、内侧沟槽2a和第一以及第二追加内侧沟槽2a11、2a12的间隔、第一～第四外侧沟槽2b～2e和内侧沟槽2a及第一、第二追加内侧沟槽2a11、2a12的间隔分别取为相同。另外，内 侧沟槽2a、第一以及第二追加内侧沟槽2a11、2a12、第一～第四外侧沟槽2b～2e的深度彼此相同。 
如图3那样平面地观察，多个内侧沟槽2a和第一以及第二追加内侧沟槽2a11、2a12的外周边缘(各内侧沟槽的入口的边缘)的长度总和设定得比外侧沟槽2b、2c、2d、2e的最外侧的边缘(与半导体衬底1的一个主面21的第一～第四边23～26相对置的最外侧的各外侧沟槽的入口的边缘)的长度总和长。另外，平面地观察，多个内侧沟槽2a和第一以及第二追加内侧沟槽2a11、2a12的面积总和设定得大于外侧沟槽2b、2c、2d、2e的面积总和。 
半导体衬底1具有：具有第一导电型的也能称为第一半导体区域的N型发射极区域3；具有第二导电型的也能称为第二半导体区域的P型基极区域4；也能称为漂移区域的N型基极区域5；第二导电型的也能称为第五半导体区域的P+型集电极区域7；第一导电型的也能称为第六半导体区域的N+型缓冲区域6；P-型降低表面电场区域8；N+型沟道截断环区域9。对于N型基极区域5来说，由与在本发明中第一导电型的称为第三半导体区域的部分相当的具有比较高的杂质浓度的第一N型基极区域31、和与在本发明中第一导电型的称为第四半导体区域的部分相当的N-型(比较低的杂质浓度)的第二N型基极区域32的组合构成。下面，详细说明各区域。 
N+型发射极区域3以在半导体衬底1的一个主面21露出的方式形成，且以与内侧沟槽2a、第一以及第二追加内侧沟槽2a11、2a12、和第一～第四外侧沟槽2b～2e的入口相邻的方式配置。该N+型发射极区域3利用公知的N型杂质扩散形成。 
P型基极区域4以与N+型发射极区域3相邻并且与内侧沟槽2a、第一以及第二追加内侧沟槽2a11、2a12、第一～第四外侧沟槽2b～2e相邻的方式形成。对于P型基极区域4来说，作为整体形成为岛状，使得其外周端露出到半导体衬底1的一个主面21。该P型基极区域在第一～第四外侧沟槽2b～2e的外侧具有露出到半导体衬底1的一个主面21的表面。另外，在半导体衬底1的一个主面21，在内侧沟槽2a的彼此间形成有凹部33，且在第一～第四外侧沟槽2b～2e的外周侧形成有凹部34。这些凹部33、34以使P型基极区域4露出的方式形成。以半导体衬底1的一个主面21为基准的P型基极区域的最大深度比沟槽2的最大深度 浅。因此，沟槽2贯通P型基极区域4。由此，该实施例的P型基极区域4被分割为多个部分。在IGBT的导通动作时，在P型基极区域4的与沟槽2相邻的部分形成有N型沟道(电流通路)。因此，也能够将P型基极区域4称为沟道形成区域。该P型基极区域4的P型杂质的浓度具有比N型基极区域5的第一以及第二N型基极区域31、32的N型杂质浓度高的值(例如，1×1017cm-3)。 
对于构成N型基极区域5的一部分的第一N型基极区域31来说，根据本发明，用于抑制耗尽层的扩展，是也能够称为N型辅助漂移区域的部分，以半导体衬底1的一个主面21为基准配置在比P型基极区域4更深的位置并且与P型基极区域4相邻，并且，也与内侧沟槽2a和第一以及第二追加内侧沟槽2a11、2a12相邻。如在图3中用虚线划分所示，该第一N型基极区域31仅限定形成在包含内侧沟槽2a和第一以及第二追加内侧沟槽2a11、2a12的半导体衬底1的内侧部分(第一部分)。以半导体衬底1的一个主面21为基准的第一N型基极区域31的最大深度比沟槽2深。因此，内侧沟槽2a和第一以及第二追加内侧沟槽2a11、2a12的前端位于第一N型基极区域31中。该第一N型基极区域31的N型杂质浓度具有高于后述的第二N型基极区域32的N型杂质浓度且低于P型基极区域4的P型杂质浓度的值(例如，1×1016cm-3)。上述的专利文献1的N型基极区域也具有N型第一区域和N-型第二区域，但是，在如下这一点上与本实施例的第一N型基极区域31不同，即：N型第一区域以覆盖与最外周的外侧沟槽2b相当的部分的前端的方式形成。此外，从半导体衬底1的一个主面21扩散N型杂质，由此，形成N型第一基极区域31。另外，第一N型基极区域31的N型杂质浓度以如下方式决定：图2所示的内侧沟槽2a的前端的耗尽层的宽度W1与外侧沟槽2b的前端的耗尽层的宽度W2相同或比其小。 
构成N型基极区域5的N-型(比较低的杂质浓度)的第二N型基极区域32是基于在N+缓冲区域6之上使N-型硅外延生长的层的区域，与第一N型基极区域31相邻，并且，在第一～第四外侧沟槽2b～2e的附近，与P型基极区域4相邻且与第一～第四外侧沟槽2b～2e的从P型基极区域4向下方突出的部分相邻，进而，与P-型降低表面电场区域8以及N+型沟道截断环区域9相邻、且在降低表面电场区域8和沟道截断环区域9之间露出到半导体衬底1的一个主面21。该第二N型基极 区域32与图1的现有的N型基极区域5’同样地具有产生公知的传导率调制的功能，并具有比第一N型基极区域31的N型杂质浓度低的N型杂质浓度(例如，1×1015cm-3)，且以半导体衬底1的一个主面21为基准形成得比第一N型基极区域31深。 
与在本发明中第二导电型的被称为第五半导体区域的部分相当的P+型集电极区域7露出到半导体衬底1的另一主面22，并电连接到在其下表面配置的集电极13。P+型集电极区域7具有如下功能：在正向偏压时供给空穴，使在第一以及第二基极区域31、32产生公知的传导率调制。该P+型集电极区域7也具有作为用于使后述的N+型缓冲区域6以及其上的区域外延生长的衬底的功能。 
配置在P+型集电极区域7和第二N型基极区域32之间的N+型缓冲区域6是利用公知的外延生长法形成在P+型集电极区域7上的，并具有比在其上形成的第一以及第二N型基极区域31、32高的杂质浓度。该N+型缓冲区域6具有如下功能：抑制从P+型集电极区域7向第二N型基极区域32注入的空穴注入量，难以产生封闭(latch up)等。此外，对于N+型缓冲区域6来说，也可以取代用外延生长法形成，在构成P+型集电极区域7的P型半导体衬底上扩散N型杂质而形成。另外，也可以将N+型缓冲区域6认为是N型基极区域5的一部分。另外，也可以省略N+型缓冲区域6。在该情况下，使第二N型基极区域32与P+型集电极区域7直接相邻。 
P-型降低表面电场区域8用于使半导体衬底1的一个主面21的电荷平衡均一化，并与P型基极区域4的外周端相邻配置，具有比P型基极区域4低的杂质浓度。 
N+型沟道截断环区域9以在降低表面电场区域8的外周侧露出到半导体衬底1的一个主面21的方式形成。 
在沟槽2的壁面形成有栅极绝缘膜10。此外，该栅极绝缘膜10在N+型发射极区域3之上延伸。在沟槽2之中配置有由例如具有导电性的多晶硅构成的栅极导电体11。该栅极导电体11隔着栅极绝缘膜10与P型基极区域4对置，所以，起到用于在P型基极区域4形成沟道的栅电极的功能。多个内侧沟槽2a、第一以及第二追加内侧沟槽2a11、2a12和第一～第四外侧沟槽2b～2e之中的各栅极导电体11相互电连接，并且与在图3中用虚线表示的栅极焊盘电极35相连接。 
在半导体衬底1的一个主面21的凹部33、34形成有发射电极12。该发射电极12与露出到凹部33的侧壁的N+型发射极区域3相连接，并且与露出到凹部33以及34的底面的P型基极区域相连接。另外，为了将由沟槽2分割的多个N+型发射极区域3相互连接，设置有覆盖栅电极11和N+型发射极区域3之上的绝缘膜36，并且发射电极12在其上延伸。 
对于图2示出的IGBT来说，除了第一N型基极区域31，实质上形成为与图1的现有的IGBT相同。因此，图2的IGBT的基本动作与图1的现有的IGBT相同，当使作为第二主电极的集电极13的电位高于作为第一主电极的发射电极12的电位、并且在栅极导电体11和发射电极12之间施加阈值以上的栅极电压时，IGBT变为导通状态，在P型基极区域4形成有N型沟道，在集电极13、P+型集电极区域7、缓冲区域6、N型基极区域5、P型基极区域4的沟道、发射极区域3以及发射电极12的路径流过电流。 
在上述导通状态下，当使栅极导电体11和发射电极12之间的栅极控制电压下降到阈值以下时，P型基极区域4的沟道消失，IGBT变为截止状态。在发射电极12和集电极13之间通过电阻等电路要素施加直流电源电压，因而在IGBT为截止状态时，集电极13的电位高于发射电极12的电位，在P型基极区域4和第一以及第二N型基极区域31、32之间的PN结上施加有反偏置电压。因此，从这些PN结开始主要在第一以及第二N型基极区域31、32侧，如在图2中用虚线所示那样，耗尽层14扩展。此时，内侧沟槽2a的前端侧部分由杂质浓度比第二N型基极区域32高的第一N型基极区域31包围，所以，此处的耗尽层的扩展比与外侧沟槽2b相邻的第二N型基极区域32中的耗尽层的扩展差。即，内侧沟槽2a的前端的耗尽层的宽度W1与外侧沟槽2b的前端的耗尽层的宽度W2相同或比其小。因此，在IGBT截止期间，当在集电极13和发射电极12之间施加较高的电压时，与外侧沟槽2b的附近相比，首先或者同时在内侧沟槽2a的附近产生击穿。五个内侧沟槽2a的长度方向的两侧的边缘的各长度L的总和A为5×2×L＝10×L，第一以及第二外侧沟槽2b、2c的与内侧沟槽2a平行延伸的部分的最外侧的边缘的长度的总和B为2×L。因此，总和A大于总和B。另外，平面地观察，多个内侧沟槽2a和第一以及第二追加内侧沟槽2a11、2a12的面积的总和设定得大于外侧沟槽2b、2c、2d、2e的面积的总和。其结果是，图2的本 实施例的IGBT的半导体衬底1中的内侧沟槽2a附近的击穿容易发生的地方的总面积大于图1的现有IGBT的半导体衬底1’中的外侧沟槽2b附近的击穿容易发生的地方的总面积。这样，当击穿容易发生的地方的面积变大时，基于击穿的电流大致均匀地分散流过，从而电流的集中被抑制，IGBT难以破坏，IGBT的破坏耐量提高。 
实施例2 
下面，参照图4说明实施例2的IGBT。其中，在图4以及后述的图5～图7中，对与图2～图3实质上相同的部分标上相同的附图标记，并省略其说明。 
图4的IGBT设置从图2的半导体衬底1中省去了N+型缓冲区域6和P+型集电极区域7的半导体衬底1a，且设置与第二N型基极区域32进行肖特基势垒(schottky barrier)接触的肖特基势垒电极13a，其他形成为与图2相同。在IGBT导通动作时，由于肖特基势垒电极13a的电位高于发射电极12的电位，所以，肖特基势垒处于正向偏压状态，从肖特基势垒电极13a向第一以及第二N型基极区域31、32注入空穴，与图2的IGBT同样地产生传导率调制，从而起到集电极功能的肖特基势垒电极13a和发射电极12之间的正向电压变小。 
图4的变形后的IGBT与图2的IGBT同样地具有第一以及第二N型基极区域31、32，所以，具有与图2的实施例1相同的效果。 
实施例3 
在图5示出了实施例3的沟槽结构绝缘栅型场效应晶体管即FET。该FET的半导体衬底1b相当于将图2的IGBT的半导体衬底1的N+型缓冲区域6和P+型集电极区域7置换成N+型漏极区域40后的衬底。图5的N+型源极区域3’、P型基极区域4’、N型漏极区域31’、N-型漏极区域32’与图4的N+型发射极区域3、P+型基极区域4、第一N型基极区域31、以及第二N型基极区域32同样地形成。与图2的发射电极12相对应的图5的源极电极12’连接到N+型源极区域3’和P型基极区域4’。与图2的集电极13相对应的图5的漏电极13’连接到N+型漏极区域40。 
图5的FET的N型漏极区域31’和N-型漏极区域32’与图2的IGBT的第一以及第二N型基极区域31、32同样地关系到截止动作时的耗尽层14的扩展。因此，根据图5的实施例3，能够提供一种具有高耐压且难以破坏的沟槽结构FET。 
实施例4 
图6概略地表示实施例4的IGBT的半导体衬底1c。对于该实施例4的IGBT来说，除改变图2以及图3所示的半导体衬底1的内侧沟槽2a、外侧沟槽2b～2e、发射极区域3、P型基极区域4、降低表面电场区域8、沟道截断环区域9、第一以及第二N型基极区域31、32的平面形状外，实质上形成为与图2以及图3相同。 
图6的4个内侧沟槽2a1和12个外侧沟槽2b1相互分离且网状地规则地配置。为了便于图示，仅示出4个内侧沟槽2a1，但是，实质上还具有多个(例如36个)内侧沟槽2a1，另外，还具有多个(例如28个)外侧沟槽2b1。另外，实际上内侧沟槽2a1的总和多于外侧沟槽2b1的总和。N+型发射极区域3a具有呈环状地包围四角型的内侧沟槽2a1以及外侧沟槽2b1的图形。P型基极区域4a具有包围内侧沟槽2a1、外侧沟槽2b1以及发射极区域3a的格子状图形。对于以虚线所示的第一N型基极区域31b来说，以平面地观察包围内侧沟槽2a1的方式形成。对于N-型第二N型基极区域32b来说，在P-型降低表面电场区域8a和N+型沟道截断环区域9a之间呈环状地露出到一个主面10。此外，横切图6的半导体衬底1c的内侧沟槽2a1以及外侧沟槽2b1的纵剖面的形状本质上与图2相同。 
内侧沟槽2a1和外侧沟槽2b1具有相同的深度并且具有实质上相同的图形。若将例如36个内侧沟槽2a1以及例如28个外侧沟槽2b1的一边的长度分别设为L1，则28个外侧沟槽2b1的最外侧的边的长度的总和为32×L1，36个内侧沟槽2a1的四边长度的总和为4×36×L1＝144×L1，内侧沟槽2a1的外周边缘(边)的长度的总和比外侧沟槽2b1的最外侧的边缘(边)的长度的总和长。在图6中，第一N型基极区域31b以与图2的第一N型基极区域31同样的原理以包围内侧沟槽2a1的方式形成，所以，在内侧沟槽2a1的附近容易发生击穿。因此，根据图6的实施例4，也能够与图2以及图3的实施例1同样地，抑制击穿时的电流的集中，能够得到与图2以及图3的实施例1同样的效果。 
实施例5 
图7表示实施例5的IGBT的半导体衬底1d。对于该实施例5的IGBT来说，对图2的实施例1的IGBT的内侧沟槽2a、外侧沟槽2b、发射极区域3、P型基极区域4、第一以及第二N型基极区域31、32、降低表 面电场区域8、以及沟道截断环区域9的图形分别变形，设置与这些对应的内侧沟槽2a2、外侧沟槽2b2、发射极区域3b、P型基极区域4b、第一以及第二N型基极区域31c、32c、降低表面电场区域8b、沟道截断环区域9b，其他部分形成为与图1以及图2相同。 
直线延伸的5个内侧沟槽2a2相互平行地配置。外侧沟槽2b2以呈环状地包围内侧沟槽2a2的方式形成。发射极区域3b以包围内侧沟槽2a2的方式形成，并且呈环状地配置在外侧沟槽2b2的内侧。但是，也可以仅在内侧沟槽2a2的长度方向的两侧配置发射极区域3b，或者省略与外侧沟槽2b2的内侧相邻的发射极区域3b。P型基极区域4b以包围内侧发射极区域3b的方式露出到半导体衬底1d的一个主面，并且以呈环状包围外侧沟槽2b2的方式露出。如虚线划分所示那样，平面地观察，第一N+型基极区域31c以包围内侧发射极区域3b的全部的方式配置。在半导体衬底1d的一个主面，第二N型基极区域32c在环状降低表面电场区域8b和环状沟道截断环区域9b之间露出。包含图7的半导体衬底1d的IGBT的剖面本质上与图2相同。 
在图7中，在将内侧沟槽2a2的长度方向的长度设为La、将外侧沟槽2b2的在与内侧沟槽2a2相同方向上延伸的部分的长度设为Lb时，5个内侧沟槽2a2的长度方向的边缘的长度的总和5×2×La大于外侧沟槽2b2的在与内侧沟槽2a2相同方向上延伸的部分的最外侧的边缘的长度的总和2×Lb。第一N型基极区域31c与图2以及图3同样地以与内侧沟槽2a2的前端部分相邻的方式形成。因此，在使用了图7的半导体衬底1d的IGBT中，也与图2的实施例1同样，在形成有半导体衬底1d的内侧沟槽2a2的内部部分(第一部分)容易发生击穿。其结果是，根据实施例5，也能够得到与实施例1相同的效果。 
本发明并不限于上述实施例，例如，可进行如下变形。 
(1)图6的内侧沟槽2a1和外侧沟槽2b1的图形、以及图7的内侧沟槽2a2和外侧沟槽2b2的图形也能够应用于FET。 
(2)在图2以及图4的IGBT中，在外侧沟槽2b的外侧也能够设置N+型发射极区域3。另外，在图2以及图4中，也能够省略与外侧沟槽2b的内侧相邻的N+型发射极区域3。 
(3)在图5的FET中，也能够在外侧沟槽2b的外侧设置N+型源极区域3’。另外，在图5中，也能够省略与外侧沟槽2b的内侧相邻的 N+型源极区域3’。 
(4)在图6中，能够省略包围外侧沟槽2b1的N+型发射极区域3a。 
(5)能够使半导体衬底1、1a、1b、1c中的各区域的导电型与实施例相反。 
(6)能够在外侧沟槽2b、2b1、2b2的外侧设置公知的保护环(guardring)区域、或场电极或者这二者。 
(7)能够将图2的P+型集电极区域7、图5的N+型漏极区域40分别导出到半导体衬底1、1b的一个主面21侧，将集电极13、漏电极13’分别设置在半导体衬底1、1b的一个主面21侧。 
(8)优选P型基极区域4的下表面平坦，但是，根据情况，也可以如上述专利文献1所述那样具有突出部分。 
(9)优选图2的宽度W1、W2的关系为W1＜W2。但是，也能够为W1＝W2。 

Claims (4)

1.一种具有沟槽结构的绝缘栅双极型晶体管IGBT，其特征在于，具有：
半导体衬底(1)，其具有：彼此对置的一个主面(21)以及另一个主面(22)、内侧沟槽(2a)以及外侧沟槽(2b-2e)，该内侧沟槽(2a)在所述一个主面(21)的内侧部分从所述一个主面(21)向所述另一个主面(22)延伸，该外侧沟槽(2b-2e)在比所述一个主面(21)的所述内侧部分更靠近外侧的部分从所述一个主面(21)向所述另一个主面延伸(22)；
第一半导体区域(3)，形成在所述半导体衬底(1)中，与所述内侧沟槽(2a)相邻配置并具有在所述半导体衬底(1)的所述一个主面(21)露出的表面，并且，具有N型的导电型；
第二半导体区域(4)，形成在所述半导体衬底(1)中，与所述第一半导体区域(3)相邻，并在比所述第一半导体区域(3)深的位置与所述内侧沟槽(2a)以及所述外侧沟槽(2b-2e)相邻，具有在所述半导体衬底(1)的所述一个主面(21)露出的表面，并且具有P型的导电型；
第三半导体区域(31)，形成在所述半导体衬底(1)中，与所述第二半导体区域(4)和所述内侧沟槽(2a)这两者相邻，并以所述半导体衬底(1)的所述一个主面(21)为基准形成得比所述内侧沟槽(2a)深，并且具有N型的导电型，且具有比所述第二半导体区域(4)的杂质浓度低的杂质浓度；
第四半导体区域(32)，形成在所述半导体衬底(1)中，与所述第二半导体区域(4)以及所述第三半导体区域(31)和所述外侧沟槽(2b-2e)相邻，并以所述半导体衬底(1)的所述一个主面(21)为基准形成得比所述外侧沟槽(2b-2e)深，并具有在所述外侧沟槽(2b-2e)的外侧露出到所述半导体衬底(1)的所述一个主面(21)的表面，具有N型的导电型且具有比所述第一半导体区域(3)的杂质浓度低的杂质浓度，并且具有比所述第三半导体区域(31)的杂质浓度低的杂质浓度；
第五半导体区域(7)，配置在所述第四半导体区域(32)和所述半导体衬底(1)的所述另一个主面(22)之间且具有P型的导电型并且具有比所述第二半导体区域(4)高的杂质浓度；
绝缘膜(10)，设置在所述内侧沟槽(2a)以及所述外侧沟槽(2b-2e)的各个壁面；
沟槽导电体(11)，配置在所述内侧沟槽(2a)以及所述外侧沟槽(2b-2e)的各个中，并且隔着所述绝缘膜(10)与所述内侧沟槽(2a)以及所述外侧沟槽(2b-2e)的各个壁面对置；
第一主电极(12)，与所述第一半导体区域(3)电连接；
第二主电极(13)，直接或者通过其他半导体区域与所述第五半导体区域(7)电连接；
栅电极(11)，与所述沟槽导电体(11)电连接。
2.根据权利要求1所述的具有沟槽结构的绝缘栅双极型晶体管IGBT，其特征在于，
还具有：第六半导体区域(6)，该第六半导体区域(6)配置在所述第四半导体区域(32)和所述第五半导体区域(7)之间并具有N型的导电型，并且具有比所述第四半导体区域(32)的杂质浓度高的杂质浓度。
3.根据权利要求1所述的具有沟槽结构的绝缘栅双极型晶体管IGBT，其特征在于，
所述半导体衬底(1)的所述一个主面(21)中，所述内侧沟槽(2a)的外周边缘的长度总和设定得比所述外侧沟槽(2b-2e)的最外侧的边缘的长度总和长。
4.根据权利要求1所述的具有沟槽结构的绝缘栅双极型晶体管IGBT，其特征在于，
所述半导体衬底(1)的所述一个主面(21)中，所述内侧沟槽(2a)的面积总和设定得比所述外侧沟槽(2b-2e)的面积总和大。
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