JP2021052054A - 半導体装置 - Google Patents
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Abstract
Description
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、n+、n−及びp+、pの表記は、各不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にp形不純物とn形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図1は、第1実施形態に係る半導体装置を表す平面図である。
図2は、図1のII−II断面を含む斜視断面図である。
第1実施形態に係る半導体装置は、例えばMetal Oxide Semiconductor Field Effect Transistor(MOSFET)である。図1及び図2に表したように、第1実施形態に係る半導体装置100は、n−形(第1導電形)ドリフト領域1(第1半導体領域)、p形(第2導電形)ベース領域2(第2半導体領域)、n+形ソース領域3(第3半導体領域)、n+形ドレイン領域5、ゲート電極10、ドレイン電極11(第1電極)、FP電極12(第2電極)、ソース電極13(第3電極)、ゲートパッド14、第1絶縁部21、及び第2絶縁部22を有する。
ソース電極13に対してドレイン電極11に正電圧が印加された状態で、ゲート電極10に閾値以上の電圧を印加する。これにより、p形ベース領域2にチャネル(反転層)が形成され、半導体装置100がオン状態となる。電子は、チャネルを通ってソース電極13からドレイン電極11へ流れる。その後、ゲート電極10に印加される電圧が閾値よりも低くなると、p形ベース領域2におけるチャネルが消滅し、半導体装置100がオフ状態になる。
n−形ドリフト領域1、p形ベース領域2、n+形ソース領域3、p+形コンタクト領域4、及びn+形ドレイン領域5は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、n形不純物として、ヒ素、リン、またはアンチモンを用いることができる。p形不純物として、ボロンを用いることができる。
ゲート電極10及びFP電極12は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
第1絶縁部21及び第2絶縁部22は、絶縁材料を含む。例えば、第1絶縁部21は、酸化シリコン又は窒化シリコンを含む。第2絶縁部22は、酸化シリコン又は酸化アルミニウムなどの酸化物を絶縁材料として含むことが好ましい。第2絶縁部22は、窒化シリコンを含んでも良い。第2絶縁部22は、酸窒化物を含んでも良い。第2絶縁部22は、酸化物と窒化物の積層膜を含んでも良い。
ドレイン電極11、ソース電極13、及びゲートパッド14は、アルミニウム又は銅などの金属を含む。
図3〜図6は、第1実施形態に係る半導体装置の製造工程を表す工程断面図である。図3〜図6は、第1方向D1及び第2方向D2に平行な断面における製造工程を表す。
図7(a)は、実施形態に係る半導体装置の一部を表す断面図である。図7(b)は、実施形態及び参考例に係る半導体装置の特性を例示するグラフである。
図7(b)は、図7(a)のB1−B2線上における引っ張り応力のシミュレーション結果を表す。図7(b)の横軸は、引っ張り応力の大きさを表し、縦軸は第1方向D1における位置を表す。また、図7(b)において、実線は実施形態に係る半導体装置100における応力を表し、破線は参考例に係る半導体装置100rにおける応力を表す。参考例に係る半導体装置100rには、第2絶縁部22が設けられておらず、第2絶縁部22の代わりにコンタクト部13aが設けられている。
例えば、第2絶縁部22が窒化シリコンを含む場合、窒化シリコンは、モノシラン、アンモニア、及び窒素を用いた触媒CVD法により形成される。このとき、モノシランの流量を大きくするほど、窒化シリコンに含まれる水素の密度が増加する。また、基板の温度が低く、ガス圧が低いほど、窒化シリコンに含まれる水素の密度が増加する。水素密度が高いほど、窒化シリコン層の圧縮応力が増大させることができる。
第2絶縁部22からp形ベース領域2に印加される応力をさらに大きくするために、第2絶縁部22は、酸化物を含むことが好ましい。酸化物は、典型的には、形成時に体積が大きく膨張する。これにより、高い圧縮応力を有する第2絶縁部22を形成できる。第2絶縁部22の圧縮応力が高くなるほど、p形ベース領域2に生じる引っ張り歪みは大きくなる。このため、半導体装置100のオン抵抗を、より低減できる。
特に、半導体装置100では、p形ベース領域2と第2絶縁部22との間及びp形ベース領域2とコンタクト部13aとの間にp+形コンタクト領域4が設けられている。換言すると、コンタクト部13aの周りだけでは無く、第2絶縁部22の周りにもp+形コンタクト領域4が設けられている。この構成によれば、第2絶縁部22の底部付近へ流れた正孔が、p+形コンタクト領域4を通してコンタクト部13aへ流れる。従って、コンタクト部13aの周りにのみp+形コンタクト領域4が設けられる場合に比べて、正孔への電気抵抗を低減できる。この結果、半導体装置100における寄生トランジスタの動作を抑制し、アバランシェ降伏時に半導体装置100が破壊される可能性を低減できる。
図8及び図9は、第1実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。
図8に表した半導体装置110では、第2絶縁部22の下端が、n−形ドリフト領域1とp形ベース領域2との間の界面よりも下方に位置している。図9に表した半導体装置120では、第2絶縁部22の下端が、第1絶縁部21の下端よりも下方に位置している。
ここでは、好ましい長さ関係の一例を説明する。図10は、半導体装置100のゲート電極10及び第2絶縁部22近傍を表す。
ゲート電極10の第1方向D1における長さL1に対する、第2絶縁部22の第1方向D1における長さL2の比は、0.2以上0.8以下であることが好ましい。比が0.2未満であると、p形ベース領域2に生じる引っ張り歪みが小さくなり、オン抵抗の低減効果が十分には得られない。一方、比が0.8を超えると、p形ベース領域2(p+形コンタクト領域4)とコンタクト部13aとの接触面積が過度に小さくなる。この結果、p形ベース領域2の電位が不安定となる可能性がある。例えば、p形ベース領域2の電位が上昇し易くなり、寄生トランジスタが動作し易くなる可能性がある。
図11は、第2実施形態に係る半導体装置を表す平面図である。
図12は、図11の部分XIIを表す平面図である。図12では、ソース電極13、絶縁層31、及び絶縁層32が省略されている。
図13は、図12のXIII−XIII断面図である。図14は、図12のXIV−XIV断面図である。
第2実施形態に係る半導体装置200は、半導体装置100と比べて、ゲート配線層15、絶縁層31、及び絶縁層32をさらに有する。
絶縁層31及び32は、酸化シリコン及び窒化シリコンなどの絶縁材料を含む。
コンタクト部13a、13b、及び15aは、タングステンなどの金属を含む。ソース電極13のコンタクト部13a及び13b以外の部分は、アルミニウム又は銅などの金属を含む。
第2実施形態によれば、n−形ドリフト領域1の体積の増大及びチャネル面積の増大により、半導体装置200のオン抵抗を低減できる。
図15及び図16は、第2実施形態の変形例に係る半導体装置の一部を表す平面図である。
図15に表した半導体装置210では、第1絶縁部21の形状が、第1方向D1から見たときに円形である。図16に表した半導体装置220では、第1絶縁部21の形状が、第1方向D1から見たときに四角形である。また、半導体装置210では、第1絶縁部21の配列方向である第2方向D2及び第3方向D3が、互いに直交していない。これに対して、半導体装置220では、第1絶縁部21が、互いに直交する第2方向D2及び第3方向D3に配列されている。このように、ゲート電極10、FP電極12、及び第1絶縁部21の形状及び配列は、適宜変更可能である。いずれの形態においても、ゲート電極10と第2方向D2において並ぶ位置に第2絶縁部22が設けられる。これにより、半導体装置のオン抵抗を低減することができる。
Claims (8)
- 第1電極と、
前記第1電極の上に設けられた第1導電形の第1半導体領域と、
前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に選択的に設けられた第1導電形の複数の第3半導体領域と、
前記第1電極から前記第1半導体領域に向かう第1方向に垂直な第2方向において、前記第1半導体領域の一部、前記第2半導体領域、及び前記第3半導体領域と並ぶ第1絶縁部と、
前記第1絶縁部中に設けられ、前記第2方向において前記第1半導体領域と対向する部分を有する第2電極と、
前記第1絶縁部中に設けられ、前記第2方向において前記第2半導体領域と対向し、前記第2電極と電気的に分離されたゲート電極と、
前記第2半導体領域及び前記複数の第3半導体領域の上に設けられ、前記第2半導体領域、前記複数の第3半導体領域、及び前記第2電極と電気的に接続され、前記第2方向において前記第3半導体領域同士の間に設けられたコンタクト部を有する第3電極と、
前記第1方向において前記第1半導体領域と前記コンタクト部との間に設けられ、前記第2方向において前記ゲート電極と並ぶ第2絶縁部と、
を備えた半導体装置。 - 前記第2絶縁部の下端は、前記第1半導体領域と前記第2半導体領域との界面よりも上方に位置する請求項1記載の半導体装置。
- 前記第2半導体領域と前記第2絶縁部との間及び前記第2半導体領域と前記コンタクト部との間に設けられた第2導電形の第4半導体領域をさらに備え、
前記第4半導体領域における第2導電形の不純物濃度は、前記第2半導体領域における第2導電形の不純物濃度よりも高い請求項2記載の半導体装置。 - 前記第1絶縁部、前記ゲート電極、及び前記第2電極のそれぞれは、前記第2方向において複数設けられ、
前記第2半導体領域、前記複数の第3半導体領域、及び前記第2絶縁部は、前記第2方向において隣り合う前記第1絶縁部の間に設けられた請求項1〜3のいずれか1つに記載の半導体装置。 - 前記第1絶縁部、前記ゲート電極、及び前記第2電極のそれぞれは、前記第2方向と、前記第1方向に垂直であり且つ前記第2方向と交差する第3方向と、において複数設けられ、
前記第2半導体領域、前記複数の第3半導体領域、及び前記第2絶縁部は、前記第2方向において隣り合う前記第1絶縁部の間、及び前記第3方向において隣り合う前記第1絶縁部の間に設けられた請求項1〜3のいずれか1つに記載の半導体装置。 - 前記ゲート電極の前記第1方向における長さに対する、前記第2絶縁部の前記第1方向における長さの比は、0.2以上0.8以下である請求項1〜5のいずれか1つに記載の半導体装置。
- 前記第2半導体領域の前記第2方向における長さに対する、前記第2絶縁部の前記第2方向における長さの比は、0.2以上0.6以下である請求項1〜6のいずれか1つに記載の半導体装置。
- 前記第2絶縁部は、酸化物を含む請求項1〜7のいずれか1つに記載の半導体装置。
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