JPH08222728A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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Abstract
(57)【要約】
【目的】 スイッチング時の過渡電圧を小さくするとと
もにスナバ回路を含めた応用システム全体をコンパクト
に構成できる絶縁ゲート型半導体装置を得る。 【構成】 ゲート絶縁膜３７を介してゲート電極３８が
配設されたゲートトレンチ３６と酸化シリコン層４１を
介してエミッタ電極４０が配設されたエミッタトレンチ
３９とを有し、エミッタトレンチ３９に配設された酸化
シリコン層４１を用いることにより主電流経路にコンデ
ンサー容量を設けた。 【効果】 スナバ回路の配線インダクタンスに伴うサー
ジ電圧を効果的に小さくでき、スナバ回路を含めた応用
システムを小形化できる絶縁ゲート型半導体装置を構成
できる。
もにスナバ回路を含めた応用システム全体をコンパクト
に構成できる絶縁ゲート型半導体装置を得る。 【構成】 ゲート絶縁膜３７を介してゲート電極３８が
配設されたゲートトレンチ３６と酸化シリコン層４１を
介してエミッタ電極４０が配設されたエミッタトレンチ
３９とを有し、エミッタトレンチ３９に配設された酸化
シリコン層４１を用いることにより主電流経路にコンデ
ンサー容量を設けた。 【効果】 スナバ回路の配線インダクタンスに伴うサー
ジ電圧を効果的に小さくでき、スナバ回路を含めた応用
システムを小形化できる絶縁ゲート型半導体装置を構成
できる。
Description
【０００１】
【産業上の利用分野】この発明は絶縁ゲート型半導体装
置に関するもので、特にＭＯＳゲートを有する電力用半
導体装置のスイッチング時の過渡電圧を小さくするとと
もにスナバ回路を含めた応用システムを小形化できるデ
バイス構造に関するものである。
置に関するもので、特にＭＯＳゲートを有する電力用半
導体装置のスイッチング時の過渡電圧を小さくするとと
もにスナバ回路を含めた応用システムを小形化できるデ
バイス構造に関するものである。
【０００２】
【従来の技術】図１４は従来の絶縁ゲート型半導体装置
の断面図で、ここでは一例としてトレンチＭＯＳゲート
構造の絶縁ゲート型バイポーラトランジスタ（以下ＩＧ
ＢＴという）により説明する。
の断面図で、ここでは一例としてトレンチＭＯＳゲート
構造の絶縁ゲート型バイポーラトランジスタ（以下ＩＧ
ＢＴという）により説明する。
【０００３】図１４において１はｐ+コレクタ層、２は
ｎ+バッファ層、３はｎ-層、４はｐベース層、５はｎ+
エミッタ層、６はトレンチ、７はゲート絶縁膜、８はゲ
ート電極、９はエミッタ電極、１０はコレクタ電極、１
１はチャネル領域である。
ｎ+バッファ層、３はｎ-層、４はｐベース層、５はｎ+
エミッタ層、６はトレンチ、７はゲート絶縁膜、８はゲ
ート電極、９はエミッタ電極、１０はコレクタ電極、１
１はチャネル領域である。
【０００４】次に、ＩＧＢＴの動作を説明する。エミッ
タ電極９とコレクタ電極１０との間に所定のコレクタ電
圧ＶCEを、エミッタ電極９とゲート電極８との間に所定
のゲート電圧ＶGEを印加する、すなわちゲートをオンす
ると、チャネル領域１１がｎ型に反転しチャネルが形成
される。このチャネルを通じてエミッタ電極９から電子
がｎ-層３に注入される。この注入された電子によりｐ+
コレクタ層１とｎ-層３との間が順バイアスされ、コレ
クタ電極１０からｐ+コレクタ層１およびｎ+バッファ層
２を経由してｎ-層３にホールが注入される。この結果
電導度変調によりｎ-層３の抵抗が大幅に低下しＩＧＢ
Ｔの電流容量は増大する。この時のＩＧＢＴのコレクタ
−エミッタ間の電圧降下をオン電圧（ＶCE(SAT)）とい
う。
タ電極９とコレクタ電極１０との間に所定のコレクタ電
圧ＶCEを、エミッタ電極９とゲート電極８との間に所定
のゲート電圧ＶGEを印加する、すなわちゲートをオンす
ると、チャネル領域１１がｎ型に反転しチャネルが形成
される。このチャネルを通じてエミッタ電極９から電子
がｎ-層３に注入される。この注入された電子によりｐ+
コレクタ層１とｎ-層３との間が順バイアスされ、コレ
クタ電極１０からｐ+コレクタ層１およびｎ+バッファ層
２を経由してｎ-層３にホールが注入される。この結果
電導度変調によりｎ-層３の抵抗が大幅に低下しＩＧＢ
Ｔの電流容量は増大する。この時のＩＧＢＴのコレクタ
−エミッタ間の電圧降下をオン電圧（ＶCE(SAT)）とい
う。
【０００５】次に、ＩＧＢＴのオン状態からオフ状態に
する際には、エミッタ電極９とゲート電極８との間に印
加されていたゲート電圧ＶGEを０Ｖまたは逆バイアスに
する、すなわちゲートをオフすると、ｎ型に反転してい
たチャネル領域１１がｐ型に戻り、エミッタ電極９から
の電子の注入が停止する。その後ｎ-層３に蓄積されて
いた電子とホールはそれぞれコレクタ電極１０、エミッ
タ電極９へ抜けて行くか、または互いに再結合し消滅す
る。
する際には、エミッタ電極９とゲート電極８との間に印
加されていたゲート電圧ＶGEを０Ｖまたは逆バイアスに
する、すなわちゲートをオフすると、ｎ型に反転してい
たチャネル領域１１がｐ型に戻り、エミッタ電極９から
の電子の注入が停止する。その後ｎ-層３に蓄積されて
いた電子とホールはそれぞれコレクタ電極１０、エミッ
タ電極９へ抜けて行くか、または互いに再結合し消滅す
る。
【０００６】一般にＩＧＢＴのオン電圧の大半は耐圧保
持に必要なｎ-層３の実質的な抵抗で決まる。実質的な
抵抗の要因の一つとして、ＩＧＢＴのＭＯＳＦＥＴの電
子供給能力がある。ＩＧＢＴの中で、チップ表面に狭く
深い溝（トレンチ）を形成し、その側壁にＭＯＳＦＥＴ
を形成するＩＧＢＴ（以下トレンチゲート構造のＩＧＢ
Ｔという）は、単位セル間隔をできるだけ縮小すること
により、このＭＯＳＦＥＴの電子供給能力を高めること
ができる構造となっている。従って必要な耐圧の保持を
行ないながら、オン電圧を下げることができる構造であ
る。
持に必要なｎ-層３の実質的な抵抗で決まる。実質的な
抵抗の要因の一つとして、ＩＧＢＴのＭＯＳＦＥＴの電
子供給能力がある。ＩＧＢＴの中で、チップ表面に狭く
深い溝（トレンチ）を形成し、その側壁にＭＯＳＦＥＴ
を形成するＩＧＢＴ（以下トレンチゲート構造のＩＧＢ
Ｔという）は、単位セル間隔をできるだけ縮小すること
により、このＭＯＳＦＥＴの電子供給能力を高めること
ができる構造となっている。従って必要な耐圧の保持を
行ないながら、オン電圧を下げることができる構造であ
る。
【０００７】さらに、特開昭６３−２２４２６０号公報
に記載された他の従来技術では、導電変調型ＭＯＳＦＥ
Ｔにおいて、ソース及びチャネル領域の構造を縦型と
し、それぞれ平行に配置することにより、ベース領域に
直線的なホール電流の経路を形成しｐベース層内の横方
向抵抗を低減させ、ラッチアップ現象を防止しようとす
るものが開示されている。
に記載された他の従来技術では、導電変調型ＭＯＳＦＥ
Ｔにおいて、ソース及びチャネル領域の構造を縦型と
し、それぞれ平行に配置することにより、ベース領域に
直線的なホール電流の経路を形成しｐベース層内の横方
向抵抗を低減させ、ラッチアップ現象を防止しようとす
るものが開示されている。
【０００８】
【発明が解決しようとする課題】上記のように構成され
た従来のＩＧＢＴにおいて、さらにスイッチング速度を
高めようとすると、ターンオフ時のdi/dtが大となり、
スパイク電圧が増大する。図１５はスパイク電圧を示す
グラフである。図１５において、ＶCEは電源電圧、ＩC
はコレクタ電流、ΔＶCEはスパイク電圧である。
た従来のＩＧＢＴにおいて、さらにスイッチング速度を
高めようとすると、ターンオフ時のdi/dtが大となり、
スパイク電圧が増大する。図１５はスパイク電圧を示す
グラフである。図１５において、ＶCEは電源電圧、ＩC
はコレクタ電流、ΔＶCEはスパイク電圧である。
【０００９】このスパイク電圧に耐えるためには耐圧保
持に必要なｎ-層３の厚さが必要になり、スイッチング
速度の上昇に伴うスパイク電圧の増大がｎ-層３を厚く
しオン抵抗を増大させる。一方トレンチ構造となってい
るため電流密度も大きくなり、オン状態の損失が増大す
るとともにスイッチング速度を大きくするに伴ってスパ
イク電圧が増大するのでスイッチング時の損失も増大す
る。このようなターンオフ時のスパイク電圧に起因する
不都合を防止するために、従来は外付け構造のスナバ回
路を接続しスパイク電圧を防止するのが常であった。し
かし、外付け構造のスナバ回路では、外付け配線のイン
ダクタンスが存在し、トレンチ構造のＩＧＢＴとなって
di/dtが一層大となると、外付け配線のインダクタンス
に比例するスパイク電圧が大きくなり、このスパイク電
圧に耐えるために更に素子のｎ-層３の厚さを厚くする
ことが必要となる。
持に必要なｎ-層３の厚さが必要になり、スイッチング
速度の上昇に伴うスパイク電圧の増大がｎ-層３を厚く
しオン抵抗を増大させる。一方トレンチ構造となってい
るため電流密度も大きくなり、オン状態の損失が増大す
るとともにスイッチング速度を大きくするに伴ってスパ
イク電圧が増大するのでスイッチング時の損失も増大す
る。このようなターンオフ時のスパイク電圧に起因する
不都合を防止するために、従来は外付け構造のスナバ回
路を接続しスパイク電圧を防止するのが常であった。し
かし、外付け構造のスナバ回路では、外付け配線のイン
ダクタンスが存在し、トレンチ構造のＩＧＢＴとなって
di/dtが一層大となると、外付け配線のインダクタンス
に比例するスパイク電圧が大きくなり、このスパイク電
圧に耐えるために更に素子のｎ-層３の厚さを厚くする
ことが必要となる。
【００１０】またトレンチ構造のＩＧＢＴとなって、印
加電圧及び電流密度も大きくなり、発生するスパイク電
圧を防止するためには、かなりの容量のコンデンサーが
必要になり、ＩＧＢＴの素子は小形大容量化が進んで
も、スナバ回路を含めたシステム全体では小型化できな
いという問題点があった。
加電圧及び電流密度も大きくなり、発生するスパイク電
圧を防止するためには、かなりの容量のコンデンサーが
必要になり、ＩＧＢＴの素子は小形大容量化が進んで
も、スナバ回路を含めたシステム全体では小型化できな
いという問題点があった。
【００１１】さらに、トレンチ構造のＩＧＢＴのみなら
ず、縦型ＭＯＳＦＥＴ（以下ＶＤＭＯＳという）におい
ても、スパイク電圧による耐圧破壊を防止するためには
常にスナバ回路の接続が必要であるが、ＶＤＭＯＳの大
容量化にともないスナバ回路のコンデンサーの容量も大
容量化して、ＶＤＭＯＳを使用したパワモジュールとス
ナバ回路を含めたシステム全体では小型化できないとい
う問題点があった。
ず、縦型ＭＯＳＦＥＴ（以下ＶＤＭＯＳという）におい
ても、スパイク電圧による耐圧破壊を防止するためには
常にスナバ回路の接続が必要であるが、ＶＤＭＯＳの大
容量化にともないスナバ回路のコンデンサーの容量も大
容量化して、ＶＤＭＯＳを使用したパワモジュールとス
ナバ回路を含めたシステム全体では小型化できないとい
う問題点があった。
【００１２】またＶＤＭＯＳで構成されたブリッジ回路
においては、不要な寄生トランジスタが動作しブリッジ
回路のアーム短絡をおこし素子を破壊する場合がある
が、スイッチング速度が大きくなるとこれを防止するた
めにＦＲ（FAST RECOVERY）ダイオードを装着したブリ
ッジ回路用パワーＭＯＳが必要となりモジュールとして
小形化が図れなかった。
においては、不要な寄生トランジスタが動作しブリッジ
回路のアーム短絡をおこし素子を破壊する場合がある
が、スイッチング速度が大きくなるとこれを防止するた
めにＦＲ（FAST RECOVERY）ダイオードを装着したブリ
ッジ回路用パワーＭＯＳが必要となりモジュールとして
小形化が図れなかった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、スイッチング時の過渡電圧を小さ
くするとともにパワモジュールとスナバ回路を含めたシ
ステム全体をコンパクトに構成できる絶縁ゲート型半導
体装置の提供を目的とするものである。
めになされたもので、スイッチング時の過渡電圧を小さ
くするとともにパワモジュールとスナバ回路を含めたシ
ステム全体をコンパクトに構成できる絶縁ゲート型半導
体装置の提供を目的とするものである。
【００１４】
【課題を解決するための手段】この第１の発明にかかる
絶縁ゲート型半導体装置は、第１と第２の主面を有する
第１導電型の第１の半導体層と、この第１の半導体層の
第１の主面に選択的にもしくは第１の主面上に配設され
た第２導電型の第２の半導体層と、この第２の半導体層
の表面に選択的に配設された第１導電型の第３の半導体
層と、この第３の半導体層の表面もしくは第２の半導体
層の露出面に開口を有し、この開口から第１の半導体層
に達する深さを有するように配設された凹部と、この凹
部の第１の半導体層の露出面を覆うように凹部に配設さ
れた誘電体層と、この誘電体層を介して凹部に配設され
るとともに第２の半導体層と第３の半導体層とを短絡し
た第１の主電極と、第１の半導体層の第２の主面上に配
設された第２の主電極と、第１の半導体層と第３の半導
体層とで挟まれた第２の半導体層表面上に絶縁膜を介し
て配設された制御電極とを備えたものである。
絶縁ゲート型半導体装置は、第１と第２の主面を有する
第１導電型の第１の半導体層と、この第１の半導体層の
第１の主面に選択的にもしくは第１の主面上に配設され
た第２導電型の第２の半導体層と、この第２の半導体層
の表面に選択的に配設された第１導電型の第３の半導体
層と、この第３の半導体層の表面もしくは第２の半導体
層の露出面に開口を有し、この開口から第１の半導体層
に達する深さを有するように配設された凹部と、この凹
部の第１の半導体層の露出面を覆うように凹部に配設さ
れた誘電体層と、この誘電体層を介して凹部に配設され
るとともに第２の半導体層と第３の半導体層とを短絡し
た第１の主電極と、第１の半導体層の第２の主面上に配
設された第２の主電極と、第１の半導体層と第３の半導
体層とで挟まれた第２の半導体層表面上に絶縁膜を介し
て配設された制御電極とを備えたものである。
【００１５】この第２の発明にかかる絶縁ゲート型半導
体装置は、第１と第２の主面を有する第１導電型の第１
の半導体層と、この第１の半導体層の第１の主面に選択
的にもしくは第１の主面上に配設された第２導電型の第
２の半導体層と、この第２の半導体層の表面に選択的に
配設された第１導電型の第３の半導体層と、この第３の
半導体層の表面に開口を有し、この開口から第１の半導
体層に達する深さを有するように配設された第１の凹部
と、この第１の凹部の内壁に配設された絶縁膜と、この
絶縁膜を介して第２の半導体層と対向するように第１の
凹部に配設された制御電極と、第３の半導体層の表面も
しくは第２の半導体層の露出面に開口を有し、この開口
から第１の半導体層に達する深さを有するとともに第１
の凹部に並行するように配設された第２の凹部と、この
第２の凹部の第１の半導体層の露出面を覆うように第２
の凹部に配設された誘電体層と、この誘電体層を介して
第２の凹部に配設されると従来の絶縁ゲート型半導体装
置のともに第２の半導体層と第３の半導体層とを短絡し
た第１の主電極と、第１の半導体層の第２の主面上に配
設された第２の主電極と、を備えたものである。
体装置は、第１と第２の主面を有する第１導電型の第１
の半導体層と、この第１の半導体層の第１の主面に選択
的にもしくは第１の主面上に配設された第２導電型の第
２の半導体層と、この第２の半導体層の表面に選択的に
配設された第１導電型の第３の半導体層と、この第３の
半導体層の表面に開口を有し、この開口から第１の半導
体層に達する深さを有するように配設された第１の凹部
と、この第１の凹部の内壁に配設された絶縁膜と、この
絶縁膜を介して第２の半導体層と対向するように第１の
凹部に配設された制御電極と、第３の半導体層の表面も
しくは第２の半導体層の露出面に開口を有し、この開口
から第１の半導体層に達する深さを有するとともに第１
の凹部に並行するように配設された第２の凹部と、この
第２の凹部の第１の半導体層の露出面を覆うように第２
の凹部に配設された誘電体層と、この誘電体層を介して
第２の凹部に配設されると従来の絶縁ゲート型半導体装
置のともに第２の半導体層と第３の半導体層とを短絡し
た第１の主電極と、第１の半導体層の第２の主面上に配
設された第２の主電極と、を備えたものである。
【００１６】この第３の発明にかかる絶縁ゲート型半導
体装置は、第１および第２の凹部が互いに並行する溝形
状となるように配設されたものである。この第４の発明
にかかる絶縁ゲート型半導体装置は、第１の半導体層の
第２の主面上に配設された第２導電型の第４の半導体層
を介して第２の主電極が配設されたものである。この第
５の発明にかかる絶縁ゲート型半導体装置は、誘電体層
と第１の主電極との間に抵抗体層をさらに配設したもの
である。
体装置は、第１および第２の凹部が互いに並行する溝形
状となるように配設されたものである。この第４の発明
にかかる絶縁ゲート型半導体装置は、第１の半導体層の
第２の主面上に配設された第２導電型の第４の半導体層
を介して第２の主電極が配設されたものである。この第
５の発明にかかる絶縁ゲート型半導体装置は、誘電体層
と第１の主電極との間に抵抗体層をさらに配設したもの
である。
【００１７】
【作用】第１の発明のように構成された絶縁ゲート型半
導体装置は、誘電体層を介して第２の主電極が配設され
た凹部を有し、凹部に配設された誘電体層を用いること
により主電流経路にコンデンサー容量を設けることがで
き、スイッチング時にスナバ回路のコンデンサーとして
の機能をもたせることができる。
導体装置は、誘電体層を介して第２の主電極が配設され
た凹部を有し、凹部に配設された誘電体層を用いること
により主電流経路にコンデンサー容量を設けることがで
き、スイッチング時にスナバ回路のコンデンサーとして
の機能をもたせることができる。
【００１８】第２の発明のように構成された絶縁ゲート
型半導体装置は、絶縁膜を介して制御電極が配設された
第１の凹部と誘電体層を介して第２の主電極が配設され
た第２の凹部とを有し、第２の凹部に配設された誘電体
層を用いることにより主電流経路にコンデンサー容量を
設けることができ、スイッチング時にスナバ回路のコン
デンサーとしての機能をもたせることができる。
型半導体装置は、絶縁膜を介して制御電極が配設された
第１の凹部と誘電体層を介して第２の主電極が配設され
た第２の凹部とを有し、第２の凹部に配設された誘電体
層を用いることにより主電流経路にコンデンサー容量を
設けることができ、スイッチング時にスナバ回路のコン
デンサーとしての機能をもたせることができる。
【００１９】第３の発明のように構成された絶縁ゲート
型半導体装置は、さらに素子全体のチャネル幅が広くな
るように構成することができる。第４の発明のように構
成された絶縁ゲート型半導体装置は、さらに第４の半導
体層を有しターンオフ時に第１の半導体層のキャリアの
一部を、凹部または第２の凹部に配設された誘電体層に
よるコンデンサー容量を介して第１の主電極に移動させ
ることができ、スナバ回路のコンデンサーとしての機能
をもたせることができる。第５の発明のように構成され
た絶縁ゲート型半導体装置は、さらにターンオフ時に誘
電体層を流れる電流制限が可能となりＣＲ時定数による
発振防止ができる。
型半導体装置は、さらに素子全体のチャネル幅が広くな
るように構成することができる。第４の発明のように構
成された絶縁ゲート型半導体装置は、さらに第４の半導
体層を有しターンオフ時に第１の半導体層のキャリアの
一部を、凹部または第２の凹部に配設された誘電体層に
よるコンデンサー容量を介して第１の主電極に移動させ
ることができ、スナバ回路のコンデンサーとしての機能
をもたせることができる。第５の発明のように構成され
た絶縁ゲート型半導体装置は、さらにターンオフ時に誘
電体層を流れる電流制限が可能となりＣＲ時定数による
発振防止ができる。
【００２０】
実施例１ 図１はこの発明の一実施例である絶縁ゲート型半導体装
置の部分断面図である。実施例１では、絶縁ゲート型半
導体装置の一例としてトレンチゲート構造のＩＧＢＴを
用いて説明する。図２は図１のＡ−Ａ矢視のトレンチゲ
ート構造のＩＧＢＴの部分平面図、図３は図１のＢ−Ｂ
矢視のトレンチゲート構造のＩＧＢＴの部分平面図、図
４は図１のＣ−Ｃ矢視のトレンチゲート構造のＩＧＢＴ
の部分平面図である。
置の部分断面図である。実施例１では、絶縁ゲート型半
導体装置の一例としてトレンチゲート構造のＩＧＢＴを
用いて説明する。図２は図１のＡ−Ａ矢視のトレンチゲ
ート構造のＩＧＢＴの部分平面図、図３は図１のＢ−Ｂ
矢視のトレンチゲート構造のＩＧＢＴの部分平面図、図
４は図１のＣ−Ｃ矢視のトレンチゲート構造のＩＧＢＴ
の部分平面図である。
【００２１】図１、図２、図３および図４において、３
１は第４の半導体層としてのｐ+型半導体層で、ＩＧＢ
Ｔではｐ+コレクタ層である。３２はｎ+型半導体層であ
るｎ+バッファ層、３３はｎ-型半導体層で、ｎ+バッフ
ァ層３２とｎ-型半導体層３３とから第１の半導体層を
構成している。３４は第２の半導体層としてのｐ型半導
体層、３５は第３の半導体層としてのｎ+型半導体層で
ＩＧＢＴではｎ+エミッタ層、３６は第１の凹部として
の、ゲート電極を配設するためのトレンチ（以下ゲート
トレンチという）、３７は絶縁膜としてのゲート絶縁
膜、３８は制御電極としてのゲート電極、３９は凹部ま
たは第２の凹部としての、エミッタ電極を配設するため
のトレンチ（以下エミッタトレンチという）、４０は第
１の主電極としてのエミッタ電極、４１は誘電体層とし
ての酸化シリコン層、４２は第２の主電極としてのコレ
クタ電極、４３はチャネル領域である。
１は第４の半導体層としてのｐ+型半導体層で、ＩＧＢ
Ｔではｐ+コレクタ層である。３２はｎ+型半導体層であ
るｎ+バッファ層、３３はｎ-型半導体層で、ｎ+バッフ
ァ層３２とｎ-型半導体層３３とから第１の半導体層を
構成している。３４は第２の半導体層としてのｐ型半導
体層、３５は第３の半導体層としてのｎ+型半導体層で
ＩＧＢＴではｎ+エミッタ層、３６は第１の凹部として
の、ゲート電極を配設するためのトレンチ（以下ゲート
トレンチという）、３７は絶縁膜としてのゲート絶縁
膜、３８は制御電極としてのゲート電極、３９は凹部ま
たは第２の凹部としての、エミッタ電極を配設するため
のトレンチ（以下エミッタトレンチという）、４０は第
１の主電極としてのエミッタ電極、４１は誘電体層とし
ての酸化シリコン層、４２は第２の主電極としてのコレ
クタ電極、４３はチャネル領域である。
【００２２】また、図１において、矢印で示されたＡの
範囲は単位セルの範囲である。通常、各半導体層は次の
ように構成される。まずｐ+コレクタ層３１をｐ+シリコ
ン基板で構成し、このｐ+シリコン基板上にｎ+バッファ
層３２、ｎ-型半導体層３３が順次シリコンのエピタキ
シャル成長により配設される。ｐ型半導体層３４はｎ-
型半導体層３３表面上にシリコンでエピタキシャル成長
させるか或はｎ-型半導体層３３表面に不純物拡散によ
り配設される。
範囲は単位セルの範囲である。通常、各半導体層は次の
ように構成される。まずｐ+コレクタ層３１をｐ+シリコ
ン基板で構成し、このｐ+シリコン基板上にｎ+バッファ
層３２、ｎ-型半導体層３３が順次シリコンのエピタキ
シャル成長により配設される。ｐ型半導体層３４はｎ-
型半導体層３３表面上にシリコンでエピタキシャル成長
させるか或はｎ-型半導体層３３表面に不純物拡散によ
り配設される。
【００２３】このｐ型半導体層３４の表面に、ｎ+エミ
ッタ層３５が不純物拡散により所定の形状の周縁を有す
る島状に配設される。実施例１では、このｎ+エミッタ
層３５は複数の並行して延在した島状に配設されてい
る。ゲートトレンチ３６は、ｎ+エミッタ層３５の表面
に開口を有し、ｎ+エミッタ層３５及びその下層のｐ型
半導体層３４を貫通し、ｎ-型半導体層３３に達する深
さを有し、ｎ+エミッタ層３５に沿って延在している。
ッタ層３５が不純物拡散により所定の形状の周縁を有す
る島状に配設される。実施例１では、このｎ+エミッタ
層３５は複数の並行して延在した島状に配設されてい
る。ゲートトレンチ３６は、ｎ+エミッタ層３５の表面
に開口を有し、ｎ+エミッタ層３５及びその下層のｐ型
半導体層３４を貫通し、ｎ-型半導体層３３に達する深
さを有し、ｎ+エミッタ層３５に沿って延在している。
【００２４】このゲートトレンチ３６の内壁にはゲート
絶縁膜３７として機能し、かつゲート電極３８をｎ-型
半導体層３３及びｎ+エミッタ層３５から絶縁するため
のシリコン酸化膜が配設されている。このゲート絶縁膜
３７を介してゲートトレンチ３６内部にポリシリコンが
埋設され、ゲート電極３８を構成している。互いに並行
して延在するｎ+エミッタ層３５の間の、ｐ型半導体層
３４の露出面にはエミッタトレンチ３９が配設されてい
る。エミッタトレンチ３９はｐ型半導体層３４の露出面
に開口を有し、このｐ型半導体層３４を貫通し、ｎ-型
半導体層３３に達する深さを有し、ゲートトレンチ３６
と互いに並行して延在している。
絶縁膜３７として機能し、かつゲート電極３８をｎ-型
半導体層３３及びｎ+エミッタ層３５から絶縁するため
のシリコン酸化膜が配設されている。このゲート絶縁膜
３７を介してゲートトレンチ３６内部にポリシリコンが
埋設され、ゲート電極３８を構成している。互いに並行
して延在するｎ+エミッタ層３５の間の、ｐ型半導体層
３４の露出面にはエミッタトレンチ３９が配設されてい
る。エミッタトレンチ３９はｐ型半導体層３４の露出面
に開口を有し、このｐ型半導体層３４を貫通し、ｎ-型
半導体層３３に達する深さを有し、ゲートトレンチ３６
と互いに並行して延在している。
【００２５】このエミッタトレンチ３９の側壁および底
面の、少なくともｎ-型半導体層３３の露出面は酸化シ
リコン層４１で覆われ、この酸化シリコン層４１を介し
て例えばアルミニウム合金（一例としてアルジル）から
なるエミッタ電極４０がエミッタトレンチ３９内部に埋
設される。この酸化シリコン層４１とこの酸化シリコン
層４１を挟んで配設されたエミッタ電極４０及びｎ-型
半導体層３３とからコンデンサー４４が形成されてい
る。因みに酸化シリコン層４１の厚みは０．１〜２０μ
ｍの範囲で、必要とするコンデンサー容量に対応する所
定の厚さに設定される。エミッタ電極４０は、ｐ型半導
体層３５表面の周縁を介してｐ型半導体層３４とｎ+エ
ミッタ層３５とを短絡している。
面の、少なくともｎ-型半導体層３３の露出面は酸化シ
リコン層４１で覆われ、この酸化シリコン層４１を介し
て例えばアルミニウム合金（一例としてアルジル）から
なるエミッタ電極４０がエミッタトレンチ３９内部に埋
設される。この酸化シリコン層４１とこの酸化シリコン
層４１を挟んで配設されたエミッタ電極４０及びｎ-型
半導体層３３とからコンデンサー４４が形成されてい
る。因みに酸化シリコン層４１の厚みは０．１〜２０μ
ｍの範囲で、必要とするコンデンサー容量に対応する所
定の厚さに設定される。エミッタ電極４０は、ｐ型半導
体層３５表面の周縁を介してｐ型半導体層３４とｎ+エ
ミッタ層３５とを短絡している。
【００２６】次に動作について説明する。エミッタ電極
４０とコレクタ電極４２との間に所定のコレクタ電圧Ｖ
CEを印加した状態で、エミッタ電極４０とゲート電極３
８との間に所定のゲート電圧ＶGEを印加しゲートをオン
すると、ｐ型半導体層３４のチャネル領域４３がｎ型に
反転しチャネルが形成される。このチャネルを通じてエ
ミッタ電極４０から電子がｎ-型半導体層３３に注入さ
れる。この注入された電子によりｐ+コレクタ層３１と
ｎ-型半導体層３３との間が順バイアスされ、コレクタ
電極４２からｎ+バッファ層３２を経由してｎ-型半導体
層３３にホールが注入される。この結果電導度変調によ
りｎ-型半導体層３３の抵抗が大幅に低下しＩＧＢＴの
電流容量は増大する。この時のＩＧＢＴのコレクタ−エ
ミッタ間の電圧降下がオン電圧（ＶCE(S AT)）である。
４０とコレクタ電極４２との間に所定のコレクタ電圧Ｖ
CEを印加した状態で、エミッタ電極４０とゲート電極３
８との間に所定のゲート電圧ＶGEを印加しゲートをオン
すると、ｐ型半導体層３４のチャネル領域４３がｎ型に
反転しチャネルが形成される。このチャネルを通じてエ
ミッタ電極４０から電子がｎ-型半導体層３３に注入さ
れる。この注入された電子によりｐ+コレクタ層３１と
ｎ-型半導体層３３との間が順バイアスされ、コレクタ
電極４２からｎ+バッファ層３２を経由してｎ-型半導体
層３３にホールが注入される。この結果電導度変調によ
りｎ-型半導体層３３の抵抗が大幅に低下しＩＧＢＴの
電流容量は増大する。この時のＩＧＢＴのコレクタ−エ
ミッタ間の電圧降下がオン電圧（ＶCE(S AT)）である。
【００２７】次に、ＩＧＢＴのオン状態からオフ状態に
する際には、エミッタ電極４０とゲート電極３８との間
に印加されていたゲート電圧ＶGEを０Ｖまたは逆バイア
スにしゲートをオフすると、ｎ型に反転していたチャネ
ル領域４３がｐ型に戻り、エミッタ電極４０からの電子
の注入が停止する。その後ｎ-型半導体層３３に蓄積さ
れていた電子とホールはそれぞれコレクタ電極４２、エ
ミッタ電極４０へ抜けて行くか、または互いに再結合し
消滅する。
する際には、エミッタ電極４０とゲート電極３８との間
に印加されていたゲート電圧ＶGEを０Ｖまたは逆バイア
スにしゲートをオフすると、ｎ型に反転していたチャネ
ル領域４３がｐ型に戻り、エミッタ電極４０からの電子
の注入が停止する。その後ｎ-型半導体層３３に蓄積さ
れていた電子とホールはそれぞれコレクタ電極４２、エ
ミッタ電極４０へ抜けて行くか、または互いに再結合し
消滅する。
【００２８】このゲートオフの際、ゲートオン時に電導
度変調により電流容量が増大しｎ-型半導体層３３に蓄
積され残留していたホールは、コレクタ電極４２とエミ
ッタ電極４０との間に電圧が上昇してくると、エミッタ
電極４０に引き寄せられる。この時ホールの移動経路
は、一つはｎ-型半導体層３３とｐ型半導体層３４の接
合からｐ型半導体層３４に注入されエミッタ電極４０に
抜ける経路と、もう一つは酸化シリコン層４１とエミッ
タ電極４０とｎ-型半導体層３３とからなるコンデンサ
ー４４を経由してエミッタ電極４０に抜ける経路と、二
つ存在する。
度変調により電流容量が増大しｎ-型半導体層３３に蓄
積され残留していたホールは、コレクタ電極４２とエミ
ッタ電極４０との間に電圧が上昇してくると、エミッタ
電極４０に引き寄せられる。この時ホールの移動経路
は、一つはｎ-型半導体層３３とｐ型半導体層３４の接
合からｐ型半導体層３４に注入されエミッタ電極４０に
抜ける経路と、もう一つは酸化シリコン層４１とエミッ
タ電極４０とｎ-型半導体層３３とからなるコンデンサ
ー４４を経由してエミッタ電極４０に抜ける経路と、二
つ存在する。
【００２９】この後者の経路のコンデンサー４４がスナ
バ回路の容量として機能する。このコンデンサー４４は
エミッタ電極４０の下層に分散配置されていることによ
り、スナバ回路のコンデンサー容量として大きな容量を
容易に構成できるとともに、外付けスナバ回路に必要な
回路配線が不要もしくは大幅に短縮されることになる。
バ回路の容量として機能する。このコンデンサー４４は
エミッタ電極４０の下層に分散配置されていることによ
り、スナバ回路のコンデンサー容量として大きな容量を
容易に構成できるとともに、外付けスナバ回路に必要な
回路配線が不要もしくは大幅に短縮されることになる。
【００３０】特にトレンチゲート構造のＩＧＢＴは、従
来構造のプレーナゲート構造のＩＧＢＴに比較して接合
型ＦＥＴ効果に基づく電圧降下がなくなり、ターンオン
時にＶCE(SAT)が低くなり、電流密度が大となること、
またトレンチゲート構造のＩＧＢＴはプレーナゲート構
造のＩＧＢＴに比較してセルの微細化が可能でセルの数
も多く設けることができ、エミッタ電極４０とｐ型半導
体層３４とのコンタクトを広く取ることができ、ターン
オフ時にホールの抜ける経路が広くなることから、高速
スイッチングが可能となる。この結果トレンチゲート構
造のＩＧＢＴはプレーナゲート構造のＩＧＢＴに比較し
てdi/dtが大となり、外付けスナバ回路を設けたとして
も、その回路配線のインダクタンスがスパイク電圧の吸
収を妨げる場合もある。
来構造のプレーナゲート構造のＩＧＢＴに比較して接合
型ＦＥＴ効果に基づく電圧降下がなくなり、ターンオン
時にＶCE(SAT)が低くなり、電流密度が大となること、
またトレンチゲート構造のＩＧＢＴはプレーナゲート構
造のＩＧＢＴに比較してセルの微細化が可能でセルの数
も多く設けることができ、エミッタ電極４０とｐ型半導
体層３４とのコンタクトを広く取ることができ、ターン
オフ時にホールの抜ける経路が広くなることから、高速
スイッチングが可能となる。この結果トレンチゲート構
造のＩＧＢＴはプレーナゲート構造のＩＧＢＴに比較し
てdi/dtが大となり、外付けスナバ回路を設けたとして
も、その回路配線のインダクタンスがスパイク電圧の吸
収を妨げる場合もある。
【００３１】しかし、この実施例では回路配線が不要も
しくは大幅に短縮されることにより、スナバ回路の回路
インダクタンスが大幅に減少するので、エミッタ電極４
０の下層に分散配置されたコンデンサー４４により、ト
レンチゲート構造のＩＧＢＴに伴うdi/dtの増大による
スパイク電圧を容易に吸収することができる。
しくは大幅に短縮されることにより、スナバ回路の回路
インダクタンスが大幅に減少するので、エミッタ電極４
０の下層に分散配置されたコンデンサー４４により、ト
レンチゲート構造のＩＧＢＴに伴うdi/dtの増大による
スパイク電圧を容易に吸収することができる。
【００３２】更に、トレンチゲート構造のＩＧＢＴでは
電流密度が大となるとともにdi/dtの増大によるスパイ
ク電圧が高くなるので、スパイク電圧を吸収するための
スナバ回路のコンデンサーも勢い大容量化し、形状も大
形化する。従ってパワー素子は小形化が達成できるにも
拘らず、スナバ回路を含めた応用システムとして小形化
できなかった。しかしこの実施例のようにエミッタトレ
ンチ３９内部に薄く誘電体を埋設させることにより、単
位面積当たりの容量を高めると共に、エミッタトレンチ
３９内部に分散配置したコンデンサー４４を主電流経路
に設けることにより、小形大容量のコンデンサーが形成
でき、スナバ回路を含めたシステムとして小形化を達成
することができる。
電流密度が大となるとともにdi/dtの増大によるスパイ
ク電圧が高くなるので、スパイク電圧を吸収するための
スナバ回路のコンデンサーも勢い大容量化し、形状も大
形化する。従ってパワー素子は小形化が達成できるにも
拘らず、スナバ回路を含めた応用システムとして小形化
できなかった。しかしこの実施例のようにエミッタトレ
ンチ３９内部に薄く誘電体を埋設させることにより、単
位面積当たりの容量を高めると共に、エミッタトレンチ
３９内部に分散配置したコンデンサー４４を主電流経路
に設けることにより、小形大容量のコンデンサーが形成
でき、スナバ回路を含めたシステムとして小形化を達成
することができる。
【００３３】図５は、図１の実施例の一変形例である。
図５においては、酸化シリコン層４１の底面の形状が滑
らかな曲面を持たせたもので、このような形状にするこ
とにより、酸化シリコン層４１の形成が容易となる。図
６は、図１の実施例の他の一変形例である。図６におい
て、酸化シリコン層４１は、エミッタトレンチ３９の底
部とこの底部から開口までの側壁を覆うように、エミッ
タトレンチ３９の内部に埋設されている。さらに酸化シ
リコン層４１を薄膜状に形成し、エミッタトレンチ３９
の側壁の酸化シリコン層４１を介してエミッタ電極４０
がｎ-型半導体層３３と対向するように深く埋設されて
いる。他の構成は実施例１と同様である。
図５においては、酸化シリコン層４１の底面の形状が滑
らかな曲面を持たせたもので、このような形状にするこ
とにより、酸化シリコン層４１の形成が容易となる。図
６は、図１の実施例の他の一変形例である。図６におい
て、酸化シリコン層４１は、エミッタトレンチ３９の底
部とこの底部から開口までの側壁を覆うように、エミッ
タトレンチ３９の内部に埋設されている。さらに酸化シ
リコン層４１を薄膜状に形成し、エミッタトレンチ３９
の側壁の酸化シリコン層４１を介してエミッタ電極４０
がｎ-型半導体層３３と対向するように深く埋設されて
いる。他の構成は実施例１と同様である。
【００３４】このように酸化シリコン層４１を形成する
と、ｐ型半導体層３４はエミッタ電極４０と短絡してい
るため、コンデンサー４４の容量は実施例１の容量と同
等となるが、酸化シリコン層４１はエミッタトレンチ３
９の開口まで形成されているため実施例１に較べて酸化
シリコン層４１の形成が容易である。また酸化シリコン
層４１が薄膜状に形成されているために、コンデンサー
４４の容量を大きく設定することができる。
と、ｐ型半導体層３４はエミッタ電極４０と短絡してい
るため、コンデンサー４４の容量は実施例１の容量と同
等となるが、酸化シリコン層４１はエミッタトレンチ３
９の開口まで形成されているため実施例１に較べて酸化
シリコン層４１の形成が容易である。また酸化シリコン
層４１が薄膜状に形成されているために、コンデンサー
４４の容量を大きく設定することができる。
【００３５】実施例２ 図７はこの発明の他の実施例である絶縁ゲート型半導体
装置の部分断面図である。この実施例も実施例１同様ト
レンチゲート構造のＩＧＢＴである。図７において、ｐ
型半導体層３４はシリコンのｎ-型半導体層３３の表面
上にエピタキシャル成長させるか或はｎ-型半導体層３
３表面に不純物拡散することにより配設される。このｐ
型半導体層３４を覆ってｎ+エミッタ層３５が、エピタ
キシャル成長によるかまたはｐ型半導体層３４の表面に
不純物拡散することにより配設される。
装置の部分断面図である。この実施例も実施例１同様ト
レンチゲート構造のＩＧＢＴである。図７において、ｐ
型半導体層３４はシリコンのｎ-型半導体層３３の表面
上にエピタキシャル成長させるか或はｎ-型半導体層３
３表面に不純物拡散することにより配設される。このｐ
型半導体層３４を覆ってｎ+エミッタ層３５が、エピタ
キシャル成長によるかまたはｐ型半導体層３４の表面に
不純物拡散することにより配設される。
【００３６】エミッタトレンチ３９はｎ+エミッタ層３
５の表面に開口を有し、ｎ+エミッタ層３５の表面から
ｐ型半導体層３４を貫通してｎ-型半導体層３３に達す
る深さを有するように配設される。このエミッタトレン
チ３９の側壁および底面の、少なくともｎ-型半導体層
３３の露出面は酸化シリコン層４１で覆われるが、エミ
ッタトレンチ３９の側壁のｐ型半導体層３４およびｎ+
エミッタ層３５の露出面は酸化シリコン層４１で覆われ
ない表面を残し、エミッタトレンチ３９側壁に露出した
ｐ型半導体層３４とｎ+エミッタ層３５とがエミッタト
レンチ３９の内部に埋設されたエミッタ電極４０により
短絡される。他の構成は実施例１と同様である。
５の表面に開口を有し、ｎ+エミッタ層３５の表面から
ｐ型半導体層３４を貫通してｎ-型半導体層３３に達す
る深さを有するように配設される。このエミッタトレン
チ３９の側壁および底面の、少なくともｎ-型半導体層
３３の露出面は酸化シリコン層４１で覆われるが、エミ
ッタトレンチ３９の側壁のｐ型半導体層３４およびｎ+
エミッタ層３５の露出面は酸化シリコン層４１で覆われ
ない表面を残し、エミッタトレンチ３９側壁に露出した
ｐ型半導体層３４とｎ+エミッタ層３５とがエミッタト
レンチ３９の内部に埋設されたエミッタ電極４０により
短絡される。他の構成は実施例１と同様である。
【００３７】このようにエミッタトレンチ３９の内部で
エミッタ電極４０とｐ型半導体層３４とのコンタクトを
形成することが出来るから、チップ表面でエミッタ電極
４０とｐ型半導体層３４とのコンタクトを形成する必要
が無くなり、ｐ型半導体層３４とのコンタクトのための
表面積が不要となるとともに、コンタクトを形成するた
めのマスク合わせの余裕分も不必要となるために、単位
セルの範囲を短縮でき、セルの高密度化を図ることがで
きる。延いてはチップを小形化できる。
エミッタ電極４０とｐ型半導体層３４とのコンタクトを
形成することが出来るから、チップ表面でエミッタ電極
４０とｐ型半導体層３４とのコンタクトを形成する必要
が無くなり、ｐ型半導体層３４とのコンタクトのための
表面積が不要となるとともに、コンタクトを形成するた
めのマスク合わせの余裕分も不必要となるために、単位
セルの範囲を短縮でき、セルの高密度化を図ることがで
きる。延いてはチップを小形化できる。
【００３８】図８は、図７の実施例の一変形例の部分断
面図である。この変形例では図７の実施例のようにｎ+
エミッタ層３５がｐ型半導体層３４の表面を覆うように
配設されていなくて、エミッタトレンチ３９の内部に埋
設されるエミッタ電極４０とチップ表面に配設された従
来構造のエミッタ電極５０とが混在する様にしてチップ
を形成している。電力容量の小さいチップでは、スナバ
回路に必要なコンデンサー容量も少なくてよく、エミッ
タ電極４０と従来構造のエミッタ電極５０とを混在させ
た方が安価なチップが得られる。
面図である。この変形例では図７の実施例のようにｎ+
エミッタ層３５がｐ型半導体層３４の表面を覆うように
配設されていなくて、エミッタトレンチ３９の内部に埋
設されるエミッタ電極４０とチップ表面に配設された従
来構造のエミッタ電極５０とが混在する様にしてチップ
を形成している。電力容量の小さいチップでは、スナバ
回路に必要なコンデンサー容量も少なくてよく、エミッ
タ電極４０と従来構造のエミッタ電極５０とを混在させ
た方が安価なチップが得られる。
【００３９】実施例３ 図９はこの発明のさらに他の実施例である絶縁ゲート型
半導体装置の部分断面図である。この実施例も実施例１
同様トレンチゲート構造のＩＧＢＴである。図１０は、
図９のＤ−Ｄ矢視の部分平面図である。実施例３は、実
施例２のエミッタ電極４０をエミッタトレンチ３９の内
部に埋設する際に、酸化シリコン層４１とエミッタ電極
４０との間に抵抗体層を配設したものである。
半導体装置の部分断面図である。この実施例も実施例１
同様トレンチゲート構造のＩＧＢＴである。図１０は、
図９のＤ−Ｄ矢視の部分平面図である。実施例３は、実
施例２のエミッタ電極４０をエミッタトレンチ３９の内
部に埋設する際に、酸化シリコン層４１とエミッタ電極
４０との間に抵抗体層を配設したものである。
【００４０】図９および図１０において、５１は抵抗体
層としてのポリシリコン層である。エミッタトレンチ３
９はｎ+エミッタ層３５の表面に開口を有し、ｎ+エミッ
タ層３５の表面からｐ型半導体層３４を貫通してｎ-型
半導体層３３に達する深さを有するように配設される。
このエミッタトレンチ３９の側壁および底面の、ｎ-型
半導体層３３の露出面は薄膜状の酸化シリコン層４１で
覆われる。
層としてのポリシリコン層である。エミッタトレンチ３
９はｎ+エミッタ層３５の表面に開口を有し、ｎ+エミッ
タ層３５の表面からｐ型半導体層３４を貫通してｎ-型
半導体層３３に達する深さを有するように配設される。
このエミッタトレンチ３９の側壁および底面の、ｎ-型
半導体層３３の露出面は薄膜状の酸化シリコン層４１で
覆われる。
【００４１】この酸化シリコン層４１を介してエミッタ
トレンチ３９の内部にポリシリコン層５１が埋設され
る。この酸化シリコン層４１とポリシリコン５１の上層
に例えばアルミ合金（一例としてアルジル）が埋設され
エミッタ電極４０とされる。エミッタトレンチ３９の側
壁および底面の、ｎ-型半導体層３３の露出面は酸化シ
リコン層４１で覆われるが、エミッタトレンチ３９の側
壁のｐ型半導体層３４およびｎ+エミッタ層３５の露出
面は酸化シリコン層４１で覆われない表面を残し、エミ
ッタトレンチ３９の内部に埋設されるエミッタ電極４０
によりエミッタトレンチ３９側壁でｐ型半導体層３４と
ｎ+エミッタ層３５とが短絡される。他の構成は実施例
７と同様である。
トレンチ３９の内部にポリシリコン層５１が埋設され
る。この酸化シリコン層４１とポリシリコン５１の上層
に例えばアルミ合金（一例としてアルジル）が埋設され
エミッタ電極４０とされる。エミッタトレンチ３９の側
壁および底面の、ｎ-型半導体層３３の露出面は酸化シ
リコン層４１で覆われるが、エミッタトレンチ３９の側
壁のｐ型半導体層３４およびｎ+エミッタ層３５の露出
面は酸化シリコン層４１で覆われない表面を残し、エミ
ッタトレンチ３９の内部に埋設されるエミッタ電極４０
によりエミッタトレンチ３９側壁でｐ型半導体層３４と
ｎ+エミッタ層３５とが短絡される。他の構成は実施例
７と同様である。
【００４２】このような構成にした場合は、ゲートオフ
の際、ｎ-型半導体層３３に蓄積され残留していたホー
ルがエミッタ電極４０に抜ける移動経路の一つである、
酸化シリコン層４１とエミッタ電極４０とｎ-型半導体
層３３とからなるコンデンサー４４を経由してエミッタ
電極４０と接続された経路において、ポリシリコン層５
１が配設されることにより、コンデンサー４４とポリシ
リコン層５１の抵抗が直列接続されたことになり、この
経路を流れるホール電流の電流制限が可能となり、酸化
シリコン層４１とポリシリコン層５１との厚さを適切に
設定することによりＣＲ時定数を調整し、スパイク電圧
の発振を効果的に防止することが可能となる。
の際、ｎ-型半導体層３３に蓄積され残留していたホー
ルがエミッタ電極４０に抜ける移動経路の一つである、
酸化シリコン層４１とエミッタ電極４０とｎ-型半導体
層３３とからなるコンデンサー４４を経由してエミッタ
電極４０と接続された経路において、ポリシリコン層５
１が配設されることにより、コンデンサー４４とポリシ
リコン層５１の抵抗が直列接続されたことになり、この
経路を流れるホール電流の電流制限が可能となり、酸化
シリコン層４１とポリシリコン層５１との厚さを適切に
設定することによりＣＲ時定数を調整し、スパイク電圧
の発振を効果的に防止することが可能となる。
【００４３】実施例４ 図１１はこの発明のさらに他の実施例である絶縁ゲート
型半導体装置の部分断面図である。この実施例は従来型
のプレーナゲート構造を有するＩＧＢＴに適用したもの
である。図１１において、６０は第２の半導体層として
のｐ型半導体層でｎ-型半導体層３３の表面に島状に配
設されている。６１はゲート絶縁膜、６２はゲート電
極、６３はチャネル領域である。他の構成は実施例２と
同様である。
型半導体装置の部分断面図である。この実施例は従来型
のプレーナゲート構造を有するＩＧＢＴに適用したもの
である。図１１において、６０は第２の半導体層として
のｐ型半導体層でｎ-型半導体層３３の表面に島状に配
設されている。６１はゲート絶縁膜、６２はゲート電
極、６３はチャネル領域である。他の構成は実施例２と
同様である。
【００４４】この実施例ではゲート構造が実施例１と異
なっているが、ＩＧＢＴとしての動作は同じである。従
って酸化シリコン層４１をエミッタ電極４０とｎ-型半
導体層３３との間に配設しコンデンサー４４を形成し、
このコンデンサー４４がエミッタ電極４０の下層に分散
配置されることにより、外付けスナバ回路に必要な回路
配線が不要もしくは大幅に短縮されることになる。この
ためスナバ回路の回路インダクタンスが大幅に減少する
ので、di/dtの増大によるスパイク電圧を容易に吸収す
ることができる。延いては大形化するスナバ回路のコン
デンサーが不要となり、スナバ回路を含めた応用システ
ム全体として小形化を達成することができる。
なっているが、ＩＧＢＴとしての動作は同じである。従
って酸化シリコン層４１をエミッタ電極４０とｎ-型半
導体層３３との間に配設しコンデンサー４４を形成し、
このコンデンサー４４がエミッタ電極４０の下層に分散
配置されることにより、外付けスナバ回路に必要な回路
配線が不要もしくは大幅に短縮されることになる。この
ためスナバ回路の回路インダクタンスが大幅に減少する
ので、di/dtの増大によるスパイク電圧を容易に吸収す
ることができる。延いては大形化するスナバ回路のコン
デンサーが不要となり、スナバ回路を含めた応用システ
ム全体として小形化を達成することができる。
【００４５】実施例５ 図１２はこの発明のさらに他の実施例である絶縁ゲート
型半導体装置の部分断面図である。この実施例はプレー
ナゲート構造を有するＶＤＭＯＳに適用したものであ
る。
型半導体装置の部分断面図である。この実施例はプレー
ナゲート構造を有するＶＤＭＯＳに適用したものであ
る。
【００４６】実施例１〜実施例５はＩＧＢＴの電導度変
調に伴ってｎ-型半導体層３３に蓄積されたホールが、
ターンオフに際してエミッタ電極４０に抜ける移動経路
の一つとして、酸化シリコン層４１とエミッタ電極４０
とｎ-型半導体層３３とからなるコンデンサー４４を形
成し、ターンオフの際のスパイク電圧を防止するスナバ
回路のコンデンサーとするものであるが、この実施例
は、酸化シリコン層４１とソース電極６４とｎ-型半導
体層３３とからなるコンデンサー４４をＶＤＭＯＳのス
パイク電圧によるゲート絶縁膜の破壊を防止するための
スナバ回路のコンデンサーとし、またＶＤＭＯＳの寄生
トランジスタのターンオンを防止するためのコンデンサ
ーとするものである。
調に伴ってｎ-型半導体層３３に蓄積されたホールが、
ターンオフに際してエミッタ電極４０に抜ける移動経路
の一つとして、酸化シリコン層４１とエミッタ電極４０
とｎ-型半導体層３３とからなるコンデンサー４４を形
成し、ターンオフの際のスパイク電圧を防止するスナバ
回路のコンデンサーとするものであるが、この実施例
は、酸化シリコン層４１とソース電極６４とｎ-型半導
体層３３とからなるコンデンサー４４をＶＤＭＯＳのス
パイク電圧によるゲート絶縁膜の破壊を防止するための
スナバ回路のコンデンサーとし、またＶＤＭＯＳの寄生
トランジスタのターンオンを防止するためのコンデンサ
ーとするものである。
【００４７】図１２において、３２はｎ+型半導体層で
あるｎ+バッファ層、３３はｎ-型半導体層で、ｎ+バッ
ファ層３２とｎ-型半導体層３３とから第１の半導体層
を構成する。６０は第２の半導体層としてのｐ型半導体
層、３５は第３の半導体層としてのｎ+型半導体層で、
この実施例ではｎ+ソース層、６１は絶縁膜としてのゲ
ート絶縁膜、６２は制御電極としてのゲート電極、６３
はチャネル領域、６５は凹部としての、ソース電極を配
設するためのトレンチ（以下ソーストレンチという）、
４１は誘電体層としての酸化シリコン層、６４は第１の
主電極としてのソース電極、６６は第２の主電極として
のドレイン電極である。
あるｎ+バッファ層、３３はｎ-型半導体層で、ｎ+バッ
ファ層３２とｎ-型半導体層３３とから第１の半導体層
を構成する。６０は第２の半導体層としてのｐ型半導体
層、３５は第３の半導体層としてのｎ+型半導体層で、
この実施例ではｎ+ソース層、６１は絶縁膜としてのゲ
ート絶縁膜、６２は制御電極としてのゲート電極、６３
はチャネル領域、６５は凹部としての、ソース電極を配
設するためのトレンチ（以下ソーストレンチという）、
４１は誘電体層としての酸化シリコン層、６４は第１の
主電極としてのソース電極、６６は第２の主電極として
のドレイン電極である。
【００４８】この実施例のＶＤＭＯＳは、ｎ型シリコン
基板の一方の面に不純物拡散により形成されるｎ+バッ
ファ層３２が配設され、もう一方の主面に不純物拡散に
より形成されるｐ型半導体層６０が島状に配設される。
このｐ型半導体層６０の周縁と間隔を設ける様にして、
不純物拡散により形成されたｎ+ソース層３５が配設さ
れる。このｎ+ソース層３５とｎ-型半導体層３３の露出
面に挟まれたｐ型半導体層６０の表面上にゲート絶縁膜
６１が配設され、このゲート絶縁膜６１の表面上にゲー
ト電極６２が配設される。
基板の一方の面に不純物拡散により形成されるｎ+バッ
ファ層３２が配設され、もう一方の主面に不純物拡散に
より形成されるｐ型半導体層６０が島状に配設される。
このｐ型半導体層６０の周縁と間隔を設ける様にして、
不純物拡散により形成されたｎ+ソース層３５が配設さ
れる。このｎ+ソース層３５とｎ-型半導体層３３の露出
面に挟まれたｐ型半導体層６０の表面上にゲート絶縁膜
６１が配設され、このゲート絶縁膜６１の表面上にゲー
ト電極６２が配設される。
【００４９】ｎ+ソース層３５の表面には、この表面に
開口を有し、ｎ+ソース層３５の表面からｎ+ソース層３
５とその下層にあるｐ型半導体層３４とを貫通しｎ-型
半導体層３３に達する深さを有するソーストレンチ６５
が配設される。このソーストレンチ６５の側壁および底
面の、少なくともｎ-型半導体層３３の露出面は酸化シ
リコン層４１で覆われ、この酸化シリコン層４１を介し
て例えばアルミニウム合金からなるソース電極６４がソ
ースとレンチ６５内部に埋設される。この酸化シリコン
層４１とこの酸化シリコン層４１を挟んで配設されたソ
ース電極４０及びｎ-型半導体層３３とからコンデンサ
ー４４が形成されている。因みに酸化シリコン層４１の
厚みは０．１〜２０μｍの範囲で、必要とするコンデン
サー容量に対応する所定の厚さに設定される。
開口を有し、ｎ+ソース層３５の表面からｎ+ソース層３
５とその下層にあるｐ型半導体層３４とを貫通しｎ-型
半導体層３３に達する深さを有するソーストレンチ６５
が配設される。このソーストレンチ６５の側壁および底
面の、少なくともｎ-型半導体層３３の露出面は酸化シ
リコン層４１で覆われ、この酸化シリコン層４１を介し
て例えばアルミニウム合金からなるソース電極６４がソ
ースとレンチ６５内部に埋設される。この酸化シリコン
層４１とこの酸化シリコン層４１を挟んで配設されたソ
ース電極４０及びｎ-型半導体層３３とからコンデンサ
ー４４が形成されている。因みに酸化シリコン層４１の
厚みは０．１〜２０μｍの範囲で、必要とするコンデン
サー容量に対応する所定の厚さに設定される。
【００５０】通常ＶＤＭＯＳはインバータまたはサーボ
などのブリッジ回路に組み、インダクタンス負荷のもと
で使用する場合が多い。このようなブリッジ回路でＶＤ
ＭＯＳのドレイン側のｐｎ接合をフライホールダイオー
ドに用いると、スイッチオングの際、フライホールダイ
オードに回生電流が流れ、ｎ+ソース層３５とｐ型半導
体層６０とｎ-型半導体層３３とから構成される寄生ｎ
ｐｎトランジスタのベースであるｐ型半導体層６０に蓄
積電荷が溜り、ついでフライホールダイオードがリカバ
ーし、ｐ型半導体層６０とｎ-型半導体層３３との接合
容量とこのときのdV/dTにより、ＶＤＭＯＳのドレイン
−ソース電圧ＶDSが増加し、寄生ｎｐｎトランジスタが
オンし、アーム短絡をおこす。これを防止するため、通
常は高速ダイオードを外付けした製品を使用する。
などのブリッジ回路に組み、インダクタンス負荷のもと
で使用する場合が多い。このようなブリッジ回路でＶＤ
ＭＯＳのドレイン側のｐｎ接合をフライホールダイオー
ドに用いると、スイッチオングの際、フライホールダイ
オードに回生電流が流れ、ｎ+ソース層３５とｐ型半導
体層６０とｎ-型半導体層３３とから構成される寄生ｎ
ｐｎトランジスタのベースであるｐ型半導体層６０に蓄
積電荷が溜り、ついでフライホールダイオードがリカバ
ーし、ｐ型半導体層６０とｎ-型半導体層３３との接合
容量とこのときのdV/dTにより、ＶＤＭＯＳのドレイン
−ソース電圧ＶDSが増加し、寄生ｎｐｎトランジスタが
オンし、アーム短絡をおこす。これを防止するため、通
常は高速ダイオードを外付けした製品を使用する。
【００５１】しかしこの実施例のＶＤＭＯＳでは、酸化
シリコン層４１とこの酸化シリコン層４１を挟んで配設
されたソース電極４０及びｎ-型半導体層３３とからコ
ンデンサー４４を構成することにより、ｐ型半導体層６
０とｎ-型半導体層３３との接合容量と並列にコンデン
サーを挿入することになり、ｐ型半導体層６０とｎ-型
半導体層３３との接合容量を通る電荷を減少させ、寄生
ｎｐｎトランジスタがオンすることを防止し、アーム短
絡を防止する。
シリコン層４１とこの酸化シリコン層４１を挟んで配設
されたソース電極４０及びｎ-型半導体層３３とからコ
ンデンサー４４を構成することにより、ｐ型半導体層６
０とｎ-型半導体層３３との接合容量と並列にコンデン
サーを挿入することになり、ｐ型半導体層６０とｎ-型
半導体層３３との接合容量を通る電荷を減少させ、寄生
ｎｐｎトランジスタがオンすることを防止し、アーム短
絡を防止する。
【００５２】また、ＶＤＭＯＳがターンオフしたとき
に、ドレイン−ソース間に極めて立上りの大きな過渡電
圧が印加されるモードがある。このときｐ型半導体層６
０とｎ-型半導体層３３との接合容量とこのときのdV/dT
により、ゲート−ソース間電圧を上昇させ、ＶＤＭＯＳ
を一時的にオンしアーム短絡をおこす場合がある。しか
しこのような場合にも、この実施例のＶＤＭＯＳでは、
ｐ型半導体層６０とｎ-型半導体層３３との接合容量と
並列にコンデンサーを挿入することになり、ｐ型半導体
層６０とｎ-型半導体層３３との接合容量を通る電荷を
減少させ、寄生ｎｐｎトランジスタがオンすることを防
止し、アーム短絡を防止する。
に、ドレイン−ソース間に極めて立上りの大きな過渡電
圧が印加されるモードがある。このときｐ型半導体層６
０とｎ-型半導体層３３との接合容量とこのときのdV/dT
により、ゲート−ソース間電圧を上昇させ、ＶＤＭＯＳ
を一時的にオンしアーム短絡をおこす場合がある。しか
しこのような場合にも、この実施例のＶＤＭＯＳでは、
ｐ型半導体層６０とｎ-型半導体層３３との接合容量と
並列にコンデンサーを挿入することになり、ｐ型半導体
層６０とｎ-型半導体層３３との接合容量を通る電荷を
減少させ、寄生ｎｐｎトランジスタがオンすることを防
止し、アーム短絡を防止する。
【００５３】また、ソース電極６４の下層に容量を分散
配置し、容量を増加させることにより、dV/dTを減少さ
せスパイク電圧を低下させることができる。従ってこの
実施例のＶＤＭＯＳでは、特別に高速ダイオードを外付
けさせることなく、ブリッジ回路用ＶＤＭＯＳとして構
成することができ、モジュールの小形化が可能となる。
また外付けスナバ回路が不要となり、応用システムとし
ての小形化が可能となる。
配置し、容量を増加させることにより、dV/dTを減少さ
せスパイク電圧を低下させることができる。従ってこの
実施例のＶＤＭＯＳでは、特別に高速ダイオードを外付
けさせることなく、ブリッジ回路用ＶＤＭＯＳとして構
成することができ、モジュールの小形化が可能となる。
また外付けスナバ回路が不要となり、応用システムとし
ての小形化が可能となる。
【００５４】また、この実施例では、ソーストレンチ６
５の側壁および底面の、ｎ-型半導体層３３の露出面は
酸化シリコン層４１で覆われるが、ソーストレンチ６５
の側壁のｐ型半導体層６０およびｎ+ソース層３５の露
出面は酸化シリコン層４１で覆われない表面を残し、ソ
ーストレンチ６５の内部に埋設されるソース電極６４に
よりソーストレンチ６５側壁でｐ型半導体層３４とｎ+
型半導体層３５とが短絡される。従ってソーストレンチ
６５の内部でソース電極６４とｐ型半導体層３４とのコ
ンタクトを形成することが出来るから、チップ表面での
コンタクトを形成する必要が無くなり、ｐ型半導体層３
４とのコンタクトのための表面積が不要となるととも
に、コンタクトを形成するためのマスク合わせの余裕分
も不必要となるために、単位セルの範囲を短縮でき、セ
ルの高密度化を図ることができる。延いてはチップを小
形化できる。
５の側壁および底面の、ｎ-型半導体層３３の露出面は
酸化シリコン層４１で覆われるが、ソーストレンチ６５
の側壁のｐ型半導体層６０およびｎ+ソース層３５の露
出面は酸化シリコン層４１で覆われない表面を残し、ソ
ーストレンチ６５の内部に埋設されるソース電極６４に
よりソーストレンチ６５側壁でｐ型半導体層３４とｎ+
型半導体層３５とが短絡される。従ってソーストレンチ
６５の内部でソース電極６４とｐ型半導体層３４とのコ
ンタクトを形成することが出来るから、チップ表面での
コンタクトを形成する必要が無くなり、ｐ型半導体層３
４とのコンタクトのための表面積が不要となるととも
に、コンタクトを形成するためのマスク合わせの余裕分
も不必要となるために、単位セルの範囲を短縮でき、セ
ルの高密度化を図ることができる。延いてはチップを小
形化できる。
【００５５】図１３は、この実施例の変形例を示す部分
断面図である。この変形例はトレンチゲート構造を有す
るＶＤＭＯＳに適用したものである。図１３の構成は、
実施例２のＩＧＢＴのｐ+型半導体層３１を省いた構成
となっている。動作は図１２のプレーナゲート構造のＶ
ＤＭＯＳと同様である。このような構成にすることによ
り、チップ表面にチャネル領域を配設する必要がなく、
さらにチップの小形化、単位セルの高密度化が可能とな
る。ところで、上記説明ではこの発明をｎチャネルのＩ
ＧＢＴまたはＭＯＳＦＥＴについて説明してきたが、ｐ
チャネルのＩＧＢＴまたはＭＯＳＦＥＴについてこの発
明を適用できることは云うまでもない。
断面図である。この変形例はトレンチゲート構造を有す
るＶＤＭＯＳに適用したものである。図１３の構成は、
実施例２のＩＧＢＴのｐ+型半導体層３１を省いた構成
となっている。動作は図１２のプレーナゲート構造のＶ
ＤＭＯＳと同様である。このような構成にすることによ
り、チップ表面にチャネル領域を配設する必要がなく、
さらにチップの小形化、単位セルの高密度化が可能とな
る。ところで、上記説明ではこの発明をｎチャネルのＩ
ＧＢＴまたはＭＯＳＦＥＴについて説明してきたが、ｐ
チャネルのＩＧＢＴまたはＭＯＳＦＥＴについてこの発
明を適用できることは云うまでもない。
【００５６】
【発明の効果】この発明は以上説明したように構成され
ているので以下に示すような効果がある。第１の発明の
ように構成された絶縁ゲート型半導体装置は、誘電体層
を介して第２の主電極が配設された凹部を有し、凹部に
配設された誘電体層を用いることにより主電流経路にコ
ンデンサー容量を設けることができ、スイッチング時に
スナバ回路のコンデンサーとしての機能をもたせること
ができるので、チップにコンデンサー容量が分散配置さ
れ、スナバ回路の配線インダクタンスに伴うスパイク電
圧を小さくすることができる。さらにスパイク電圧を防
止するスナバ回路を小形に構成でき、延いてはスナバ回
路を含めた応用システムを小型化できる。
ているので以下に示すような効果がある。第１の発明の
ように構成された絶縁ゲート型半導体装置は、誘電体層
を介して第２の主電極が配設された凹部を有し、凹部に
配設された誘電体層を用いることにより主電流経路にコ
ンデンサー容量を設けることができ、スイッチング時に
スナバ回路のコンデンサーとしての機能をもたせること
ができるので、チップにコンデンサー容量が分散配置さ
れ、スナバ回路の配線インダクタンスに伴うスパイク電
圧を小さくすることができる。さらにスパイク電圧を防
止するスナバ回路を小形に構成でき、延いてはスナバ回
路を含めた応用システムを小型化できる。
【００５７】第２の発明のように構成された絶縁ゲート
型半導体装置は、絶縁膜を介して制御電極が配設された
第１の凹部と誘電体層を介して第２の主電極が配設され
た第２の凹部とを有し、第２の凹部に配設された誘電体
層を用いることにより主電流経路にコンデンサー容量を
設けることができ、スイッチング時にスナバ回路のコン
デンサーとしての機能をもたせることができるので、チ
ップにコンデンサー容量が分散配置され、スイッチング
速度が大きい場合においてもスナバ回路の配線インダク
タンスに伴うスパイク電圧を効果的に小さくすることが
できる。さらにスパイク電圧を防止するスナバ回路を小
形に構成でき、延いてはスナバ回路を含めたシステムを
小型化できる。
型半導体装置は、絶縁膜を介して制御電極が配設された
第１の凹部と誘電体層を介して第２の主電極が配設され
た第２の凹部とを有し、第２の凹部に配設された誘電体
層を用いることにより主電流経路にコンデンサー容量を
設けることができ、スイッチング時にスナバ回路のコン
デンサーとしての機能をもたせることができるので、チ
ップにコンデンサー容量が分散配置され、スイッチング
速度が大きい場合においてもスナバ回路の配線インダク
タンスに伴うスパイク電圧を効果的に小さくすることが
できる。さらにスパイク電圧を防止するスナバ回路を小
形に構成でき、延いてはスナバ回路を含めたシステムを
小型化できる。
【００５８】第３の発明のように構成された絶縁ゲート
型半導体装置は、さらに素子全体のチャネル幅を広くす
ることができるので、大容量の素子を構成できる。第４
の発明のように構成された絶縁ゲート型半導体装置は、
さらに第４の半導体層を有しターンオフ時に第１の半導
体層のキャリアの一部を凹部または第２の凹部に配設さ
れた誘電体層によるコンデンサー容量を介して第１の主
電極に移動させることができ、スナバ回路のコンデンサ
ーとしての機能をもたせることができるので、ターンオ
フ時においてもスパイク電圧を小さくすることができ
る。
型半導体装置は、さらに素子全体のチャネル幅を広くす
ることができるので、大容量の素子を構成できる。第４
の発明のように構成された絶縁ゲート型半導体装置は、
さらに第４の半導体層を有しターンオフ時に第１の半導
体層のキャリアの一部を凹部または第２の凹部に配設さ
れた誘電体層によるコンデンサー容量を介して第１の主
電極に移動させることができ、スナバ回路のコンデンサ
ーとしての機能をもたせることができるので、ターンオ
フ時においてもスパイク電圧を小さくすることができ
る。
【００５９】第５の発明のように構成された絶縁ゲート
型半導体装置は、誘電体層と第１の主電極との間に抵抗
体層をさらに設けているので、ターンオフ時に誘電体層
を流れる電流制限が可能となりＣＲ時定数による発振防
止ができるとともに誘電体層を薄くできるから、ターン
オフ時においてスパイク電圧を効果的に小さくすること
ができる。
型半導体装置は、誘電体層と第１の主電極との間に抵抗
体層をさらに設けているので、ターンオフ時に誘電体層
を流れる電流制限が可能となりＣＲ時定数による発振防
止ができるとともに誘電体層を薄くできるから、ターン
オフ時においてスパイク電圧を効果的に小さくすること
ができる。
【図１】 この発明の一実施例である絶縁ゲート型半導
体装置の部分断面図である。
体装置の部分断面図である。
【図２】 図１の絶縁ゲート型半導体装置のＡ−Ａ矢視
の部分平面図である。
の部分平面図である。
【図３】 図１の絶縁ゲート型半導体装置のＢ−Ｂ矢視
の部分平面図である。
の部分平面図である。
【図４】 図１の絶縁ゲート型半導体装置のＣ−Ｃ矢視
の部分平面図である。
の部分平面図である。
【図５】 図１の絶縁ゲート型半導体装置の一変形例で
ある。
ある。
【図６】 図１の絶縁ゲート型半導体装置の一変形例で
ある。
ある。
【図７】 この発明の他の実施例である絶縁ゲート型半
導体装置の部分断面図である。
導体装置の部分断面図である。
【図８】 図７の絶縁ゲート型半導体装置の一変形例で
ある。
ある。
【図９】 この発明のさらに他の実施例である絶縁ゲー
ト型半導体装置の部分断面図である。
ト型半導体装置の部分断面図である。
【図１０】 図９の絶縁ゲート型半導体装置のＤ−Ｄ矢
視の部分平面図である。
視の部分平面図である。
【図１１】 この発明のさらに他の実施例である絶縁ゲ
ート型半導体装置の部分断面図である。
ート型半導体装置の部分断面図である。
【図１２】 この発明のさらに他の実施例である絶縁ゲ
ート型半導体装置の部分断面図である。
ート型半導体装置の部分断面図である。
【図１３】 図１２の絶縁ゲート型半導体装置の一変形
例である。
例である。
【図１４】 従来の絶縁ゲート型半導体装置の部分断面
図である。
図である。
【図１５】 従来の絶縁ゲート型半導体装置のスパイク
電圧を示すグラフである。
電圧を示すグラフである。
３１ ｐ+型半導体層、 ３２ ｎ+バッファ層、
３３ ｎ-型半導体層、 ３４ ｐ型半導体層、
３５ ｎ+型半導体層、 ３６ ゲートトレンチ、
３７ ゲート絶縁膜、 ３８ ゲート電極、 ３
９ エミッタトレンチ、 ４０ エミッタ電極、
４１ 酸化シリコン層、 ４２ コレクタ電極 ５
１ ポリシリコン層
３３ ｎ-型半導体層、 ３４ ｐ型半導体層、
３５ ｎ+型半導体層、 ３６ ゲートトレンチ、
３７ ゲート絶縁膜、 ３８ ゲート電極、 ３
９ エミッタトレンチ、 ４０ エミッタ電極、
４１ 酸化シリコン層、 ４２ コレクタ電極 ５
１ ポリシリコン層
Claims (5)
- 【請求項１】 第１と第２の主面を有する第１導電型の
第１の半導体層と、 この第１の半導体層の第１の主面に選択的に、もしくは
第１の主面上に配設された第２導電型の第２の半導体層
と、 この第２の半導体層の表面に選択的に配設された第１導
電型の第３の半導体層と、 この第３の半導体層の表面もしくは上記第２の半導体層
の露出面に開口を有し、この開口から上記第１の半導体
層に達する深さを有するように配設された凹部と、 この凹部の上記第１の半導体層の露出面を覆うように上
記凹部に配設された誘電体層と、 この誘電体層を介して上記凹部に配設されるとともに上
記第２の半導体層と第３の半導体層とを短絡した第１の
主電極と、 上記第１の半導体層の第２の主面上に配設された第２の
主電極と、 上記第１の半導体層と第３の半導体層とで挟まれた上記
第２の半導体層表面上に絶縁膜を介して配設された制御
電極と、を備えた絶縁ゲート型半導体装置。 - 【請求項２】 第１と第２の主面を有する第１導電型の
第１の半導体層と、 この第１の半導体層の第１の主面に選択的に、もしくは
第１の主面上に配設された第２導電型の第２の半導体層
と、 この第２の半導体層の表面に選択的に配設された第１導
電型の第３の半導体層と、 この第３の半導体層の表面に開口を有し、この開口から
上記第１の半導体層に達する深さを有するように配設さ
れた第１の凹部と、 この第１の凹部の内壁に配設された絶縁膜と、 この絶縁膜を介して上記第２の半導体層と対向するよう
に上記第１の凹部に配設された制御電極と、 上記第３の半導体層の表面もしくは上記第２の半導体層
の露出面に開口を有し、この開口から上記第１の半導体
層に達する深さを有するとともに上記第１の凹部に並行
するように配設された第２の凹部と、 この第２の凹部の上記第１の半導体層の露出面を覆うよ
うに上記第２の凹部に配設された誘電体層と、 この誘電体層を介して上記第２の凹部に配設されるとと
もに上記第２の半導体層と第３の半導体層とを短絡した
第１の主電極と、 上記第１の半導体層の第２の主面上に配設された第２の
主電極と、を備えた絶縁ゲート型半導体装置。 - 【請求項３】 上記第１および第２の凹部が互いに並行
する溝形状となるように配設されたことを特徴とする請
求項２記載の絶縁ゲート型半導体装置。 - 【請求項４】 上記第１の半導体層の第２の主面上に配
設された第２導電型の第４の半導体層を介して上記第２
の主電極が配設されたことを特徴とする請求項１乃至請
求項３のいずれか１項に記載の絶縁ゲート型半導体装
置。 - 【請求項５】 上記誘電体層と第１の主電極との間に抵
抗体層をさらに配設したことを特徴とする請求項４記載
の絶縁ゲート型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02157795A JP3325736B2 (ja) | 1995-02-09 | 1995-02-09 | 絶縁ゲート型半導体装置 |
| US08/561,255 US5623152A (en) | 1995-02-09 | 1995-11-21 | Insulated gate semiconductor device |
| DE69600801T DE69600801T2 (de) | 1995-02-09 | 1996-01-29 | Halbleiterbauelement mit isoliertem Gate |
| EP96101231A EP0726602B1 (en) | 1995-02-09 | 1996-01-29 | Insulated gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02157795A JP3325736B2 (ja) | 1995-02-09 | 1995-02-09 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08222728A true JPH08222728A (ja) | 1996-08-30 |
| JP3325736B2 JP3325736B2 (ja) | 2002-09-17 |
Family
ID=12058897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02157795A Expired - Fee Related JP3325736B2 (ja) | 1995-02-09 | 1995-02-09 | 絶縁ゲート型半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5623152A (ja) |
| EP (1) | EP0726602B1 (ja) |
| JP (1) | JP3325736B2 (ja) |
| DE (1) | DE69600801T2 (ja) |
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