JP2024001290A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2024001290A JP2024001290A JP2023186531A JP2023186531A JP2024001290A JP 2024001290 A JP2024001290 A JP 2024001290A JP 2023186531 A JP2023186531 A JP 2023186531A JP 2023186531 A JP2023186531 A JP 2023186531A JP 2024001290 A JP2024001290 A JP 2024001290A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating
- semiconductor
- type
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 167
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 19
- 239000010703 silicon Substances 0.000 claims abstract description 19
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 10
- 239000001301 oxygen Substances 0.000 claims abstract description 10
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 abstract 8
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 230000005684 electric field Effects 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 7
- 239000000758 substrate Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】オン抵抗を低減可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００において、ゲート電極１０は、第１導電形の第１半導体領域１から第２導電形の第２半導体領域２に向かう第１方向Ｚに垂直な第２方向Ｘにおいて、ゲート絶縁層１１を介して、第１半導体領域の一部、第２半導体領域及び第１導電形の第３半導体領域３の一部と並ぶ。絶縁部２０は、ゲート電極の上に設けられ、第２方向において第３半導体領域の別の一部と並ぶ。絶縁部は、シリコン及び酸素を含む第１絶縁領域２１と、第１絶縁領域の上に設けられ、シリコン及び窒素を含む第２絶縁領域２２と、シリコン及び酸素を含む第３絶縁領域２３と、を含む。第２電極３２は、第３半導体領域及び絶縁部の上に設けられ、第２半導体領域及び第３半導体領域と電気的に接続されている。
【選択図】図１
【解決手段】半導体装置１００において、ゲート電極１０は、第１導電形の第１半導体領域１から第２導電形の第２半導体領域２に向かう第１方向Ｚに垂直な第２方向Ｘにおいて、ゲート絶縁層１１を介して、第１半導体領域の一部、第２半導体領域及び第１導電形の第３半導体領域３の一部と並ぶ。絶縁部２０は、ゲート電極の上に設けられ、第２方向において第３半導体領域の別の一部と並ぶ。絶縁部は、シリコン及び酸素を含む第１絶縁領域２１と、第１絶縁領域の上に設けられ、シリコン及び窒素を含む第２絶縁領域２２と、シリコン及び酸素を含む第３絶縁領域２３と、を含む。第２電極３２は、第３半導体領域及び絶縁部の上に設けられ、第２半導体領域及び第３半導体領域と電気的に接続されている。
【選択図】図１
Description
本発明の実施形態は、半導体装置及びその製造方法に関する。
Metal-Oxide-Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置のオン抵抗は、低いことが望ましい。
本発明が解決しようとする課題は、オン抵抗を低減可能な半導体装置及びその製造方法を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、絶縁部と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の上に設けられている。前記ゲート電極は、前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の一部と並ぶ。前記絶縁部は、前記ゲート電極の上に設けられ、前記第２方向において前記第３半導体領域の別の一部と並ぶ。前記絶縁部は、シリコン及び酸素を含む第１絶縁領域と、前記第１絶縁領域の上に設けられ、シリコン及び窒素を含む第２絶縁領域と、を含む。前記第２電極は、前記第３半導体領域及び前記絶縁部の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続されている。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、実施形態に半導体装置を表す斜視断面図である。
実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。図１に表したように、実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、ゲート電極１０、ゲート絶縁層１１、絶縁部２０、ドレイン電極３１（第１電極）、及びソース電極３２（第２電極）を含む。
実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。図１に表したように、実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、ゲート電極１０、ゲート絶縁層１１、絶縁部２０、ドレイン電極３１（第１電極）、及びソース電極３２（第２電極）を含む。
実施形態の説明では、ＸＹＺ直交座標系を用いる。ｎ－形ドリフト領域１からｐ形ベース領域２に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、説明のために、ｎ－形ドリフト領域１からｐ形ベース領域２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ｎ－形ドリフト領域１とｐ形ベース領域２との相対的な位置関係に基づき、重力の方向とは無関係である。
ドレイン電極３１は、半導体装置１００の下面に設けられる。ｎ＋形ドレイン領域５は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続される。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５の上に設けられている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域５を介してドレイン電極３１と電気的に接続されている。ｎ＋形ドレイン領域５におけるｎ形不純物濃度は、ｎ－形ドリフト領域１におけるｎ形不純物濃度よりも高い。
ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に設けられている。ｐ＋形コンタクト領域４は、ｎ＋形ソース領域３とＹ方向において並んでいる。ｎ＋形ソース領域３におけるｎ形不純物濃度は、ｎ－形ドリフト領域１におけるｎ形不純物濃度よりも高い。ｐ＋形コンタクト領域４におけるｐ形不純物濃度は、ｐ形ベース領域２におけるｐ形不純物濃度よりも高い。
ゲート電極１０は、Ｘ方向において、ゲート絶縁層１１を介して、ｎ－形ドリフト領域１の一部、ｐ形ベース領域２、ｎ＋形ソース領域３の一部、及びｐ＋形コンタクト領域４の一部と並ぶ。絶縁部２０は、ゲート電極１０の上に設けられる。絶縁部２０は、Ｘ方向において、ｎ＋形ソース領域３の別の一部及びｐ＋形コンタクト領域４の別の一部と並ぶ。
絶縁部２０は、第１絶縁領域２１、第２絶縁領域２２、及び第３絶縁領域２３を含む。第１絶縁領域２１は、ゲート電極１０の上に設けられている。第２絶縁領域２２は、第１絶縁領域２１の上に設けられている。第３絶縁領域２３は、第２絶縁領域２２の上に設けられている。
ソース電極３２は、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及び絶縁部２０の上に設けられ、ｎ＋形ソース領域３及びｐ＋形コンタクト領域４と電気的に接続されている。ｐ形ベース領域２は、ｐ＋形コンタクト領域４を介してソース電極３２と電気的に接続されている。ソース電極３２は、絶縁部２０によりゲート電極１０とは電気的に分離されている。
図示した例では、第３絶縁領域２３は、Ｘ方向においてｎ＋形ソース領域３及びｐ＋形コンタクト領域４から離れている。第２絶縁領域２２は、ｎ＋形ソース領域３と第３絶縁領域２３との間、及びｐ＋形コンタクト領域４と第３絶縁領域２３との間にさらに設けられている。第１絶縁領域２１は、ｎ＋形ソース領域３と第２絶縁領域２２との間、及びｐ＋形コンタクト領域４と第２絶縁領域２２との間にさらに設けられている。例えば、第１絶縁領域２１は、ゲート電極１０の上面、ｎ＋形ソース領域３の側面、及びｐ＋形コンタクト領域４の側面に接する。第１絶縁領域２１～第３絶縁領域２３のそれぞれの上面は、ソース電極３２に接する。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、及びｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。ゲート絶縁層１１は、シリコン及び酸素を含む。ドレイン電極３１及びソース電極３２は、チタン、タングステン、及びアルミニウムからなる群より選択された少なくとも１つの金属を含む。
第１絶縁領域２１及び第３絶縁領域２３は、シリコン及び酸素を含む。第２絶縁領域２２は、シリコン及び窒素を含む。例えば、第１絶縁領域２１及び第３絶縁領域２３は、酸化シリコンを含む。第２絶縁領域２２は、窒化シリコンを含む。このため、第２絶縁領域２２の比誘電率は、第１絶縁領域２１及び第３絶縁領域２３のそれぞれの比誘電率よりも高い。第１絶縁領域２１及び第３絶縁領域２３は、さらに窒素を含んでも良い。この場合、第１絶縁領域２１及び第３絶縁領域２３のそれぞれにおける窒素濃度は、第２絶縁領域２２における窒素濃度よりも低い。
例えば、ｐ形ベース領域２、ゲート電極１０、及び絶縁部２０は、Ｘ方向において複数設けられている。各ｐ形ベース領域２、各ゲート電極１０、及び各絶縁部２０は、Ｙ方向に延伸している。複数のｐ形ベース領域２は、Ｘ方向において、複数のゲート電極１０と交互に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４は、Ｘ方向及びＹ方向において複数設けられている。Ｘ方向において隣り合う絶縁部２０同士の間には、複数のｎ＋形ソース領域３と複数のｐ＋形コンタクト領域４がＹ方向において交互に設けられている。
図２は、実施形態に係る半導体装置の一部を表す断面図である。
図１及び図２に表したように、第１絶縁領域２１の一部は、Ｚ方向においてゲート電極１０と第３絶縁領域２３との間に位置する。第２絶縁領域２２の一部は、Ｚ方向において、ゲート電極１０と第３絶縁領域２３との間に位置する。
図１及び図２に表したように、第１絶縁領域２１の一部は、Ｚ方向においてゲート電極１０と第３絶縁領域２３との間に位置する。第２絶縁領域２２の一部は、Ｚ方向において、ゲート電極１０と第３絶縁領域２３との間に位置する。
図２に表した、第１絶縁領域２１のＺ方向における厚さＴ１、第２絶縁領域２２のＺ方向における厚さＴ２、及び第３絶縁領域２３のＺ方向における厚さＴ３は、任意である。例えば、厚さＴ２は、厚さＴ１及びＴ３のそれぞれよりも小さい。厚さＴ１は、第１絶縁領域２１の前記一部のＺ方向における長さに対応する。厚さＴ２は、第２絶縁領域２２の前記一部のＺ方向における長さに対応する。
絶縁部２０の上面Ｓ１は、ｎ＋形ソース領域３の上面Ｓ２及びｐ＋形コンタクト領域４の上面とＸ方向において並ぶ。例えば、これは、絶縁部２０の上面Ｓ１、ｎ＋形ソース領域３の上面Ｓ２、及びｐ＋形コンタクト領域４の上面が、同じ１つの平坦化工程において処理されることに基づく。
半導体装置１００の動作を説明する。
ドレイン電極３１に、ソース電極３２に対して正の電圧が印加された状態で、ゲート電極１０に閾値より高い電圧が印加される。ｐ形ベース領域２にチャネル（反転層）が形成される。電子は、チャネル及びｎ－形ドリフト領域１を通ってドレイン電極３１へ流れる。これにより、半導体装置１００がオン状態になる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
ドレイン電極３１に、ソース電極３２に対して正の電圧が印加された状態で、ゲート電極１０に閾値より高い電圧が印加される。ｐ形ベース領域２にチャネル（反転層）が形成される。電子は、チャネル及びｎ－形ドリフト領域１を通ってドレイン電極３１へ流れる。これにより、半導体装置１００がオン状態になる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
図３～図６は、実施形態に係る半導体装置の製造工程を表す断面図である。
実施形態に係る半導体装置１００の製造方法の一例を説明する。まず、ｎ＋形半導体層５ａとｎ－形半導体層１ａとを含む基板Ｓｕｂを用意する。ｎ－形半導体層１ａは、ｎ＋形半導体層５ａの上に設けられている。基板Ｓｕｂの上面にｐ形不純物をイオン注入し、ｐ形半導体領域２ａを形成する。図３（ａ）に表したように、反応性イオンエッチング（ＲＩＥ）により、基板Ｓｕｂの上面に開口ＯＰを形成する。開口ＯＰは、Ｘ方向において複数形成され、それぞれの開口ＯＰは、Ｙ方向に延伸している。開口ＯＰは、Ｘ方向において、ｎ－形半導体層１ａの一部及びｐ形半導体領域２ａと並ぶ。ｎ－形半導体層１ａの表面の一部及びｐ形半導体領域２ａの側面が、開口ＯＰの側壁を構成している。
実施形態に係る半導体装置１００の製造方法の一例を説明する。まず、ｎ＋形半導体層５ａとｎ－形半導体層１ａとを含む基板Ｓｕｂを用意する。ｎ－形半導体層１ａは、ｎ＋形半導体層５ａの上に設けられている。基板Ｓｕｂの上面にｐ形不純物をイオン注入し、ｐ形半導体領域２ａを形成する。図３（ａ）に表したように、反応性イオンエッチング（ＲＩＥ）により、基板Ｓｕｂの上面に開口ＯＰを形成する。開口ＯＰは、Ｘ方向において複数形成され、それぞれの開口ＯＰは、Ｙ方向に延伸している。開口ＯＰは、Ｘ方向において、ｎ－形半導体層１ａの一部及びｐ形半導体領域２ａと並ぶ。ｎ－形半導体層１ａの表面の一部及びｐ形半導体領域２ａの側面が、開口ＯＰの側壁を構成している。
基板Ｓｕｂを熱酸化し、絶縁層１１ａ（第１絶縁層）を形成する。絶縁層１１ａは、それぞれの開口ＯＰの内面及びｐ形半導体領域２ａの上面に沿って形成される。化学気相堆積（ＣＶＤ）により、絶縁層１１ａの上に、複数の開口ＯＰを埋め込む導電層を形成する。ウェットエッチング又はケミカルドライエッチング（ＣＤＥ）により、導電層の上面がｐ形半導体領域２ａの上面よりも下方に位置するまで、導電層の上面を後退させる。これにより、導電層が複数に分断され、それぞれの開口ＯＰの内部にゲート電極１０が形成される。図３（ｂ）に表したように、熱酸化により、それぞれのゲート電極１０の上面に絶縁層２１ａ（第２絶縁層）を形成する。
ＣＶＤにより、絶縁層１１ａの表面及び複数の絶縁層２１ａの表面に沿って絶縁層２２ａ（第３絶縁層）を形成する。絶縁層２２ａは、シリコン及び窒素を含む。図４（ａ）に表したように、ＣＶＤにより、複数の開口ＯＰを埋め込む絶縁層２３ａ（第４絶縁層）を絶縁層２２ａの上に形成する。絶縁層２３ａは、シリコン及び酸素を含む。
化学機械研磨（ＣＭＰ）により、絶縁層２３ａの上面が絶縁層２２ａの上面と同じ位置に達するまで、絶縁層２３ａの上面を後退させる。これにより、絶縁層２３ａが複数に分断され、それぞれの絶縁層２１ａの上方に絶縁層２３ｂが形成される。絶縁層２２ａは、絶縁層２３ａとは異なる材料を含むため、ストッパとして用いることができる。
ウェットエッチングにより、絶縁層２２ａの上面を絶縁層１１ａの上面よりも下方まで後退させる。これにより、絶縁層２２ａが複数に分断され、絶縁層２１ａと２３ｂの間に絶縁層２２ｂがそれぞれ形成される。ｐ形半導体領域２ａの上面の一部にｎ形不純物をイオン注入し、図５（ａ）に表したように、複数のｎ＋形ソース領域３を形成する。ｐ形半導体領域２ａの上面の別の一部にｐ形不純物をイオン注入し、複数のｐ＋形コンタクト領域４を形成する。
複数のｎ＋形ソース領域３及び複数のｐ＋形コンタクト領域４が露出するまで、絶縁層１１ａ、絶縁層２２ｂ、及び絶縁層２３ｂのそれぞれの一部をＣＭＰにより除去する。これにより、絶縁層１１ａが複数に分断され、図５（ｂ）に表したように、絶縁層１１ｂが形成される。また、ＣＭＰによって平坦化された結果、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、絶縁層１１ｂ、絶縁層２１ａ、及び絶縁層２２ｂのそれぞれの上面が、Ｘ方向において互いに並ぶ。
スパッタリングにより、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、絶縁層１１ｂ、２１ａ、２２ｂ、及び２３ｂの上に金属層３２ａを形成する。図６（ａ）に表したように、スパッタリングにより、金属層３２ａの上に金属層３２ｂを形成する。金属層３２ａは、チタン、窒化チタン、又はタングステンを含む。金属層３２ｂは、アルミニウムを含む。
ｎ＋形半導体層５ａが所定の厚さになるまで、ｎ＋形半導体層５ａの下面を研磨する。図６（ｂ）に表したように、スパッタリングにより、ｎ＋形半導体層５ａの下面に金属層３１ａを形成する。金属層３１ａは、アルミニウムを含む。以上により、実施形態に係る半導体装置１００が製造される。
ｐ形半導体領域２ａ、ｎ＋形ソース領域３、及びｐ＋形コンタクト領域４以外のｎ－形半導体層１ａは、図１に表したｎ－形ドリフト領域１に対応する。ｎ＋形ソース領域３及びｐ＋形コンタクト領域４以外のｐ形半導体領域２ａは、ｐ形ベース領域２に対応する。研磨後のｎ＋形半導体層５ａは、ｎ＋形ドレイン領域５に対応する。絶縁層１１ｂの一部は、ゲート絶縁層１１に対応する。絶縁層１１ｂの別の一部及び絶縁層２１ａは、第１絶縁領域２１に対応する。絶縁層２２ｂは、第２絶縁領域２２に対応する。絶縁層２３ｂは、第３絶縁領域２３に対応する。金属層３１ａは、ドレイン電極３１に対応する。金属層３２ａ及び３２ｂは、ソース電極３２に対応する。
実施形態に係る半導体装置１００による効果を説明する。
図７は、参考例に係る半導体装置の一部を表す断面図である。
図７に表した参考例に係る半導体装置１００ｒでは、絶縁部２０ｒがゲート電極１０の上に設けられる。絶縁部２０ｒは、第２絶縁領域２２を含まない。絶縁部２０ｒの比誘電率は、Ｚ方向において一様である。絶縁部２０ｒは、シリコン及び酸素を含む。
図７は、参考例に係る半導体装置の一部を表す断面図である。
図７に表した参考例に係る半導体装置１００ｒでは、絶縁部２０ｒがゲート電極１０の上に設けられる。絶縁部２０ｒは、第２絶縁領域２２を含まない。絶縁部２０ｒの比誘電率は、Ｚ方向において一様である。絶縁部２０ｒは、シリコン及び酸素を含む。
半導体装置１００及び１００ｒがオン状態のとき、ソース電極３２に対してゲート電極１０に電圧が印加される。ゲート電極１０とソース電極３２との間に設けられた絶縁部２０及び２０ｒでは、電界が発生する。絶縁部２０及び２０ｒのそれぞれのＺ方向における厚さは、電界による絶縁破壊が生じないように設計される。
半導体装置１００と１００ｒを比較すると、半導体装置１００では、絶縁部２０が第２絶縁領域２２を含む。半導体装置１００において、第２絶縁領域２２の比誘電率は、第１絶縁領域２１及び第３絶縁領域２３のそれぞれの比誘電率よりも高い。第２絶縁領域２２の比誘電率は、半導体装置１００ｒにおける絶縁部２０ｒの比誘電率よりも高い。このため、絶縁部２０において絶縁破壊が生じる電界強度（最大電界強度）は、絶縁部２０ｒにおける最大電界強度よりも高い。半導体装置１００と１００ｒにおいてゲート電極１０に同じ電圧を印加する場合、絶縁部２０のＺ方向における厚さは、絶縁部２０ｒのＺ方向における厚さよりも小さくできる。絶縁部２０のＺ方向における厚さが小さくなると、例えば、ｎ＋形ソース領域３のＺ方向における厚さを小さくできる。ｎ＋形ソース領域３の厚さが小さくなると、ｎ＋形ソース領域３の電気抵抗を低減できる。この結果、半導体装置１００のオン抵抗を低減できる。
また、絶縁部２０では、ゲート電極１０と第２絶縁領域２２との間に第１絶縁領域２１が設けられる。第１絶縁領域２１の比誘電率は、第２絶縁領域２２の比誘電率よりも低い。第１絶縁領域２１が設けられることで、ゲート電極１０上部の角付近における電界集中を緩和できる。これにより、電界集中による半導体装置１００の破壊が生じる可能性を低減できる。
第１絶縁領域２１～第３絶縁領域２３は、Ｘ－Ｙ面に沿ってそれぞれ平坦に設けられても良い。好ましくは、図１及び図２に表したように、第３絶縁領域２３は、Ｘ方向においてｎ＋形ソース領域３から離れる。第２絶縁領域２２は、Ｘ方向において、ｎ＋形ソース領域３と第３絶縁領域２３との間にさらに設けられる。第１絶縁領域２１は、Ｘ方向において、ｎ＋形ソース領域３と第２絶縁領域２２との間にさらに設けられる。
第２絶縁領域２２は、シリコン及び窒素を含み、第１絶縁領域２１及び第３絶縁領域２３よりも化学的に安定している。図１及び図２に表した構成によれば、第３絶縁領域２３に含まれる可動イオンの移動を抑制できる。例えば、可動イオンが、絶縁部２０で発生する電界により、ゲート絶縁層１１へ移動することを抑制できる。可動イオンは、水素、ナトリウム等である。可動イオンがゲート絶縁層１１へ移動すると、ゲート電極１０への電圧の印加に応じて、可動イオンがゲート絶縁層１１中を移動する。この結果、半導体層１００の閾値が変動してチャネルリークが増大する可能性がある。ゲート絶縁層１１への可動イオンの移動が抑制されることで、半導体装置１００の閾値の変動を抑制でき、半導体装置１００の信頼性を向上できる。
第２絶縁領域２２は、シリコン及び窒素を含み、第１絶縁領域２１及び第３絶縁領域２３よりも化学的に安定している。図１及び図２に表した構成によれば、第３絶縁領域２３に含まれる可動イオンの移動を抑制できる。例えば、可動イオンが、絶縁部２０で発生する電界により、ゲート絶縁層１１へ移動することを抑制できる。可動イオンは、水素、ナトリウム等である。可動イオンがゲート絶縁層１１へ移動すると、ゲート電極１０への電圧の印加に応じて、可動イオンがゲート絶縁層１１中を移動する。この結果、半導体層１００の閾値が変動してチャネルリークが増大する可能性がある。ゲート絶縁層１１への可動イオンの移動が抑制されることで、半導体装置１００の閾値の変動を抑制でき、半導体装置１００の信頼性を向上できる。
実施形態に係る製造方法の利点を説明する。
図８は、参考例に係る半導体装置の製造方法を表す断面図である。
参考例に係る半導体装置１００ｒの製造では、まず、図３（ａ）及び図３（ｂ）に表した工程と同様の工程が実行される。その後、図８（ａ）に表したように、絶縁層２２ａを形成せずに、絶縁層２３ａが形成される。ウェットエッチング又はＣＤＥにより、絶縁層１１ａ及び２３ａのそれぞれの一部を除去し、ｐ形半導体領域２ａを露出させる。これにより、図８（ｂ）に表したように、絶縁層１１ｃ及び２１ｃがそれぞれのゲート電極１０の周りに形成される。その後、ｐ形半導体領域２ａの上面にｎ＋形ソース領域３及びｐ＋形コンタクト領域４が形成される。
図８は、参考例に係る半導体装置の製造方法を表す断面図である。
参考例に係る半導体装置１００ｒの製造では、まず、図３（ａ）及び図３（ｂ）に表した工程と同様の工程が実行される。その後、図８（ａ）に表したように、絶縁層２２ａを形成せずに、絶縁層２３ａが形成される。ウェットエッチング又はＣＤＥにより、絶縁層１１ａ及び２３ａのそれぞれの一部を除去し、ｐ形半導体領域２ａを露出させる。これにより、図８（ｂ）に表したように、絶縁層１１ｃ及び２１ｃがそれぞれのゲート電極１０の周りに形成される。その後、ｐ形半導体領域２ａの上面にｎ＋形ソース領域３及びｐ＋形コンタクト領域４が形成される。
参考例に係る製造方法では、ｐ形半導体領域２ａを確実に露出させるために、ｐ形半導体領域２ａの上面に対して絶縁層１１ａ及び２３ａをオーバーエッチングする。オーバーエッチングされる絶縁層１１ａ及び２３ａのＺ方向における厚さの分、ｎ＋形ソース領域３のＺ方向における厚さが大きくなる。ｎ＋形ソース領域３の厚さが大きいほど、ｎ＋形ソース領域３の電気抵抗が増大し、半導体装置１００ｒのオン抵抗が増大する。
実施形態に係る製造方法では、図３（ｂ）に表したように、ｎ－形半導体層１ａ、ｐ形半導体領域２ａ、絶縁層１１ａ、ゲート電極１０、及び絶縁層２１ａを含む構造体が作製される。図４（ａ）に表したように、絶縁層１１ａ及び絶縁層２１ａの上に、絶縁層２２ａ及び２３ａが形成される。その後、図４（ｂ）に表したように、絶縁層２３ａの一部が除去される。この際、絶縁層２２ａをストッパとして用いることができる。このため、ｐ形半導体領域２ａの上面に対する絶縁層２３ａのオーバーエッチングを抑制できる。これにより、ｎ＋形ソース領域３のＺ方向における厚さを小さくできる。この結果、製造される半導体装置１００のオン抵抗を低減できる。
また、参考例に係る製造方法では、ｎ＋形ソース領域３を形成する際、ｐ形半導体領域２ａ上部の側面ＳＳが露出している。ｎ形不純物は、露出した側面ＳＳからもイオン注入される。側面ＳＳのＺ方向における長さは、オーバーエッチングされる絶縁層１１ａのＺ方向における厚さに対応する。オーバーエッチングされる絶縁層１１ａの厚さには、ばらつきが生じる。このため、側面ＳＳのＺ方向における長さにも、ばらつきが生じる。側面ＳＳの長さがばらつくと、ｎ＋形ソース領域３のＺ方向における厚さがばらつく。この結果、ｐ形半導体領域２ａのＺ方向における厚さがばらつき、チャネルの電気抵抗がばらつく。
実施形態に係る製造方法では、図４（ｂ）に表したように、ｐ形半導体領域２ａの表面が絶縁層２２ａに覆われた状態で、ｎ＋形ソース領域３が形成される。このため、参考例に係る製造方法に比べて、ｐ形半導体領域２ａに注入される不純物量のばらつきを低減できる。この結果、チャネルの電気抵抗のばらつきを低減でき、半導体装置１００の信頼性を向上できる。
ｎ＋形ソース領域３を形成する際、図５（ａ）に表した絶縁層１１ａと２３ｂとの間の隙間を通して、ｐ形半導体領域２ａへｎ形不純物が注入されうる。この結果、絶縁層１１ａ近傍において、ｎ＋形ソース領域３が、局所的に深く形成される。すなわち、ｐ形半導体領域２ａのＺ方向における厚さが局所的に小さくなり、チャネル長が短くなる。チャネル長の変化は、半導体装置１００の電気抵抗のばらつきの原因となる。
半導体装置１００において、図２に表したように、第２絶縁領域２２のＺ方向における厚さＴ２は、第１絶縁領域２１のＺ方向における厚さＴ１及び第３絶縁領域２３のＺ方向における厚さＴ３のそれぞれよりも小さいことが好ましい。厚さＴ２が小さいほど、図５（ａ）に表した工程において、第２絶縁領域２２に対応する絶縁層２２ｂの厚さが小さくなる。すなわち、絶縁層２２ｂの上方において、絶縁層１１ａと２３ｂとの間のＸ方向における隙間も、小さくなる。ｎ＋形ソース領域３を形成する際に、絶縁層１１ａと２３ｂとの間の隙間を通してｐ形半導体領域２ａへｎ形不純物が注入されることを抑制できる。この結果、ｐ形半導体領域２ａのＺ方向における厚さのばらつきを低減でき、半導体装置１００の電気抵抗のばらつきを低減できる。半導体装置１００の信頼性を向上できる。
半導体装置１００において、図２に表したように、第２絶縁領域２２のＺ方向における厚さＴ２は、第１絶縁領域２１のＺ方向における厚さＴ１及び第３絶縁領域２３のＺ方向における厚さＴ３のそれぞれよりも小さいことが好ましい。厚さＴ２が小さいほど、図５（ａ）に表した工程において、第２絶縁領域２２に対応する絶縁層２２ｂの厚さが小さくなる。すなわち、絶縁層２２ｂの上方において、絶縁層１１ａと２３ｂとの間のＸ方向における隙間も、小さくなる。ｎ＋形ソース領域３を形成する際に、絶縁層１１ａと２３ｂとの間の隙間を通してｐ形半導体領域２ａへｎ形不純物が注入されることを抑制できる。この結果、ｐ形半導体領域２ａのＺ方向における厚さのばらつきを低減でき、半導体装置１００の電気抵抗のばらつきを低減できる。半導体装置１００の信頼性を向上できる。
（変形例）
図９は、実施形態の変形例に係る半導体装置を表す斜視断面図である。
図９に表した半導体装置１１０では、絶縁部２０は、第３絶縁領域２３を含まない。半導体装置１００において第３絶縁領域２３が設けられていた領域には、第２絶縁領域２２がさらに設けられている。
図９は、実施形態の変形例に係る半導体装置を表す斜視断面図である。
図９に表した半導体装置１１０では、絶縁部２０は、第３絶縁領域２３を含まない。半導体装置１００において第３絶縁領域２３が設けられていた領域には、第２絶縁領域２２がさらに設けられている。
半導体装置１１０によれば、半導体装置１００と比べて、第２絶縁領域２２がより広い領域に設けられる。これにより、絶縁部２０の最大電界強度をさらに向上できる。この結果、ｎ＋形ソース領域３のＺ方向における厚さをより小さくでき、半導体装置１００のオン抵抗を低減できる。
一方で、絶縁部２０が第３絶縁領域２３を含む場合、図５（ａ）に表した工程においてｎ＋形ソース領域３を形成する際に、絶縁層２２ｂの上方を通して斜めにｐ形半導体領域２ａへ入射するｎ形不純物を、絶縁層２３ｂにより遮ることができる。この結果、ｐ形半導体領域２ａのＺ方向における厚さがばらつきを低減でき、チャネルの電気抵抗のばらつきを低減できる。半導体装置１００の信頼性を向上できる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：ｎ－形ドリフト領域、 １ａ：ｎ－形半導体層、 ２：ｐ形ベース領域、 ２ａ：ｐ形半導体領域、 ３：ｎ＋形ソース領域、 ４：ｐ＋形コンタクト領域、 ５：ｎ＋形ドレイン領域、 ５ａ：ｎ＋形半導体層、 １０：ゲート電極、 １１：ゲート絶縁層、 １１ａ～１１ｃ：絶縁層、 ２０、２０ｒ：絶縁部、 ２１：第１絶縁領域、 ２１ａ：絶縁層、 ２２：第２絶縁領域、 ２２ａ、２２ｂ：絶縁層、 ２３：第３絶縁領域、 ２３ａ、２３ｂ、２３ｃ：絶縁層、 ３１：ドレイン電極、 ３１ａ：金属層、 ３２：ソース電極、 ３２ａ、３２ｂ：金属層、 １００、１００ｒ：半導体装置、 ＯＰ：開口、 Ｓｕｂ：基板
本発明の実施形態は、半導体装置に関する。
本発明が解決しようとする課題は、オン抵抗を低減可能な半導体装置を提供することである。
Claims (5)
- 第１電極と、
前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域から前記第２半導体領域に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して、前記第１半導体領域の一部、前記第２半導体領域、及び前記第３半導体領域の一部と並ぶゲート電極と、
前記ゲート電極の上に設けられ、上面が前記第２方向において前記第３半導体領域の上面と並ぶ絶縁部であって、
シリコン及び酸素を含む第１絶縁領域と、
前記第１絶縁領域の上に設けられ、シリコン及び窒素を含む第２絶縁領域と、
を含む、前記絶縁部と、
前記第３半導体領域及び前記絶縁部の上に設けられ、前記第２半導体領域及び前記第３半導体領域と電気的に接続された第２電極と、
を備えた半導体装置。 - 前記絶縁部は、前記第２絶縁領域の上に設けられた第３絶縁領域をさらに含み、
前記第３絶縁領域は、シリコン及び酸素を含む請求項１記載の半導体装置。 - 前記第３絶縁領域は、前記第２方向において前記第３半導体領域から離れ、
前記第２絶縁領域は、前記第２方向において、前記第３半導体領域と前記第３絶縁領域との間にさらに設けられ、
前記第１絶縁領域は、前記第２方向において、前記第３半導体領域と前記第２絶縁領域との間にさらに設けられた請求項２記載の半導体装置。 - 前記第２絶縁領域の前記第１方向における厚さは、前記第１絶縁領域及び前記第３絶縁領域のそれぞれの前記第１方向における厚さよりも小さい請求項２又は３に記載の半導体装置。
- 第１導電形の半導体層と、
前記半導体層の上に設けられた第２導電形の半導体領域と、
前記半導体層から前記半導体領域に向かう第１方向に垂直な第２方向において、前記半導体層の一部及び前記半導体領域と並ぶ開口と、
前記開口の内面及び前記半導体領域の上面に沿って設けられた第１絶縁層と、
前記第１絶縁層の上において前記開口の内部に設けられたゲート電極と、
前記ゲート電極の上に設けられた第２絶縁層と、
を含む構造体に対して、前記第１絶縁層の表面及び前記第２絶縁層の上面に沿って、シリコン及び窒素を含む第３絶縁層を形成し、
前記第３絶縁層の上に、シリコン及び酸素を含み且つ前記開口を埋め込む第４絶縁層を形成し、
前記第３絶縁層をストッパとして用いて前記第４絶縁層の一部を除去し、その後、前記半導体領域の上部に、第１導電形の不純物をイオン注入し、第１導電形の別の半導体領域を形成する、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023186531A JP2024001290A (ja) | 2020-09-11 | 2023-10-31 | 半導体装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020153284A JP7381425B2 (ja) | 2020-09-11 | 2020-09-11 | 半導体装置及びその製造方法 |
| JP2023186531A JP2024001290A (ja) | 2020-09-11 | 2023-10-31 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020153284A Division JP7381425B2 (ja) | 2020-09-11 | 2020-09-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024001290A true JP2024001290A (ja) | 2024-01-09 |
Family
ID=80476560
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020153284A Active JP7381425B2 (ja) | 2020-09-11 | 2020-09-11 | 半導体装置及びその製造方法 |
| JP2023186531A Pending JP2024001290A (ja) | 2020-09-11 | 2023-10-31 | 半導体装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020153284A Active JP7381425B2 (ja) | 2020-09-11 | 2020-09-11 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20220085207A1 (ja) |
| JP (2) | JP7381425B2 (ja) |
| CN (1) | CN114171596A (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4932088B2 (ja) * | 2001-02-19 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 絶縁ゲート型半導体装置の製造方法 |
| JP2002280553A (ja) * | 2001-03-19 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003101027A (ja) | 2001-09-27 | 2003-04-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4894141B2 (ja) | 2004-07-23 | 2012-03-14 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP4892832B2 (ja) | 2004-12-15 | 2012-03-07 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2008098593A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| US7936009B2 (en) * | 2008-07-09 | 2011-05-03 | Fairchild Semiconductor Corporation | Shielded gate trench FET with an inter-electrode dielectric having a low-k dielectric therein |
| KR20190034023A (ko) | 2017-09-22 | 2019-04-01 | 삼성전자주식회사 | 집적회로 소자 |
| JP7319072B2 (ja) * | 2019-03-28 | 2023-08-01 | ローム株式会社 | 半導体装置 |
-
2020
- 2020-09-11 JP JP2020153284A patent/JP7381425B2/ja active Active
-
2021
- 2021-03-11 US US17/198,414 patent/US20220085207A1/en not_active Abandoned
- 2021-08-30 CN CN202111001569.6A patent/CN114171596A/zh not_active Withdrawn
-
2023
- 2023-10-31 JP JP2023186531A patent/JP2024001290A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN114171596A (zh) | 2022-03-11 |
| JP2022047394A (ja) | 2022-03-24 |
| JP7381425B2 (ja) | 2023-11-15 |
| US20220085207A1 (en) | 2022-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6378220B2 (ja) | 半導体装置 | |
| US10840368B2 (en) | Semiconductor device | |
| US10879389B2 (en) | Semiconductor device capable of high-voltage operation | |
| US11251278B2 (en) | Trench-gate MOS transistor and method for manufacturing | |
| JP2023546926A (ja) | トレンチ付きゲートを含むパワー半導体デバイス及びそのようなデバイスを形成する方法 | |
| US11495679B2 (en) | Semiconductor device and method for manufacturing the same | |
| CN115117170A (zh) | 半导体装置 | |
| JP7387566B2 (ja) | 半導体装置 | |
| JP7352360B2 (ja) | 半導体装置 | |
| US10847646B2 (en) | Semiconductor device | |
| JP7381425B2 (ja) | 半導体装置及びその製造方法 | |
| JP2023140026A (ja) | 半導体装置 | |
| JP7157719B2 (ja) | 半導体装置の製造方法 | |
| CN116845103A (zh) | 半导体装置 | |
| US10522620B2 (en) | Semiconductor device having a varying length conductive portion between semiconductor regions | |
| JP7471250B2 (ja) | 半導体装置 | |
| US20250107142A1 (en) | Semiconductor device | |
| CN110010685A (zh) | 沟槽金氧半导体元件及其制造方法 | |
| JP2023015636A (ja) | 半導体装置 | |
| JP2025042442A (ja) | 半導体装置 | |
| CN119545857A (zh) | 半导体装置 | |
| JP2022139519A (ja) | 高周波トランジスタ | |
| JP2024135369A (ja) | 半導体装置 | |
| CN119584583A (zh) | 半导体装置及半导体装置的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231124 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20231124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240816 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20250110 |