CN114171596A - 半导体装置及其制造方法 - Google Patents
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Abstract
提供半导体装置及其制造方法。半导体装置具备第一、第二电极、第一导电型的第一、第三半导体区域、第二导电型的第二半导体区域、栅极电极、绝缘部。第一半导体区域设置于第一电极的上方，与第一电极电连接。第二半导体区域设置于第一半导体区域的上方。第三半导体区域设置于第二半导体区域的上方。栅极电极在第二方向上，隔着栅极绝缘层与第一半导体区域的一部分、第二半导体区域及第三半导体区域的一部分并排。绝缘部设置于栅极电极的上方，在第二方向上与第三半导体区域的别的一部分并排。绝缘部包含：第一绝缘区域和第二绝缘区域，设置于第一绝缘区域的上方。第二电极设置于第三半导体区域及绝缘部的上方，与第二及第三半导体区域电连接。
Description
相关申请
本申请享受以日本专利申请2020-153284号(申请日：2020年9月11日)为基础申请的优先权。本申请通过参考该基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式一般涉及半导体装置及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET：Metal-Oxide-Semiconductor FieldEffect Transistor)等半导体装置用于电力转换等用途。希望半导体装置的导通电阻低。
发明内容
本发明的实施方式提供一种能够降低导通电阻的半导体装置及其制造方法。
根据一个实施方式，半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、栅极电极、绝缘部及第二电极。所述第一半导体区域设置于所述第一电极的上方，与所述第一电极电连接。所述第二半导体区域设置于所述第一半导体区域的上方。所述第三半导体区域设置于所述第二半导体区域的上方。所述栅极电极在与从所述第一半导体区域朝向所述第二半导体区域的第一方向垂直的第二方向上，隔着栅极绝缘层与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域的一部分并排。所述绝缘部设置于所述栅极电极的上方，在所述第二方向上与所述第三半导体区域的别的一部分并排。所述绝缘部包含：第一绝缘区域，包含硅及氧；和第二绝缘区域，设置于所述第一绝缘区域的上方，包含硅及氮。所述第二电极设置于所述第三半导体区域的上方及所述绝缘部的上方，与所述第二半导体区域及所述第三半导体区域电连接。
附图说明
图1是表示实施方式的半导体装置的立体剖视图。
图2是表示实施方式的半导体装置的一部分的剖视图。
图3的(a)～图6的(b)是表示实施方式的半导体装置的制造工序的剖视图。
图7是表示参考例的半导体装置的一部分的剖视图。
图8的(a)、(b)是表示参考例的半导体装置的制造方法的剖视图。
图9是表示实施方式的参考例的半导体装置的立体剖视图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。
附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实的相同。即使在表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同地表示的情况。
在本申请说明书和各图中，对与已经说明过的要素相同的要素标注相同的附图标记并适当省略详细的说明。
在以下的说明及附图中，n+、n-及p+、p的标记表示各杂质浓度的相对的高低。即，附加有“+”的标记与没有附加“+”和“-”中的任一个的标记相比杂质浓度相对较高，附加有“-”的标记与没有附加任一个的标记相比杂质浓度相对较低。这些标记在各个区域中包含p型杂质和n型杂质这两者的情况下，表示这些杂质进行了互相补偿之后的净杂质浓度的相对高低。
关于以下说明的各实施方式，也可以使各半导体区域的p型和n型反转而实施各实施方式。
图1是表示实施方式的半导体装置的立体剖视图。
实施方式的半导体装置100是MOSFET。如图1所示，实施方式的半导体装置100包含n-型(第一导电型)漂移区域1(第一半导体区域)、p型(第二导电型)基底区域2(第二半导体区域)、n+型源极区域3(第三半导体区域)、p+型接触区域4、n+型漏极区域5、栅极电极10、栅极绝缘层11、绝缘部20、漏极电极31(第一电极)及源极电极32(第二电极)。
在实施方式的说明中，使用XYZ正交坐标系。将从n-型漂移区域1朝向p型基底区域2的方向设为Z方向(第一方向)。将与Z方向垂直且相互正交的2个方向设为X方向(第二方向)及Y方向(第三方向)。另外，为了说明，将从n-型漂移区域1朝向p型基底区域2的方向称为“上”，将其相反方向称为“下”。这些方向基于n-型漂移区域1与p型基底区域2的相对的位置关系，与重力的方向无关。
漏极电极31设置于半导体装置100的下表面。n+型漏极区域5设置于漏极电极31的上方，与漏极电极31电连接。n-型漂移区域1设置于n+型漏极区域5的上方。n-型漂移区域1经由n+型漏极区域5与漏极电极31电连接。n+型漏极区域5中的n型杂质浓度高于n-型漂移区域1中的n型杂质浓度。
p型基底区域2设置于n-型漂移区域1的上方。n+型源极区域3及p+型接触区域4设置于p型基底区域2的上方。p+型接触区域4与n+型源极区域3在Y方向上并排。n+型源极区域3中的n型杂质浓度高于n-型漂移区域1中的n型杂质浓度。p+型接触区域4中的p型杂质浓度高于p型基区2中的p型杂质浓度。
栅极电极10在X方向上隔着栅极绝缘层11与n-型漂移区域1的一部分、p型基底区域2、n+型源极区域3的一部分及p+型接触区域4的一部分并排。绝缘部20设置于栅极电极10的上方。绝缘部20在X方向上与n+型源极区域3的别的一部分及p+型接触区域4的别的一部分并排。
绝缘部20包含第一绝缘区域21、第二绝缘区域22及第三绝缘区域23。第一绝缘区域21设置于栅极电极10的上方。第二绝缘区域22设置于第一绝缘区域21的上方。第三绝缘区域23设置于第二绝缘区域22的上方。
源极电极32设置于n+型源极区域3的上方、p+型接触区域4的上方及绝缘部20的上方，与n+型源极区域3及p+型接触区域4电连接。p型基底区域2经由p+型接触区域4与源极电极32电连接。源极电极32通过绝缘部20与栅极电极10电分离。
在图示的例子中，第三绝缘区域23在X方向上与n+型源极区域3及p+型接触区域4分离。第二绝缘区域22还设置于n+型源极区域3与第三绝缘区域23之间、及p+型接触区域4与第三绝缘区域23之间。第一绝缘区域21还设置于n+型源极区域3与第二绝缘区域22之间、及p+型接触区域4与第二绝缘区域22之间。例如，第一绝缘区域21与栅极电极10的上表面、n+型源极区域3的侧面及p+型接触区域4的侧面接触。第一绝缘区域21～第三绝缘区域23各自的上表面与源极电极32接触。
对半导体装置100的各构成要素的材料的一例进行说明。
n-型漂移区域1、p型基底区域2、n+型源极区域3、p+型接触区域4及n+型漏极区域5，包含硅、碳化硅、氮化镓、或者砷化镓作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或锑。作为p型杂质，能够使用硼。
栅极电极10包含多晶硅等导电材料。栅极绝缘层11包含硅及氧。漏极电极31和源极电极32包含从由钛、钨和铝构成的组中选择的至少1种金属。
第一绝缘区域21及第三绝缘区域23包含硅及氧。第二绝缘区域22包含硅及氮。例如，第一绝缘区域21及第三绝缘区域23包含氧化硅。第二绝缘区域22包含氮化硅。因此，第二绝缘区域22的相对介电常数高于第一绝缘区域21及第三绝缘区域23各自的相对介电常数。第一绝缘区域21及第三绝缘区域23可以进一步包含氮。在该情况下，第一绝缘区域21及第三绝缘区域23各自的氮浓度低于第二绝缘区域22中的氮浓度。
例如，p型基底区域2、栅极电极10及绝缘部20在X方向上设置有多个。各p型基底区域2、各栅极电极10及各绝缘部20沿Y方向延伸。多个p型基底区域2在X方向上与多个栅极电极10交替地设置。n+型源极区域3及p+型接触区域4在X方向及Y方向上设置有多个。在X方向上相邻的绝缘部20彼此之间，在Y方向上交替地设置有多个n+型源极区域3和多个p+型接触区域4。
图2是表示实施方式的半导体装置的一部分的剖视图。
如图1及图2所示，第一绝缘区域21的一部分在Z方向上位于栅极电极10与第三绝缘区域23之间。第二绝缘区域22的一部分在Z方向上位于栅极电极10与第三绝缘区域23之间。
图2所示的第一绝缘区域21的Z方向上的厚度T1、第二绝缘区域22的Z方向上的厚度T2、及第三绝缘区域23的Z方向上的厚度T3是任意的。例如，厚度T2分别小于厚度T1和T3。厚度T1与第一绝缘区域21的所述一部分的Z方向上的长度对应。厚度T2与第二绝缘区域22的所述一部分的Z方向上的长度对应。
绝缘部20的上表面S1与n+型源极区域3的上表面S2及p+型接触区域4的上表面在X方向上排列。例如，这是基于绝缘部20的上表面S1、n+型源极区域3的上表面S2及p+型接触区域4的上表面在相同的1个平坦化工序中被处理的情况。
对半导体装置100的动作进行说明。
在对漏极电极31施加相对于源极电极32为正的电压的状态下，对栅极电极10施加比阈值高的电压。在p型基底区域2形成沟道(反型层)。电子通过沟道及n-型漂移区域1流向漏极电极31。由此，半导体装置100成为导通(ON)状态。之后，若施加于栅极电极10的电压变得低于阈值，则p型基底区域2中的沟道消失，半导体装置100成为截止(OFF)状态。
图3～图6是表示实施方式的半导体装置的制造工序的剖视图。
对实施方式的半导体装置100的制造方法的一例进行说明。首先，准备包含n+型半导体层5a和n-型半导体层1a的基板Sub。n-型半导体层1a设置于n+型半导体层5a的上方。在基板Sub的上表面离子注入p型杂质，形成p型半导体区域2a。如图3的(a)所示，通过反应性离子蚀刻(RIE)，在基板Sub的上表面形成开口OP。开口OP在X方向上形成有多个，各个开口OP沿Y方向延伸。开口OP在X方向上与n-型半导体层1a的一部分及p型半导体区域2a并排。n-型半导体层1a的表面的一部分及p型半导体区域2a的侧面构成开口OP的侧壁。
对基板Sub进行热氧化，形成绝缘层11a(第一绝缘层)。绝缘层11a沿着各个开口OP的内表面及p型半导体区域2a的上表面形成。通过化学气相沉积(CVD)，在绝缘层11a的上方形成将多个开口OP填埋的导电层。通过湿式蚀刻或化学干式蚀刻(CDE)，使导电层的上表面后退，直至导电层的上表面位于比p型半导体区域2a的上表面靠下方的位置。由此，导电层被分割成多个，在各个开口OP的内部形成栅极电极10。如图3的(b)所示，通过热氧化，在各个栅极电极10的上表面形成绝缘层21a(第二绝缘层)。
通过CVD，沿着绝缘层11a的表面及多个绝缘层21a的表面形成绝缘层22a(第三绝缘层)。绝缘层22a包含硅及氮。如图4的(a)所示，通过CVD在绝缘层22a的上方形成将多个开口OP填埋的绝缘层23a(第四绝缘层)。绝缘层23a包含硅及氧。
通过化学机械研磨(CMP)，使绝缘层23a的上表面后退，直至绝缘层23a的上表面到达与绝缘层22a的上表面相同的位置。由此，绝缘层23a被分割成多个，在各个绝缘层21a的上方形成绝缘层23b。绝缘层22a包含与绝缘层23a不同的材料，因此能够用作限制件(stopper)。
通过湿式蚀刻，使绝缘层22a的上表面后退至比绝缘层11a的上表面靠下方的位置。由此，绝缘层22a被分割成多个，在绝缘层21a与23b之间分别形成绝缘层22b。向p型半导体区域2a的上表面的一部分离子注入n型杂质，如图5的(a)所示，形成多个n+型源极区域3。向p型半导体区域2a的上表面的别的一部分离子注入p型杂质，形成多个p+型接触区域4。
通过CMP去除绝缘层11a、绝缘层22b及绝缘层23b各自的一部分，直至多个n+型源极区域3及多个p+型接触区域4露出为止。由此，绝缘层11a被分割成多个，如图5的(b)所示，形成绝缘层11b。另外，通过CMP被平坦化的结果，n+型源极区域3、p+型接触区域4、绝缘层11b、绝缘层21a及绝缘层22b各自的上表面在X方向上相互并排。
通过溅射，在n+型源极区域3、p+型接触区域4、绝缘层11b、21a、22b、及23b的上方形成金属层32a。如图6的(a)所示，通过溅射在金属层32a的上方形成金属层32b。金属层32a包含钛、氮化钛、或钨。金属层32b包含铝。
对n+型半导体层5a的下表面进行研磨，直至n+型半导体层5a成为规定的厚度。如图6的(b)所示，通过溅射在n+型半导体层5a的下表面形成金属层31a。金属层31a包含铝。通过以上方式，制造出实施方式的半导体装置100。
p型半导体区域2a、n+型源极区域3及p+型接触区域4以外的n-型半导体层1a与图1所示的n-型漂移区域1对应。n+型源极区域3及p+型接触区域4以外的p型半导体区域2a与p型基底区域2对应。研磨后的n+型半导体层5a与n+型漏极区域5对应。绝缘层11b的一部分与栅极绝缘层11对应。绝缘层11b的别的一部分及绝缘层21a与第一绝缘区域21对应。绝缘层22b与第二绝缘区域22对应。绝缘层23b与第三绝缘区域23对应。金属层31a与漏极电极31对应。金属层32a及32b与源极电极32对应。
对实施方式的半导体装置100的效果进行说明。
图7是表示参考例的半导体装置的一部分的剖视图。
在图7所示的参考例的半导体装置100r中，绝缘部20r设置于栅极电极10的上方。绝缘部20r不包含第二绝缘区域22。绝缘部20r的相对介电常数在Z方向上一样。绝缘部20r包含硅及氧。
在半导体装置100及100r为导通状态时，对源极电极32对栅极电极10施加电压。在设置于栅极电极10与源极电极32之间的绝缘部20及20r中，产生电场。绝缘部20及20r各自的Z方向上的厚度被设计为不会产生由电场引起的绝缘破坏。
当对半导体装置100与100r进行比较时，在半导体装置100中，绝缘部20包含第二绝缘区域22。在半导体装置100中，第二绝缘区域22的相对介电常数高于第一绝缘区域21及第三绝缘区域23各自的相对介电常数。第二绝缘区域22的相对介电常数高于半导体装置100r中的绝缘部20r的相对介电常数。因此，在绝缘部20中产生绝缘破坏的电场强度(最大电场强度)高于绝缘部20r的最大电场强度。在半导体装置100和100r中对栅极电极10施加相同的电压的情况下，绝缘部20的Z方向上的厚度能够小于绝缘部20r的Z方向上的厚度。当绝缘部20的Z方向上的厚度变小时，例如，能够减小n+型源极区域3的Z方向上的厚度。若n+型源极区域3的厚度变小，则能够降低n+型源极区域3的电阻。其结果，能够降低半导体装置100的导通电阻。
另外，在绝缘部20中，在栅极电极10与第二绝缘区域22之间设置有第一绝缘区域21。第一绝缘区域21的相对介电常数低于第二绝缘区域22的相对介电常数。通过设置第一绝缘区域21，从而能够缓和栅极电极10上部的角附近的电场集中。由此，能够降低由电场集中引起的半导体装置100的破坏产生的可能性。
第一绝缘区域21～第三绝缘区域23也可以沿着X-Y面分别平坦地设置。优选的是，如图1及图2所示，第三绝缘区域23在X方向上与n+型源极区域3分离。第二绝缘区域22在X方向上还设置于n+型源极区域3与第三绝缘区域23之间。第一绝缘区域21在X方向上还设置于n+型源极区域3与第二绝缘区域22之间。
第二绝缘区域22包含硅及氮，比第一绝缘区域21及第三绝缘区域23化学稳定。根据图1及图2所示的结构，能够抑制第三绝缘区域23所包含的可动离子的移动。例如，能够抑制可动离子由于在绝缘部20产生的电场而向栅极绝缘层11移动。可动离子为氢、钠等。当可动离子向栅极绝缘层11移动时，与向栅极电极10施加电压相应地，可动离子在栅极绝缘层11中移动。其结果，存在半导体层100的阈值变动而沟道泄漏增大的可能性。通过抑制可动离子向栅极绝缘层11的移动，从而能够抑制半导体装置100的阈值的变动，能够提高半导体装置100的可靠性。
对实施方式的制造方法的优点进行说明。
图8是表示参考例的半导体装置的制造方法的剖视图。
在参考例的半导体装置100r的制造中，首先，执行与图3的(a)及图3的(b)所示的工序相同的工序。之后，如图8的(a)所示，不形成绝缘层22a而形成绝缘层23a。通过湿蚀刻或CDE，去除绝缘层11a及23a各自的一部分，使p型半导体区域2a露出。由此，如图8的(b)所示，绝缘层11c及21c形成在各个栅极电极10的周围。之后，在p型半导体区域2a的上表面形成n+型源极区域3及p+型接触区域4。
在参考例的制造方法中，为了使p型半导体区域2a可靠地露出，相对于p型半导体区域2a的上表面而言对绝缘层11a及23a进行过蚀刻。n+型源极区域3的Z方向上的厚度变大了被过蚀刻的绝缘层11a及23a的Z方向上的厚度的量。n+型源极区域3的厚度越大，n+型源极区域3的电阻越增大，半导体装置100r的导通电阻增大。
在实施方式的制造方法中，如图3的(b)所示，制作包含n-型半导体层1a、p型半导体区域2a、绝缘层11a、栅极电极10及绝缘层21a的结构体。如图4的(a)所示，在绝缘层11a及绝缘层21a的上方形成绝缘层22a及23a。之后，如图4的(b)所示，去除绝缘层23a的一部分。此时，能够将绝缘层22a用作限制件。因此，能够抑制绝缘层23a相对于p型半导体区域2a的上表面的过蚀刻。由此，能够减小n+型源极区域3的Z方向上的厚度。其结果，能够降低所制造的半导体装置100的导通电阻。
另外，在参考例的制造方法中，在形成n+型源极区域3时，p型半导体区域2a上部的侧面SS露出。n型杂质也从已露出的侧面SS被离子注入。侧面SS的Z方向上的长度与被过蚀刻的绝缘层11a的Z方向上的厚度对应。过蚀刻的绝缘层11a的厚度会产生偏差。因此，侧面SS的Z方向上的长度也产生偏差。若侧面SS的长度产生偏差，则n+型源极区域3的Z方向上的厚度产生偏差。其结果，p型半导体区域2a的Z方向上的厚度产生偏差，沟道的电阻产生偏差。
在实施方式的制造方法中，如图4的(b)所示，在p型半导体区域2a的表面被绝缘层22a覆盖的状态下，形成n+型源极区域3。因此，与参考例的制造方法相比，能够减少注入到p型半导体区域2a的杂质量的偏差。其结果，能够降低沟道的电阻的偏差，能够提高半导体装置100的可靠性。
在形成n+型源极区域3时，能够通过图5的(a)所示的绝缘层11a与23b之间的间隙，向p型半导体区域2a注入n型杂质。其结果，在绝缘层11a附近，n+型源极区域3局部地形成得较深。即，p型半导体区域2a的Z方向上的厚度局部变小，沟道长度变短。沟道长度的变化成为半导体装置100的电阻的偏差的原因。
在半导体装置100中，如图2所示，优选第二绝缘区域22的Z方向上的厚度T2小于第一绝缘区域21的Z方向上的厚度T1及第三绝缘区域23的Z方向上的厚度T3的每一个厚度。厚度T2越小，在图5的(a)所示的工序中，与第二绝缘区域22对应的绝缘层22b的厚度越小。即，在绝缘层22b的上方，绝缘层11a与23b之间的X方向上的间隙也变小。在形成n+型源极区域3时，能够抑制通过绝缘层11a与23b之间的间隙向p型半导体区域2a注入n型杂质。其结果，能够减少p型半导体区域2a的Z方向上的厚度的偏差，能够降低半导体装置100的电阻的偏差。能够提高半导体装置100的可靠性。
(变形例)
图9是表示实施方式的变形例的半导体装置的立体剖视图。
在图9所示的半导体装置110中，绝缘部20不包含第三绝缘区域23。在半导体装置100中，在设置有第三绝缘区域23的区域还设置有第二绝缘区域22。
根据半导体装置110，与半导体装置100相比，第二绝缘区域22设置于更宽的区域。由此，能够进一步提高绝缘部20的最大电场强度。其结果，能够进一步减小n+型源极区域3的Z方向上的厚度，能够降低半导体装置100的导通电阻。
另一方面，在绝缘部20包含第三绝缘区域23的情况下，在图5的(a)所示的工序中形成n+型源极区域3时，能够通过绝缘层23b来遮挡通过绝缘层22b的上方而倾斜地向p型半导体区域2a入射的n型杂质。其结果，能够减少p型半导体区域2a的Z方向上的厚度的偏差，能够降低沟道的电阻的偏差。能够提高半导体装置100的可靠性。
以上，例示了本发明的几个实施方式，但这些实施方式是作为例子提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更等。这些实施方式及其变形例包含在发明的范围及主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。另外，前述的各实施方式能够相互组合来实施。
Claims (7)
1.一种半导体装置，具备：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极的上方，与所述第一电极电连接；
第二导电型的第二半导体区域，设置于所述第一半导体区域的上方；
第一导电型的第三半导体区域，设置于所述第二半导体区域的上方；
栅极电极，在与从所述第一半导体区域朝向所述第二半导体区域的第一方向垂直的第二方向上，隔着栅极绝缘层而与所述第一半导体区域的一部分、所述第二半导体区域及所述第三半导体区域的一部分并排；
绝缘部，设置于所述栅极电极的上方，在所述第二方向上与所述第三半导体区域的别的一部分并排，所述绝缘部包括：
第一绝缘区域，包含硅及氧；和
第二绝缘区域，设置于所述第一绝缘区域的上方，包含硅及氮；及
第二电极，设置于所述第三半导体区域的上方及所述绝缘部的上方，与所述第二半导体区域及所述第三半导体区域电连接。
2.根据权利要求1所述的半导体装置，其中，
所述绝缘部还包括设置于所述第二绝缘区域的上方的第三绝缘区域，
所述第三绝缘区域包括硅及氧。
3.根据权利要求2所述的半导体装置，其中，
所述第三绝缘区域在所述第二方向上与所述第三半导体区域分离，
所述第二绝缘区域在所述第二方向上还设置于所述第三半导体区域与所述第三绝缘区域之间，
所述第一绝缘区域在所述第二方向上还设置于所述第三半导体区域与所述第二绝缘区域之间。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述第二绝缘区域的所述第一方向上的厚度小于所述第一绝缘区域及所述第三绝缘区域各自的所述第一方向上的厚度。
5.根据权利要求1至3中任一项所述的半导体装置，其中，
所述绝缘部的上表面在所述第二方向上与所述第三半导体区域的上表面并排。
6.一种半导体装置的制造方法，
沿着结构体的第一绝缘层的表面及第二绝缘层的上表面而形成包含硅及氮的第三绝缘层，
所述结构体包括：
第一导电型的半导体层；
第二导电型的半导体区域，设置于所述半导体层的上方；
开口，在与从所述半导体层朝向所述半导体区域的第一方向垂直的第二方向上与所述半导体层的一部分及所述半导体区域并排；
所述第一绝缘层，沿着所述开口的内表面及所述半导体区域的上表面设置；
栅极电极，在所述第一绝缘层的上方设置于所述开口的内部；以及
所述第二绝缘层，设置于所述栅极电极的上方，
在所述第三绝缘层的上方形成包含硅及氧并且将所述开口填埋的第四绝缘层，
使用所述第三绝缘层作为限制件来去除所述第四绝缘层的一部分。
7.根据权利要求6所述的半导体装置的制造方法，其中，
在去除了所述第四绝缘层的所述一部分之后，在所述半导体区域的上部离子注入第一导电型的杂质，形成第一导电型的别的半导体区域。
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