CN116705848A - 半导体装置 - Google Patents

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Abstract

实施方式的半导体装置具备第一电极、第二电极、半导体部、导电体、以及控制电极。第二电极在第一方向上与第一电极分离地设置。半导体部位于第一电极与第二电极之间，并包含第一导电型的第一半导体层以及设于第一半导体层与第一电极之间的第二导电型的第二半导体层。导电体设于半导体部内，通过第一绝缘膜与半导体部电绝缘，并隔着第一绝缘膜与第一半导体层相对。控制电极与导电体分离，并包含第一部分以及第二部分。控制电极的第一部分设于第二半导体层与第一电极之间，并隔着第二绝缘膜与第二半导体层相对。第二部分在与第一方向正交的第二方向上，隔着第二绝缘膜而与第二半导体层相对，并与第一部分相连。

Description

半导体装置
相关申请
本申请以日本专利申请2022－29794号(申请日：2022年2月28日)为基础申请而享受优先权。本申请通过参照该基础申请参而包含基础申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
电力控制所使用的半导体装置要求导通电阻的减少以及开关特性的提高。
发明内容
实施方式提供使开关特性提高的半导体装置。
实施方式的半导体装置具备第一电极、第二电极、半导体部、导电体、以及控制电极。所述第二电极在第一方向上与所述第一电极分离地设置。所述半导体部位于所述第一电极与所述第二电极之间，并包含第一导电型的第一半导体层以及设于所述第一半导体层与所述第一电极之间的第二导电型的第二半导体层。所述导电体设于所述半导体部内，通过第一绝缘膜与所述半导体部电绝缘，并隔着所述第一绝缘膜与所述第一半导体层相对。所述控制电极与所述导电体分离，并具有第一部分以及第二部分。所述控制电极的第一部分设于所述第二半导体层与所述第一电极之间，并隔着第二绝缘膜与所述第二半导体层相对。所述第二部分在与所述第一方向正交的第二方向上，隔着所述第二绝缘膜与所述第二半导体层相对，并与所述第一部分相连。
附图说明
图1是表示实施方式的半导体装置的示意剖面图。
图2的(a)以及(b)是示意地表示实施方式的半导体装置的局部剖面图。
图3是表示实施方式的半导体装置的特性的曲线图。
图4的(a)～图8的(b)是表示实施方式的半导体装置的制造过程的示意剖面图。
图9的(a)以及(b)是表示实施方式的变形例的半导体装置的示意剖面图。
具体实施方式
以下，参照附图说明实施方式。对附图中的相同部分标注相同编号而适当地省略其详细说明，对不同的部分进行说明。其中，附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不限定为一定与现实的相同。另外，即便在表示相同部分的情况下，也存在相互的尺寸、比率根据附图而被不同地表示的情况。
进而，使用各图中所示的X轴、Y轴以及Z轴来说明各部分的配置以及构成。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。另外，存在以Z方向为上方、以其相反方向为下方来说明的情况。
图1是表示实施方式的半导体装置1的示意剖面图。半导体装置1例如是功率MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)。半导体装置1例如具备半导体部10、第一电极20、以及第二电极30。
半导体部10例如是硅。半导体部10设于第一电极20与第二电极30之间。第一电极20例如是源极电极。第二电极30例如是漏极电极。
半导体部10包含第一导电型的第一半导体层11、第二导电型的第二半导体层13、第一导电型的第三半导体层15、第二导电型的第四半导体层17、以及第一导电型的第五半导体层19。以下，以第一导电型为n型，以第二导电型为p型进行说明，但并不限定于此。
第一半导体层11例如是n型漂移层。第一半导体层11在第一电极20与第二电极30之间延伸。
第二半导体层13例如是p型基底层。第二半导体层13设于第一半导体层11上。第二半导体层13具有位于半导体部10的上表面10F内的表面。
第三半导体层15例如是n型源极层。第三半导体层15局部设于第二半导体层13上。第三半导体层15例如包含浓度比第一半导体层11的第一导电型杂质高的第一导电型杂质。第三半导体层15与第一电极20电连接。
第四半导体层17例如是p型接触层。第四半导体层17局部设于第二半导体层13上。第四半导体层17包含浓度比第二半导体层13的第二导电型杂质高的第二导电型杂质。第一电极20与第四半导体层17相接，并电连接。第二半导体层13经由第四半导体层17，与第一电极20电连接。
第五半导体层19设于第一半导体层11与第二电极30之间。第五半导体层19例如是n型缓冲层。第五半导体层19与第二电极30电连接。第五半导体层19包含浓度比第一半导体层11的第一导电型杂质高的第一导电型杂质。
半导体装置1还包含导电体40与控制电极50。半导体部10具有深度从第二半导体层13的表面到第一半导体层11中的沟槽TR。
导电体40例如是场板电极，设于沟槽TR的内部。导电体40通过第一绝缘膜43而与半导体部10电绝缘。导电体40隔着第一绝缘膜43而与第一半导体层11相对。第一绝缘膜43例如是覆盖沟槽TR的内表面的场板绝缘膜。
控制电极50例如包含第一部分50a以及第二部分50b。第一部分50a设于半导体部10的表面10F上。第二部分50b设于沟槽TR的内部。第二部分50b在沟槽TR内，与导电体40分离地设置。此外，第二部分50b设于沟槽TR的内壁上，与第一部分50a相连。第一部分50a以及第二部分50b一体地设置。从第二电极30到导电体40的Z方向的距离比从第二电极30到控制电极50的Z方向的距离短。
控制电极50的第二部分50b例如设于第一绝缘膜43之上。控制电极50具有沿着第一绝缘膜43的上端，在与沟槽TR的内壁交叉的方向上例如X方向上延伸的端部。这样的控制电极50的剖面形状如例示，也可以是不具有在X方向上延伸的端部的剖面形状。
控制电极50通过第二绝缘膜53而与半导体部10电绝缘。第二绝缘膜53例如是栅极绝缘膜。控制电极50的第一部分50a以及第二部分50b隔着第二绝缘膜53与第二半导体层13相对。
半导体部10的位于上表面内的第二半导体层13的表面，与控制电极50的第一部分50a相对。此外，沟槽TR的内壁所含的第二半导体层13的另一个表面与控制电极50的第二部分50b相对。而且，在半导体部10的上表面10F，第三半导体层15包含隔着第二绝缘膜53而与控制电极50的第一部分50a相对的区域。
第一电极20以在半导体部10的表面10F侧覆盖第三半导体层15、第四半导体层17、导电体40以及控制电极50的方式设置。第一电极20与导电体40之间以及第一电极20与控制电极50之间设有第三绝缘膜55。导电体40以及控制电极50通过第三绝缘膜55而与第一电极20电绝缘。第三绝缘膜55例如是层间绝缘膜。
第一电极20经由设于第三绝缘膜55的接触沟槽CT，与第三半导体层15以及第四半导体层17电连接。接触沟槽CT例如具有从第三绝缘膜55的上表面到第二半导体层13中的深度。第四半导体层17设于接触沟槽CT的底面。第一电极20与接触沟槽CT的内壁所含的第三半导体层15相接，并且电连接。
图2的(a)是示意地表示实施方式的半导体装置1的局部剖面图。图2的(b)是示意地表示比较例的半导体装置2的局部剖面图。图2的(a)以及(b)分别示出了沟槽TR的开口部。
如图2的(a)所示，第二半导体层13具有位于半导体部10的上表面10F内的第一表面13f以及沟槽TR的内壁所含的第二表面13g。第二半导体层13的第一表面13f隔着第二绝缘膜53而与控制电极50的第一部分50a相对。第二表面13g隔着第二绝缘膜53而与控制电极50的第二部分50b相对。控制电极50的栅极长是经由第一表面13f以及第二表面13g且从第三半导体层15到第一半导体层11的爬电距离。
图2的(a)中的13c是从第一表面13f沿着第二表面13g到第一半导体层11与第二半导体层13的边界的、Z方向的第一距离。此外，同图中的13d是在与沟槽TR分离的区域中，从半导体部10的上表面10F到第一半导体层11与第二半导体层13的边界的、Z方向的第二距离。即，第二距离是第二绝缘膜53与第三半导体层15的边界和第一半导体层11与第二半导体层13的边界之间的、Z方向上的距离。在半导体装置1中，第一距离13c比第二距离13d短。换言之，第一半导体层11具有沿着沟槽TR的内壁在第二半导体层13与控制电极50的第二部分50b之间延伸的延伸部11ex。
延伸部11ex例如通过第一半导体层11与第二半导体层13之间的内建电势而被耗尽。由此，能够减少栅极漏极间的寄生电容Cgd。
此外，第三半导体层15具有隔着第二绝缘膜53而与控制电极50的第一部分50a相对的重复区域。第三半导体层15的与控制电极50相对的重复宽度15d例如是第三半导体层15中的第一导电型杂质的扩散距离。即，重复宽度15d根据第三半导体层15的形成条件，例如离子注入后的热处理温度以及第一杂质的剂量而被控制。
如图2的(b)所示，半导体装置2具有设于沟槽TR的内部的控制电极60。控制电极60隔着第二绝缘膜63而与第二半导体层13以及第三半导体层15的沟槽TR的内壁所含的各个表面相对。
该例中，从半导体部10的上表面10F到第一半导体层11与第二半导体层13的边界的距离均匀。即，第一半导体层11不具有在第二半导体层13与控制电极60之间延伸的延伸部11ex。因此，半导体装置2中的栅极源极间的寄生电容Cgd比半导体装置1的寄生电容Cgd大。
此外，第三半导体层15的隔着第二绝缘膜63而与控制电极60重叠的重复区域的Z方向的重复宽度15d例如取决于控制电极60相对于半导体部10的上表面10F的凹陷量ΔR。控制电极60例如通过干式刻蚀，形成为具有Z方向上的规定的长度。因此，凹陷量ΔR包含蚀刻的不均匀性。例如，若凹陷量ΔR变大，第三半导体层15的重复区域消失，则半导体装置2变得不接通。为了避免这点，优选的是，减小凹陷量ΔR，增大重复宽度15d，但栅极源极间的寄生电容Cgs变大。与此相对，在半导体装置1中，重复宽度15d的控制容易，能够减小重复宽度15d。即，能够减小栅极源极间的寄生电容Cgs。
如此，在半导体装置1中，能够减少栅极源极间的寄生电容Cgs以及栅极漏极间的寄生电容Cgd。由此，能够使开关特性提高。
此外，在半导体装置1中，能够较薄地形成控制电极50，因此制造过程变得容易。例如，在将控制电极60埋入沟槽TR的内部时，能够消除在控制电极60产生的空隙等构造缺陷。
图3是表示实施方式的半导体装置1的特性的曲线图。横轴为漏极电压。纵轴为漏极电流。同图中所示的“MG”示出了半导体装置1的特性。此外，“TG”示出了沟槽栅极晶体管的特性，“PG”示出了平面栅极晶体管的特性。各晶体管的沟道长度相同。
如图3所示，平面栅极晶体管的漏极电流为沟槽栅极晶体管的漏极电流的二分之一以下。即，平面晶体管的导通电阻比沟槽栅极晶体管的导通电阻大。
与此相对，半导体装置1的漏极电流与沟槽栅极晶体管的漏极电流大致相同。在半导体装置1中，控制电极50具有平面栅极部分(第一部分50a)与沟槽栅极部分(第二部分50b)，从而能够使隔着第二绝缘膜53与第三半导体层13相对的重复宽度15d的控制性提高。换言之，能够使栅极电极隔着栅极绝缘膜与源极层相对的重复区域的宽度的控制性提高，并能够减少寄生电容。另一方面，与控制电极50具有平面栅极部分无关地，能够使半导体装置1的导通电阻与沟槽栅极晶体管的导通电阻大致相等。
接着，参照图4的(a)～图8的(b)，说明半导体装置1的制造方法。图4的(a)～图8的(b)是表示实施方式的半导体装置1的制造过程的示意剖面图。
在半导体装置1中例如使用硅晶片100。硅晶片100包含n型硅基板101以及n型硅层103。n型硅层103在n型硅基板101上被外延生长。n型硅层103的n型杂质浓度比n型硅基板101的n型杂质浓度低。
如图4的(a)所示，在n型硅层103的上表面侧形成沟槽TR。沟槽TR例如通过使用RIE(Reactive Ion Etching，反应性离子蚀刻)选择性地对n型硅层103进行蚀刻而形成。
如图4的(b)所示，形成将沟槽TR的内表面覆盖的第一绝缘膜43。第一绝缘膜43例如是硅氧化膜。第一绝缘膜43例如包含对n型硅层103进行热氧化的硅氧化膜以及通过CVD(Chemical Vapor Deposition，化学气相沉积)而沉积的硅氧化膜。第一绝缘膜43形成为在沟槽TR的内部残留空间。
接着，在第一绝缘膜43上形成导电层105。导电层105以埋入沟槽TR的内部空间的方式形成。导电层105例如是具有导电性的多晶硅。导电层105例如通过CVD形成。
如图4的(c)所示，在沟槽TR的内部形成导电体40。导电体40例如通过利用干式蚀刻或湿式蚀刻将导电层105局部地除去从而形成。
如图5的(a)所示，局部地蚀刻第一绝缘膜43，使内壁在沟槽TR的上部露出。第一绝缘膜43例如通过干式蚀刻被局部地除去。第一绝缘膜43的蚀刻量被控制为，相对于n型硅层103的上表面103F的凹陷量ΔR1为规定的值。
如图5的(b)所示，在n型硅层103的表面上形成第二绝缘膜53。第二绝缘膜53覆盖沟槽TR的上部的内壁。第二绝缘膜53例如通过热氧化而形成。此时，在导电体40的上端也形成绝缘膜45。第二绝缘膜53以及绝缘膜45例如是硅氧化膜。
如图5的(c)所示，以覆盖第一绝缘膜43以及第二绝缘膜53的方式，形成导电层107。导电层107例如是导电性的多晶硅。导电层107例如使用CVD而形成。
如图6的(a)所示，在导电层107之上形成蚀刻掩模109。蚀刻掩模109例如是光致抗蚀剂。蚀刻掩模109例如使用光刻法，以覆盖n型硅层103的上表面103F的一部分以及沟槽TR的内壁的方式形成。
如图6的(b)所示，通过使用蚀刻掩模109选择性地蚀刻导电层107来形成控制电极50。导电层107例如通过干式蚀刻而被除去。
如图6的(c)所示，在n型硅层103的上表面侧形成第二半导体层13。位于第二半导体层13与n型硅基板101之间的n型硅层103成为第一半导体层11。
第二半导体层13通过对n型硅层103上表面侧选择性地离子注入p型杂质例如硼(B)而形成。控制电极50作为离子注入掩模发挥功能。被离子注入的p型杂质通过热处理而被活性化，并被扩散。
第二半导体层13具有在沟槽TR的内壁与第二绝缘膜53相接的表面13g，其Z方向的宽度是第一距离13c(参照图2的(a))。第一绝缘膜43的凹陷量ΔR1(参照图5的(a))被控制为比第一距离13c大。即，控制电极50的第二部分50b(参照图2的(a))的下表面在Z方向上，位于比第二半导体层13的与第二绝缘膜53相接的表面的下端靠下的位置。
如图7的(a)所示，在第二半导体层13之上形成第三半导体层15。第三半导体层15通过对第二半导体层13的上表面侧选择性地离子注入n型杂质，例如砷(As)，并进行热处理而形成。控制电极50作为离子注入掩模发挥功能。
第三半导体层15具有在Z方向上与控制电极50的第一部分50a重叠的重复区域。第三半导体层15的重复区域的重复宽度15d(参照图2的(a))例如根据离子注入后的热处理温度或被离子注入的n型杂质的剂量而被控制。因此，重复区域在晶片面内均匀地形成。此外，重复宽度15d的控制也容易。
如图7的(b)所示，以覆盖控制电极50以及导电体40的方式形成第三绝缘膜55。第三绝缘膜55例如是硅氧化膜。第三绝缘膜55例如使用CVD而形成。第三绝缘膜55形成为还覆盖第三半导体层15。
如图8的(a)所示，在第三绝缘膜55形成接触沟槽CT。接触沟槽CT形成为从第三绝缘膜55的上表面到第二半导体层13的深度。而且，在接触沟槽CT的底面形成第四半导体层17。第四半导体层17通过经由接触沟槽CT对第二半导体层13离子注入p型杂质，例如硼(B)，并进行热处理而形成。
如图8的(b)所示，在第三绝缘膜55上形成第一电极20。第一电极20以向接触沟槽CT的内部延伸并与第三半导体层15以及第四半导体层17相接的方式形成。第一电极20例如包含钨(W)以及铝(Al)。
接着，通过对n型硅基板101的背面侧进行磨削或蚀刻而进行薄层化。由此，第五半导体层19(参照图1)被形成。而且，在第五半导体层19的背面上形成第二电极30。第二电极30例如包含镍(Ni)、铝(Al)、银(Ag)等。
图9的(a)以及(b)是表示实施方式的变形例的半导体装置3、4的示意剖面图。图9的(a)以及(b)分别是表示沟槽TR的开口部的局部剖面图。
在图9的(a)所示的半导体装置3中，在半导体部10的上表面10F与沟槽TR的内壁相连的区域中，第二半导体层13具有被倒圆的角。第二半导体层13的角例如以具有比第二绝缘膜53的Z方向的厚度53T大的曲率半径Rc的方式形成。
第二半导体层13的角例如通过沟槽TR形成时的干式蚀刻、或者第二绝缘膜53形成时的热氧化而被倒圆。换言之，沟槽TR的内表面以经由曲面而与第二半导体层13的上表面相连的方式形成。此外，控制电极50的第一部分50a与第二部分50b(参照图2)覆盖第二半导体层13的被倒圆的角，并经由具有曲率半径Rc的弯曲部相连。如此，通过第二半导体层13具有被倒圆的角，第二绝缘膜53具有均匀的膜厚。由此，能够抑制控制电极50的阈值电压的偏差。此外，能够抑制在第二半导体层13的角上的第二绝缘膜53中的电场集中，并能够使第二绝缘膜53的可靠性提高。
在图9的(b)所示的半导体装置4中，控制电极50的第一部分50a以及第二部分50b在不同的工序中形成。第二部分50b例如被埋入第一绝缘膜43所形成的凹陷中。另一方面，第一部分50a通过对形成于第一绝缘膜43、第二部分50b以及第二绝缘膜53之上的导电层进行图案化而形成。第一部分50a形成为覆盖第二半导体层13的上表面。此外，包含从第二部分50b的上端朝向沟槽TR内而延伸的部分。换言之，第一部分50a例如在X方向上，在第二半导体层13、第二部分50b以及第一绝缘膜上延伸，并与第二部分50b的上端连接。
该例中，通过扩大控制电极50的第二部分50b的截面面积，能够减少控制电极50的栅极电阻。此外，在形成第二部分50b时，不需要对与第三半导体层15重复的区域的重复宽度15d(参照图2的(b))进行控制地，凹陷量ΔR(参照图2的(a))的允许范围扩大。因此，第二部分50b的形成变得容易。
说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，并不意图限定发明的范围。这些新的实施方式能够以其他各种的方式实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等同的范围中。

Claims (14)

1.一种半导体装置，具备：
第一电极；
第二电极，在第一方向上与所述第一电极分离地设置；
半导体部，位于所述第一电极与所述第二电极之间，包含第一导电型的第一半导体层以及设于所述第一半导体层与所述第一电极之间的第二导电型的第二半导体层；
导电体，设于所述半导体部内，通过第一绝缘膜而与所述半导体部电绝缘，并隔着所述第一绝缘膜而与所述第一半导体层相对；以及
控制电极，具有第一部分以及第二部分，与所述导电体分离，所述第一部分设于所述第二半导体层与所述第一电极之间，隔着第二绝缘膜而与所述第二半导体层相对，所述第二部分在与所述第一方向正交的第二方向上，隔着所述第二绝缘膜而与所述第二半导体层相对，并与所述第一部分相连。
2.根据权利要求1所述的半导体装置，其中，
所述半导体部还包含局部设于所述第二半导体层上的所述第一导电型的第三半导体层，
所述第三半导体层包含隔着所述第二绝缘膜而与所述控制电极的所述第一部分相对的区域。
3.根据权利要求2所述的半导体装置，其中，
所述第三半导体层包含浓度比所述第一半导体层的第一导电型杂质的浓度高的第一导电型杂质。
4.根据权利要求2所述的半导体装置，其中，
所述第一电极与所述第二半导体层以及所述第三半导体层电连接，
所述控制电极以及所述导电体通过第三绝缘膜而与所述第一电极电绝缘。
5.根据权利要求2所述的半导体装置，其中，
在所述第一方向上，所述第二半导体层的沿着第二绝缘膜的第一宽度比第二距离小，所述第二距离是从所述第一半导体层与所述第二半导体层的边界到所述第二绝缘膜与所述第三半导体层的边界的距离。
6.根据权利要求2所述的半导体装置，其中，
从所述第一半导体层与所述第二半导体层的边界到所述控制电极的所述第一部分的所述第一方向的距离，在隔着所述第二绝缘膜而与所述控制电极的所述第二部分相对的所述第二半导体层的表面处成为最小。
7.根据权利要求5所述的半导体装置，其中，
所述第一半导体层包含沿着所述第二绝缘膜而在所述控制电极与第二半导体层之间延伸的延伸部分。
8.根据权利要求5所述的半导体装置，其中，
所述第一半导体层与所述第三半导体层之间的、从所述第一半导体层与所述第二半导体层的边界到所述第一电极的所述第一方向的距离，比从所述控制电极的所述第二电极侧的端部到所述第一电极的所述第一方向的距离长。
9.根据权利要求1所述的半导体装置，其中，
所述导电体设于在所述半导体部的所述第一电极侧的表面具有开口的沟槽的内部，
所述第一绝缘膜覆盖所述沟槽的内表面，并设于所述导电体与所述第一半导体层之间。
10.根据权利要求9所述的半导体装置，其中，
所述控制电极的所述第一部分隔着所述第二绝缘膜设于所述半导体部的所述表面上，
所述控制电极的所述第二部分设于所述沟槽的内部。
11.根据权利要求10所述的半导体装置，其中，
从所述导电体到所述第二电极的所述第一方向的距离，比从所述控制电极到所述第二电极的所述第一方向的距离短。
12.根据权利要求1所述的半导体装置，其中，
所述控制电极还具有将所述第一部分与所述第二部分相连的弯曲部。
13.根据权利要求11所述的半导体装置，其中，
所述控制电极的所述弯曲部具有比所述第二绝缘膜的所述第一方向的膜厚大的曲率半径。
14.根据权利要求1所述的半导体装置，其中，
所述控制电极的所述第二部分设于所述第一绝缘膜中，
所述控制电极的所述第一部分，在所述第二方向上在所述第一绝缘膜上、所述第二部分上以及所述第二半导体层上延伸，并与在所述第一方向上延伸的所述第二部分的上端连接。
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