CN112531010A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN112531010A
CN112531010A CN202010073396.8A CN202010073396A CN112531010A CN 112531010 A CN112531010 A CN 112531010A CN 202010073396 A CN202010073396 A CN 202010073396A CN 112531010 A CN112531010 A CN 112531010A
Authority
CN
China
Prior art keywords
region
semiconductor region
annular
electrode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010073396.8A
Other languages
English (en)
Other versions
CN112531010B (zh
Inventor
吉川大辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Publication of CN112531010A publication Critical patent/CN112531010A/zh
Application granted granted Critical
Publication of CN112531010B publication Critical patent/CN112531010B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供的能够抑制由电压施加引起的耐压的降低的半导体装置具备第1电极、第1导电型的第1、第3半导体区域、第2导电型的第2半导体区域及多个环状区域、第2电极、第3电极及半绝缘层。第2半导体区域设置于第1半导体区域的上方。第3半导体区域设置于第1半导体区域的上方，包围第2半导体区域。多个环状区域分别包围第2半导体区域。第2电极设置于第2半导体区域的上方。第3电极设置于第3半导体区域的上方。半绝缘层与第1半导体区域、第2电极、多个环状区域及第3电极接触。多个环状区域包含第1环状区域及设置于第1环状区域与第3半导体区域之间的第2环状区域。径向上的第2环状区域的长度比径向上的第1环状区域的长度短。

Description

半导体装置
关联申请
本申请享受以日本专利申请2019－169390号(申请日：2019年9月18日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
二极管、Metal Oxide Silicon Field Effect Transistor(MOSFET，金属氧化物半导体场效应晶体管)、Insulated Gate Bipolar Transistor(IGBT，绝缘栅双极型晶体管)等的半导体装置，被使用于电力变换等的用途。半导体装置的耐压有时伴随电压的施加而降低。希望由电压施加引起的耐压的降低量较小。
发明内容
本发明的实施方式提供能够抑制由电压施加引起的耐压的降低的半导体装置。
实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第2导电型的多个环状区域、第2电极、第3电极及半绝缘层。上述第1半导体区域设置于上述第1电极的上方，与上述第1电极电连接。上述第2半导体区域设置于上述第1半导体区域的上方。上述第3半导体区域设置于上述第1半导体区域的上方，包围上述第2半导体区域，具有比上述第1半导体区域高的第1导电型的杂质浓度。上述多个环状区域与上述第2半导体区域及上述第3半导体区域分离，并且互相分离而设置。上述多个环状区域位于上述第2半导体区域与上述第3半导体区域之间，分别包围上述第2半导体区域。上述第2电极设置于上述第2半导体区域的上方，与上述第2半导体区域电连接。上述第3电极在上述第3半导体区域的上方与上述第2电极分离而设置，包围上述第2电极，与上述第3半导体区域电连接。上述半绝缘层与上述第1半导体区域、上述第2电极、上述多个环状区域及上述第3电极接触。上述多个环状区域包含第1环状区域及设置于上述第1环状区域与上述第3半导体区域之间的第2环状区域。从上述第2半导体区域朝向上述第3半导体区域的径向上的上述第2环状区域的长度，比上述径向上的上述第1环状区域的长度短。
附图说明
图1是表示第1实施方式的半导体装置的俯视图。
图2是图1的II－II剖视图。
图3中(a)、(b)是表示参考例及第1实施方式的半导体装置的特性的曲线。
图4是表示参考例及第1实施方式的半导体装置的特性的曲线。
图5是表示第1实施方式的第1变形例的半导体装置的一部分的剖视图。
图6是表示第1实施方式的第2变形例的半导体装置的一部分的剖视图。
图7是用于说明第1实施方式的第3变形例的半导体装置的剖视图。
图8是用于说明第1实施方式的第3变形例的半导体装置的剖视图。
图9是表示第2实施方式的半导体装置的一部分的剖视图。
图10是表示第3实施方式的半导体装置的一部分的剖视图。
具体实施方式
以下，关于本发明的各实施方式，参照附图进行说明。
附图是示意性的或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等，未必与现实的相同。即使在表示相同的部分的情况下，也存在根据附图而彼此的尺寸、比率不同而进行表示的情况。
在本申请的说明书和各图中，对于与已说明过的要素同样的要素标注同一符号，并适当省略详细的说明。
在以下的说明及附图中，n+、n、n－及p+、p的标记表示各杂质浓度的相对的高低。即，附有“+”的标记与未附有“+”及“－”中任一个的标记相比，杂质浓度相对较高，附有“－”的标记与未附有任一个的标记相比，杂质浓度相对较低。在各个区域中包含有p型杂质和n型杂质这两方的情况下，这些标记表示这些杂质互相补偿后的实质的杂质浓度的相对的高低。
关于以下说明的各实施方式，也可以使各半导体区域的p型和n型反型后实施各实施方式。
(第1实施方式)
图1是表示第1实施方式的半导体装置的俯视图。
图2是图1的II－II剖视图。
在图1中，省略了半绝缘层30、绝缘层31、绝缘层32及绝缘部33。
第1实施方式的半导体装置100是二极管。半导体装置100如图1及图2所示那样，具有半导体层SL、下部电极21(第1电极)、上部电极22(第2电极)、EQuivalent-PotentialRing(EQPR，等势环)电极23(第3电极)、半绝缘层30、绝缘层31、绝缘层32及绝缘部33。
半导体层SL具有n－型(第1导电型)半导体区域1(第1半导体区域)、p型(第2导电型)半导体区域2(第2半导体区域)、n+型EQPR区域3(第3半导体区域)、n+型接触区域4、p+型接触区域5及p+型环状区域10。
在实施方式的说明中，使用XYZ正交坐标系。将从下部电极21朝向n－型半导体区域1的方向设为Z方向。将相对于Z方向垂直且相互正交的2个方向设为X方向及Y方向。另外，将从半导体装置100的中心朝向外周的方向设为径向。另外，为了说明，将从下部电极21朝向n－型半导体区域1的方向叫做“上”，将其相反方向叫做“下”。这些方向基于下部电极21与n－型半导体区域1的相对的位置关系，与重力的方向无关。
如图2所示那样，在半导体装置100的下表面设置有下部电极21。n+型接触区域4设置于下部电极21的上方，与下部电极21电连接。n－型半导体区域1设置于n+型接触区域4的上方。n－型半导体区域1经由n+型接触区域4而与下部电极21电连接。
在n－型半导体区域1的上方设置有p型半导体区域2、n+型EQPR区域3及p+型环状区域10。例如，p型半导体区域2设置于半导体装置100的X方向及Y方向上的中央部。n+型EQPR区域3包围p型半导体区域2。例如，n+型EQPR区域3沿着半导体装置100的X方向的端部及Y方向的端部而设置。
如图1及图2所示那样，p+型环状区域10在p型半导体区域2与n+型EQPR区域3之间设置有多个。各个p+型环状区域10包围p型半导体区域2。p型半导体区域2、n+型EQPR区域3及多个p+型环状区域10，在径向上互相分离。p+型环状区域10的个数根据半导体装置100要求的耐压而适当设计。
n+型EQPR区域3中的n型杂质浓度，比n－型半导体区域1中的n型杂质浓度高。p+型环状区域10中的p型杂质浓度，高于例如p型半导体区域2中的p型杂质浓度。
如图2所示那样，p+型接触区域5选择性地设置于p型半导体区域2的上方。p+型接触区域5中的p型杂质浓度比p型半导体区域2中的p型杂质浓度高。p+型接触区域5的形状、个数、位置等根据半导体装置100要求的特性而适当设计。
上部电极22设置于p型半导体区域2及p+型接触区域5的上方，并与p型半导体区域2及p+型接触区域5电连接。EQPR电极23设置于n+型EQPR区域3的上方，并与n+型EQPR区域3电连接。
如例如图1所示那样，上部电极22设置于半导体装置100的X方向及Y方向上的中央部。EQPR电极23在径向上与上部电极22分离，包围上部电极22。EQPR电极23沿着半导体装置100的X方向上的端部及Y方向上的端部而设置。
如图2所示那样，在p型半导体区域2的外周与上部电极22的外周之间，设置有绝缘层31。在n+型EQPR区域3的内周与EQPR电极23的内周之间，设置有绝缘层32。
半绝缘层30与上部电极22的外周、半导体层SL(n－型半导体区域1及多个p+型环状区域10)及EQPR电极23接触。因此，上部电极22、半导体层SL及EQPR电极23经由半绝缘层30而电连接。
绝缘部33设置于半绝缘层30的上方。例如，绝缘部33将半导体装置100的上表面的外周封固。上部电极22的上表面的中央部未被绝缘部33所覆盖，而在外部露出。
关于p+型环状区域10，具体地进行说明。
如图2所示那样，在p型半导体区域2与n+型EQPR区域3之间，设置有多个p+型环状区域10。例如，多个p+型环状区域10包含p+型环状区域10a～10i。
p+型环状区域10a～10c在径向上彼此相邻。p+型环状区域10d～10f设置于p+型环状区域10c与n+型EQPR区域3之间，并在径向上彼此相邻。p+型环状区域10d～10f夹着别的p+型环状区域10而与p+型环状区域10a～10c分离。p+型环状区域10g～10i设置于p+型环状区域10f与n+型EQPR区域3之间，并在径向上彼此相邻。p+型环状区域10g～10i还夹着别的p+型环状区域10而与p+型环状区域10d～10f分离。例如，p+型环状区域10d～10f中的任一个位于在径向上排列的多个p+型环状区域10的正中间。
在半导体装置100中，p+型环状区域10d(第2环状区域的一例)的径向上的长度X2，比p+型环状区域10a(第1环状区域的一例)的径向上的长度X1短。p+型环状区域10g(第3环状区域的一例)的径向上的长度X3比长度X2短。即，p+型环状区域10的径向上的长度，短于与其相比位于内周侧的别的p+型环状区域10的径向上的长度。
p+型环状区域10的长度使用半导体层SL的表面(半导体层SL与半绝缘层30的接触面)中的、n－型半导体区域1与p+型环状区域10之间的pn结面而测定。即，p+型环状区域10的长度，用半导体层SL的表面中、从pn结面的径向的一端到另一端为止的长度来表示。关于后述的p+型环状区域10彼此间的距离，使用n－型半导体区域1与各p+型环状区域10之间的pn结面来测定。
对半导体装置100的动作进行说明。
若对上部电极22施加相对于下部电极21而言为正的电压，则对n－型半导体区域1与p型半导体区域2之间的pn结面施加正向电压。由此，半导体装置100成为导通状态，从上部电极22朝向下部电极21地流通电流。
之后，若对下部电极21施加相对于上部电极22而言为正的电压，则电流的流动停止，半导体装置100从导通状态切换为截止状态。对n－型半导体区域1与p型半导体区域2之间的pn结面，施加反向电压。通过反向电压的施加，从n－型半导体区域1与p型半导体区域2之间的pn结面起、耗尽层扩展。
若从p型半导体区域2扩展的耗尽层达到p+型环状区域10，则在p+型环状区域10与n－型半导体区域1之间也被施加反向电压。由此，从n－型半导体区域1与p+型环状区域10之间的pn结面起也扩展耗尽层。通过从各p+型环状区域10起的耗尽层的扩展，由此p型半导体区域2的外周处的电场集中能够被抑制，能够提高半导体装置100的耐压。
在半导体装置100为截止状态时，EQPR电极23的电位与下部电极21的电位实质相同。上部电极22及EQPR电极23经由半绝缘层30而互相电连接。因此，从EQPR电极23向上部电极22、经由半绝缘层30而流通微小的电流。半绝缘层30的各部的电位根据电流的流动而被固定。半绝缘层30的各部的电位，对于朝向半导体装置100的外周的耗尽层的扩展造成影响。半绝缘层30的各部的电位被固定，从而例如半导体装置100中的耗尽层的扩展稳定，能够使半导体装置100的可靠性提高。
另外，在半导体装置100为截止状态时，在半导体装置100的外周产生电场。通过该电场，在绝缘部33及半导体装置100的外部存在的带电粒子被朝向半导体层SL拉近。此时，若设置有半绝缘层30，则被拉近的带电粒子在半绝缘层30中流动，并向上部电极22或EQPR电极23排出。因此，能够抑制耗尽层的扩展由于外部的带电粒子而变动从而半导体装置100的耐压降低。
另外，若在半导体层SL与半绝缘层30之间设置有绝缘层，则在半导体层SL中被加速了的载流子有时在绝缘层中被俘获。在半导体装置100中，在半导体层SL与半绝缘层30之间未设置绝缘层，半绝缘层30与半导体层SL接触。若被加速了的载流子进入半绝缘层30，则载流子被向上部电极22或EQPR电极23排出。因此，能够抑制由在绝缘层中俘获载流子而引起的耗尽层的扩展的变动及半导体装置100的耐压的降低。
对半导体装置100的各构成要素的材料的一例进行说明。
n－型半导体区域1、p型半导体区域2、n+型EQPR区域3、n+型接触区域4、p+型接触区域5及p+型环状区域10，作为半导体材料，而包含硅、碳化硅、氮化镓或者砷化镓。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或者锑。作为p型杂质，能够使用硼。
下部电极21、上部电极22及EQPR电极23包含铝或铜等的金属。
绝缘层31及32包含氧化硅或氮化硅等的绝缘材料。
半绝缘层30包含氧化硅或氮化硅等的绝缘材料。但是，半绝缘层30的电阻，比绝缘层31及32各自的电阻低。例如，半绝缘层30的电阻率为1.0×108[Ω·cm]以上且小于1.0×1013[Ω·cm]。绝缘层31及32各自的电阻率为1.0×1013[Ω·cm]以上。
绝缘部33包含聚酰亚胺等的绝缘性树脂材料。
参照图3及图4，对第1实施方式的效果进行说明。
图3的(a)是表示参考例的半导体装置的特性的曲线。图3的(b)是表示第1实施方式的半导体装置的特性的曲线。
图4是表示参考例及第1实施方式的半导体装置的特性的曲线。
在参考例的半导体装置中，多个p+型环状区域10的径向上的长度互相相同。另外，在径向上相邻的p+型环状区域10彼此间的距离分别相同。
图3的(a)及图3的(b)表示各半导体装置的Y方向的中心处的、X方向的位置(X坐标)与电位的关系。横轴表示以上部电极22的外周端部的位置为基准时的X坐标。纵轴表示半导体装置为截止状态时的电位。横轴及纵轴的值以任意单位表示。实线表示半导体层SL的表面的电位。点线表示半绝缘层30的电位。另外，在横轴的值为约2.6的位置，存在EQPR电极23的内周端部。在图3的(a)及图3的(b)中，表示将最低的施加电压设为1并使施加电压增大到13时的特性。
根据图3的(a)，在参考例的半导体装置中，在X坐标在0到约1.5的范围中，半绝缘层30的电位比半导体层SL的表面的电位高。另一方面，在X坐标在约1.5到2.6的范围中，半导体层SL的表面的电位比半绝缘层30的电位高。
在参考例的半导体装置中，为了使耐压提高，而促进在p型半导体区域2附近的耗尽层的扩展。另外，在参考例的半导体装置中，为了缩短从p型半导体区域2到半导体装置100的外周端部为止的距离(终端长)，而在半导体装置100的外周端部设置n+型EQPR区域3及EQPR电极23而抑制耗尽层的扩展。其结果，如图3的(a)所示那样，在半导体装置100的外周侧，半导体层SL的表面的电位增大，并变得比半绝缘层30的电位大。
关于该参考例的半导体装置，发明人发现了以下情况。
在半导体装置为截止状态时，半导体层SL的电位比半绝缘层30的电位高，则由于该电位差而从半导体层SL朝向半绝缘层30注入空穴。此时，若空穴在半绝缘层30的陷阱能级被俘获，则该空穴不向上部电极22排出，而继续留在半绝缘层30。若空穴留在半绝缘层30，则通过由该空穴形成的电场，耗尽层的扩展变动，半导体装置100的耐压降低。
关于该课题，在第1实施方式的半导体装置100中，使p+型环状区域10的径向上的长度不同。具体而言，某p+型环状区域10的径向上的长度，短于与该p+型环状区域10相比位于靠内周侧的位置的别的p+型环状区域10的径向上的长度。例如，若多个p+型环状区域10的间距分别一定，则p+型环状区域10的径向上的长度越短，半导体层SL的表面上的n－型半导体区域1的面积的比例就越大。间距对应于1个p+型环状区域10的径向上的中心与和该p+型环状区域10相邻的别的p+型环状区域10的径向上的中心之间的距离。
若n－型半导体区域1的面积的比例变大，则半导体层SL的表面处的电压的下降变大。即，根据第1实施方式的半导体装置100，通过设置径向上的长度相对较短的p+型环状区域10，从而能够使该p+型环状区域10附近的电压下降增大，能够降低该p+型环状区域10附近的电位。其结果，能够降低从半导体层SL朝向半绝缘层30的电场的强度。例如，能够使半绝缘层30的电位高于半导体层SL的表面的电位。
图3的(b)表示p+型环状区域10的径向上的长度越趋向外周越短时的半导体装置100的特性。如图3的(b)所示那样，在半导体装置100中，与参考例的半导体装置相比，X坐标1.5到2.6的半导体层SL的电位较低。用与参考例的半导体装置相同的终端长，在任一个X坐标，半导体层SL的电位都低于半绝缘层30的电位。由此，能够抑制从半绝缘层30朝向半导体层SL地形成电场，而对半绝缘层30注入在半导体层SL流动的空穴。通过抑制半绝缘层30中的空穴的俘获，从而能够抑制伴随着对半导体装置100的电压施加的耐压的降低。
图4表示施加应力电压达充分长的时间时的、半导体装置的静耐压的变动。在图4中，横轴表示应力电压。纵轴表示半导体装置的耐压。横轴及纵轴以任意单位表示。实线表示第1实施方式的半导体装置100的特性。虚线表示参考例的半导体装置的特性。
根据图4可知，关于参考例的半导体装置，施加了应力电压后的耐压，与施加应力电压前的耐压相比大大降低。另一方面，即使对第1实施方式的半导体装置施加应力电压，耐压的降低也较小。即，对第1实施方式的半导体装置施加了应力电压时的耐压的降低量，小于对参考例的半导体装置施加了应力电压时的耐压的降低量。该耐压的降低量的差异起因于从半导体层SL向半绝缘层30的空穴的注入被抑制。
这样，根据第1实施方式，能够维持终端长不变地、抑制伴随电压的施加的半导体装置100的耐压的降低。
关于多个p+型环状区域10，至少一部分的p+型环状区域10的径向上的长度只要短于与其相比位于内周侧的p+型环状区域10的径向上的长度即可。通过这样，在该至少一部分的p+型环状区域10附近，电位降低，能够抑制从半导体层SL向半绝缘层30的空穴的注入。
为了使更多的p+型环状区域10附近的电位降低，优选的是，各p+型环状区域10的径向上的长度趋向外周而变短。由此，能够进一步抑制从半导体层SL向半绝缘层30的空穴的注入。在该情况下，互相相邻的一部分的p+型环状区域10的长度可以相同。例如，p+型环状区域10i的径向上的长度，既可以比p+型环状区域10h的径向上的长度短，也可以与p+型环状区域10h的径向上的长度相同。在粗略地观察时，各p+型环状区域10的径向上的长度只要有趋向外周而变短的倾向即可。由此，能够大大抑制从半导体层SL向半绝缘层30的空穴的注入，能够进一步降低伴随着电压的施加的半导体装置100的耐压。
(第1变形例)
图5是表示第1实施方式的第1变形例的半导体装置的一部分的剖视图。
在第1变形例的半导体装置110中，p+型环状区域10d(第3环状区域的一例)与p+型环状区域10e(第4环状区域的一例)之间的径向上的距离Y2，比p+型环状区域10a(第1环状区域的一例)与p+型环状区域10b(第2环状区域的一例)之间的径向上的距离Y1长。p+型环状区域10g(第5环状区域的一例)与p+型环状区域10h(第6环状区域的一例)之间的径向上的距离Y3，比距离Y2长。即，p+型环状区域10彼此间的距离，长于位于比其靠内周侧的位置的别的p+型环状区域10彼此间的距离。
若p+型环状区域10彼此间的距离变长，则其间的n－型半导体区域1中的电压下降变大，电位降低。因此，能够降低从半绝缘层30朝向半导体层SL的电场的强度。例如，能够形成从半导体层SL朝向半绝缘层30的电场。因此，根据半导体装置110，与半导体装置100同样地，抑制从半导体层SL向半绝缘层30的空穴的注入，能够抑制耐压的降低。
另外，互相相邻的一对p+型环状区域10彼此间的距离，可以与和这一对相邻的别的一对p+型环状区域10彼此间的距离相同。例如，p+型环状区域10h与10i之间的距离，既可以比p+型环状区域10g与10h之间的距离长，也可以相同。在粗略地观察时，相邻的p+型环状区域10彼此间的径向上的距离只要有趋向外周而变长的倾向即可。由此，能够大大抑制从半导体层SL向半绝缘层30的空穴的注入，能够进一步抑制伴随着电压的施加的半导体装置110的耐压的降低。
(第2变形例)
图6是表示第1实施方式的第2变形例的半导体装置的一部分的剖视图。
在第2变形例的半导体装置120中，p+型环状区域10d(第2环状区域的一例)中的p型杂质浓度，比p+型环状区域10a(第1环状区域的一例)中的p型杂质浓度低。p+型环状区域10g(第3环状区域的一例)中的p型杂质浓度，比p+型环状区域10d中的p型杂质浓度低。即，p+型环状区域10的p型杂质浓度，比与其相比位于靠内周侧的位置的别的p+型环状区域10的p型杂质浓度低。
p+型环状区域10中的p型杂质浓度越低，则p+型环状区域10的电阻越增大。由此，p+型环状区域10中的电压下降变大，该p+型环状区域10附近的电位降低。因此，能够降低从半绝缘层30朝向半导体层SL的电场的强度。例如，能够形成从半导体层SL朝向半绝缘层30的电场。因此，根据半导体装置120，与半导体装置100同样地，能够抑制从半导体层SL向半绝缘层30的空穴的注入，能够抑制半导体装置120的耐压的降低。
另外，互相相邻的一部分的p+型环状区域10中的p型杂质浓度可以相同。例如，p+型环状区域10i中的p型杂质浓度，可以比p+型环状区域10h中的p型杂质浓度低，也可以相同。在粗略地观察时，各p+型环状区域10中的p型杂质浓度只要有趋向外周而变低的倾向即可。由此，能够大大抑制从半导体层SL向半绝缘层30的空穴的注入，能够进一步抑制伴随着电压的施加的半导体装置120的耐压的降低。
以上说明的半导体装置100～120的构造也能够互相组合而实施。例如，在半导体装置100中，可以使p+型环状区域10彼此间的距离，长于位于比其靠内周侧的位置的别的p+型环状区域10彼此间的距离。在半导体装置100中，也可以使p+型环状区域10的p型杂质浓度，低于位于比其靠内周侧的位置的别的p+型环状区域10的p型杂质浓度。
(第3变形例)
图7及图8是用于说明第1实施方式的第3变形例的半导体装置的剖视图。
在3变形例的半导体装置130中，各p+型环状区域10的径向上的长度及p+型环状区域10彼此间的距离的至少一方被设计为满足以下的数式1～数式3。
【数式1】
Figure BDA0002377837880000121
【数式2】
Figure BDA0002377837880000122
【数式3】
Figure BDA0002377837880000123
在图7所示的半导体装置130中，从p型半导体区域2朝向n+型EQPR区域3地排列有n个p+型环状区域10(p+型环状区域10－1～10－n)。在数式1～数式3中，αi是从内周侧数第i个p+型环状区域10与第i－1个p+型环状区域10之间的径向上的距离[μm]。i是1以上n以下。在i为1时，α1是p型半导体区域2与第1个p+型环状区域10之间的径向上的距离[μm]。βi是第i个p+型环状区域10的径向上的长度[μm]。q是元电荷[C]。ε是n－型半导体区域1的介电常数[F/cm]。Nd是n－型半导体区域1中的n型载流子密度[cm－2]。L是径向上的上部电极22与EQPR电极23之间的距离[μm]。V是半导体装置130的静耐压[V]。
数式1～数式3使用高斯定律来导出。在满足数式1及数式2时，第i个p+型环状区域10的电位，比该p+型环状区域10的正上方的半绝缘层30的电位低。进而，若满足数式3，则任一个p+型环状区域10的电位都比该p+型环状区域10的正上方的半绝缘层30的电位低。因此，在任一个点，都形成从半绝缘层30朝向半导体层SL的电场，从半导体层SL向半绝缘层30的空穴的注入被有效地抑制。
作为一例，元电荷q是1.6×10－19[C]。介电常数ε是1.04×10－12[F/cm]。n型载流子密度Nd是6×1012[cm－1]。距离L是2000[μm]。静耐压V是6000[V]。在该情况下，数式1～3中的2εV/LqNd是约6.5[μm]。根据其结果，数式1用αi 2＜6.5×(αi+βi－1)表示。例如，αi+βi－1为25[μm]时，αi被设计为13[μm]以下以满足数式1。
另外，在半导体装置130中，在相对于n－型半导体区域1的n型杂质浓度的、p+型环状区域10的p型杂质浓度的比不充分大时，p+型环状区域10中的耗尽层的宽度变宽。若p+型环状区域10中的耗尽层的宽度变宽，则对半导体层SL的电位造成影响。即使基于数式1～3而设计了p+型环状区域10，也能够抑制从半导体层SL向半绝缘层30的空穴的注入，但更优选的是，代替数式1及3而使用数式4及5。各p+型环状区域10的径向上的长度及p+型环状区域10彼此间的距离的至少一方被设计为满足数式2、4及5。
【数式4】
Figure BDA0002377837880000131
【数式5】
Figure BDA0002377837880000132
在数式4及5中，x表示p+型环状区域10中的耗尽化的比例，大于0且为1以下。O(x2)表示x的2次以上的项。例如，n－型半导体区域1中的n型载流子密度为1.0×1013[cm－2]以下，p+型环状区域10中的p型载流子密度为1.0×1017[cm－2]以上时，x比1充分小。因此，p+型环状区域10的耗尽化能够无视。p+型环状区域10中的p型载流子密度为1.0×1016[cm－2]以下时，p+型环状区域10的耗尽化对半导体层SL的电位造成的影响变大，因此优选使用数式4及5。
另外，数式3优选用于p型半导体区域2的外周端部的径向上的位置与上部电极22的外周端部的径向上的位置相同、且n+型EQPR区域3的内周端部的径向上的位置与EQPR电极23的内周端部的径向上的位置相同的情况。在p型半导体区域2的外周端部的径向上的位置与上部电极22的外周端部的径向上的位置不同的情况下、或n+型EQPR区域3的内周端部的径向上的位置与EQPR电极23的内周端部的径向上的位置不同的情况下，也可以修正数式3。即使基于数式1～3而设计了p+型环状区域10，也能够抑制从半导体层SL向半绝缘层30的空穴的注入，但更优选的是，代替数式3而使用数式6。
【数式6】
Figure BDA0002377837880000141
如图8所示那样，δL1是p型半导体区域2的外周端部与上部电极22的外周端部之间的径向上的距离。δL2是n+型EQPR区域3的内周端部与EQPR电极23的内周端部之间的径向上的距离。在上部电极22的外周端部与p型半导体区域2的外周端部相比位于半导体装置130的外周侧时，δL1为正的值。在上部电极22的外周端部与p型半导体区域2的外周端部相比位于半导体装置130的内周侧时，δL1为负的值。另外，在EQPR电极23的内周端部与n+型EQPR区域3的内周端部相比位于半导体装置130的外周侧时，δL2为正的值。在EQPR电极23的内周端部与n+型EQPR区域3的内周端部相比位于半导体装置130的内周侧时，δL2为负的值。各p+型环状区域10的径向上的长度及p+型环状区域10彼此间的距离的至少一方被设计为，满足数式1、2及6。
(第2实施方式)
图9是表示第2实施方式的半导体装置的一部分的剖视图。
第2实施方式的半导体装置200是MOSFET。如图9所示那样，半导体装置200与半导体装置100相比，还具有n+型源极区域6(第4半导体区域)及栅极电极15。
p+型接触区域5及n+型源极区域6选择性地设置于p型半导体区域2的上方。栅极电极15隔着栅极绝缘层15a而与p型半导体区域2对置。在图9所示的例子中，栅极电极15还与n－型半导体区域1的一部分及n+型源极区域6对置。例如，p型半导体区域2、p+型接触区域5、n+型源极区域6及栅极电极15，在X方向上设置有多个，分别在Y方向上延伸。
关于半导体装置200的动作进行说明。
在对下部电极21施加了相对于上部电极22为正的电压的状态下，对栅极电极15施加阈值以上的电压。由此，在p型半导体区域2形成沟道(反型层)，半导体装置200成为导通状态。电子通过沟道后从上部电极22向下部电极21流动。之后，若对于栅极电极15施加的电压变得低于阈值，则p型半导体区域2中的沟道灭失，半导体装置200成为截止状态。
半导体装置200为截止状态时的p+型环状区域10及半绝缘层30的功能与半导体装置100是同样的。即，通过设置p+型环状区域10，从p型半导体区域2朝向半导体装置200的外周的耗尽层的扩展得到促进。由此，半导体装置200的耐压提高。另外，通过设置半绝缘层30、且半绝缘层30与半导体层SL接触，从而能够抑制半导体装置200中的耐压的降低。
在半导体装置200中，也与第1实施方式同样地，p+型环状区域10的径向上的长度，短于位于比其靠内周侧的位置的别的p+型环状区域10的径向上的长度。或者，p+型环状区域10彼此间的距离，长于位于比其靠内周侧的位置的别的p+型环状区域10彼此间的距离。或者，p+型环状区域10的p型杂质浓度，低于位于比其靠内周侧的位置的别的p+型环状区域10的p型杂质浓度。通过满足这些条件中的至少1个，能够抑制对半绝缘层30的空穴的注入，能够抑制伴随着对半导体装置200的电压的施加的耐压的降低。另外，在半导体装置200中，与第1实施方式的第3变形例同样地，各p+型环状区域10的径向上的长度及p+型环状区域10彼此间的距离的至少一方可以被设计为满足上述的数式。
(第3实施方式)
图10是表示第3实施方式的半导体装置的一部分的剖视图。
半导体装置300是IGBT。半导体装置300与半导体装置200的不同点在于，代替n+型接触区域4而具有p+型集电极区域7(第5半导体区域)及n型缓冲区域8。p+型集电极区域7设置于下部电极21与n－型半导体区域1之间。n型缓冲区域8设置于p+型集电极区域7与n－型半导体区域1之间。n型缓冲区域8中的n型杂质浓度，比n－型半导体区域1中的n型杂质浓度高，比n+型源极区域6中的n型杂质浓度低。
对半导体装置300的动作进行说明。
在对下部电极21施加了相对于上部电极22为正的电压的状态下，对栅极电极15施加阈值以上的电压。由此，在p型半导体区域2形成沟道(反型层)，半导体装置200成为导通状态。若电子通过沟道从上部电极22向n－型半导体区域1流动，则空穴从p+型集电极区域7被注入到n－型半导体区域1。在n－型半导体区域1发生传导率调制，从而半导体装置300的电阻大大降低。之后，若对于栅极电极15施加的电压变得低于阈值，则p型半导体区域2中的沟道灭失，半导体装置300成为截止状态。
半导体装置300为截止状态时的p+型环状区域10及半绝缘层30的功能与半导体装置100及200是同样的。另外，在半导体装置300中，也与第1实施方式同样地，p+型环状区域10的径向上的长度，短于位于比其靠内周侧的位置的别的p+型环状区域10的径向上的长度。或者，p+型环状区域10彼此间的距离，长于位于比其靠内周侧的位置的别的p+型环状区域10彼此间的距离。或者，p+型环状区域10的p型杂质浓度，低于位于比其靠内周侧的位置的别的p+型环状区域10的p型杂质浓度。通过满足这些条件中的至少1个，能够抑制对半绝缘层30的空穴的注入，能够抑制伴随着对半导体装置200的电压的施加的耐压的降低。另外，在半导体装置300中，与第1实施方式的第3变形例同样地，各p+型环状区域10的径向上的长度、及p+型环状区域10彼此间的距离的至少一方可以被设计为满足上述的数式。
图9及图10所示的半导体装置，具有栅极电极15被设置于半导体层SL中的沟槽栅极型构造。第2实施方式及第3实施方式的半导体装置也可以具有栅极电极15被设置于半导体层SL的上方的、平面栅极型构造。如果第2实施方式及第3实施方式的半导体装置分别能够作为MOSFET及IGBT动作，则p型半导体区域2、p+型接触区域5、n+型源极区域6、及栅极电极15的具体的构造能够适当变更。
关于以上说明的各实施方式中的各半导体区域间的杂质浓度的相对的高低，能够使用例如SCM(扫描型静电电容显微镜)来确认。另外，各半导体区域中的载流子浓度能够视为与各半导体区域中活性化的杂质浓度相等。因此，关于各半导体区域间的载流子浓度的相对的高低，也能够使用SCM来确认。另外，关于各半导体区域中的杂质浓度，能够通过例如SIMS(二次离子质量分析法)来测定。
以上，对本发明的几个实施方式进行了例示，但这些实施方式是作为例子而提示的，无意限定发明的范围。这些新的实施方式，能够以其他的各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更等。这些实施方式及其变形例，包含于发明的范围及主旨中，并且包含于权利要求书记载的发明及其等同的范围中。另外，前述的各实施方式能够相互组合而实施。

Claims (13)

1.一种半导体装置，具备：
第1电极；
第1导电型的第1半导体区域，设置于上述第1电极的上方，与上述第1电极电连接；
第2导电型的第2半导体区域，设置于上述第1半导体区域的上方；
第1导电型的第3半导体区域，设置于上述第1半导体区域的上方，包围上述第2半导体区域，具有比上述第1半导体区域高的第1导电型的杂质浓度；
第2导电型的多个环状区域，与上述第2半导体区域及上述第3半导体区域分离，并且互相分离而设置，位于上述第2半导体区域与上述第3半导体区域之间，分别包围上述第2半导体区域；
第2电极，设置于上述第2半导体区域的上方，与上述第2半导体区域电连接；
第3电极，在上述第3半导体区域的上方与上述第2电极分离而设置，包围上述第2电极，与上述第3半导体区域电连接；以及
半绝缘层，与上述第1半导体区域、上述第2电极、上述多个环状区域及上述第3电极接触，
上述多个环状区域包含第1环状区域及设置于上述第1环状区域与上述第3半导体区域之间的第2环状区域，
从上述第2半导体区域朝向上述第3半导体区域的径向上的上述第2环状区域的长度，比上述径向上的上述第1环状区域的长度短。
2.如权利要求1所述的半导体装置，
上述多个环状区域还包含设置于上述第2环状区域与上述第3半导体区域之间的第3环状区域，
上述径向上的上述第3环状区域的长度比上述径向上的上述第2环状区域的上述长度短。
3.如权利要求1所述的半导体装置，
上述多个环状区域各自的上述径向上的长度越趋向外周越短。
4.一种半导体装置，具备：
第1电极；
第1导电型的第1半导体区域，设置于上述第1电极的上方，与上述第1电极电连接；
第2导电型的第2半导体区域，设置于上述第1半导体区域的上方；
第1导电型的第3半导体区域，设置于上述第1半导体区域的上方，包围上述第2半导体区域，具有比上述第1半导体区域高的第1导电型的杂质浓度；
第2导电型的多个环状区域，与上述第2半导体区域及上述第3半导体区域分离，并且互相分离而设置，位于上述第2半导体区域与上述第3半导体区域之间，分别包围上述第2半导体区域；
第2电极，设置于上述第2半导体区域的上方，与上述第2半导体区域电连接；
第3电极，在上述第3半导体区域的上方与上述第2电极分离而设置，包围上述第2电极，与上述第3半导体区域电连接；以及
半绝缘层，与上述第1半导体区域、上述第2电极、上述多个环状区域及上述第3电极接触，
上述多个环状区域包含：
第1环状区域；
与上述第1环状区域相邻的第2环状区域；
设置于上述第2环状区域与上述第3半导体区域之间的第3环状区域；以及
与上述第3环状区域相邻的第4环状区域，
从上述第2半导体区域朝向上述第3半导体区域的径向上的上述第3环状区域与上述第4环状区域之间的距离，比上述径向上的上述第1环状区域与上述第2环状区域之间的距离长。
5.如权利要求4所述的半导体装置，
上述多个环状区域还包含：
设置于上述第4环状区域与上述第3半导体区域之间的第5环状区域；以及
与上述第5环状区域相邻的第6环状区域，
上述径向上的上述第5环状区域与上述第6环状区域之间的距离，比上述径向上的上述第3环状区域与上述第4环状区域之间的上述距离长。
6.如权利要求4所述的半导体装置，
在上述径向上相邻的上述环状区域彼此间的距离越趋向外周越长。
7.一种半导体装置，具备：
第1电极；
第1导电型的第1半导体区域，设置于上述第1电极的上方，与上述第1电极电连接；
第2导电型的第2半导体区域，设置于上述第1半导体区域的上方；
第1导电型的第3半导体区域，设置于上述第1半导体区域的上方，包围上述第2半导体区域，具有比上述第1半导体区域高的第1导电型的杂质浓度；
第2导电型的多个环状区域，与上述第2半导体区域及上述第3半导体区域分离并且互相分离而设置，位于上述第2半导体区域与上述第3半导体区域之间，分别包围上述第2半导体区域；
第2电极，设置于上述第2半导体区域的上方，与上述第2半导体区域电连接；
第3电极，在上述第3半导体区域的上方与上述第2电极分离而设置，包围上述第2电极，与上述第3半导体区域电连接；以及
半绝缘层，与上述第1半导体区域、上述第2电极、上述多个环状区域及上述第3电极接触，
上述多个环状区域包含第1环状区域及设置于上述第1环状区域与上述第3半导体区域之间的第2环状区域，
上述第2环状区域中的第2导电型的杂质浓度，比上述第1环状区域中的第2导电型的杂质浓度低。
8.如权利要求7所述的半导体装置，
上述多个环状区域还包含设置于上述第2环状区域与上述第3半导体区域之间的第3环状区域，
上述第3环状区域中的第2导电型的杂质浓度，比上述第2环状区域中的第2导电型的上述杂质浓度低。
9.如权利要求7所述的半导体装置，
上述多个环状区域各自中的第2导电型的杂质浓度越趋向外周越低。
10.一种半导体装置，具备：
第1电极；
第1导电型的第1半导体区域，设置于上述第1电极的上方，与上述第1电极电连接；
第2导电型的第2半导体区域，设置于上述第1半导体区域的上方；
第1导电型的第3半导体区域，设置于上述第1半导体区域的上方，包围上述第2半导体区域，具有比上述第1半导体区域高的第1导电型的杂质浓度；
第2导电型的多个环状区域，与上述第2半导体区域及上述第3半导体区域分离并且互相分离而设置，位于上述第2半导体区域与上述第3半导体区域之间，分别包围上述第2半导体区域；
第2电极，设置于上述第2半导体区域的上方，与上述第2半导体区域电连接；
第3电极，在上述第3半导体区域的上方与上述第2电极分离而设置，包围上述第2电极，与上述第3半导体区域电连接；以及
半绝缘层，与上述第1半导体区域、上述第2电极、上述多个环状区域及上述第3电极接触，
上述多个环状区域由从上述第2半导体区域朝向上述第3半导体区域地排列的第1环状区域至第n环状区域构成，
在上述方向上相邻的上述第i环状区域(1≤i≤n)与上述第i－1环状区域之间的距离αi[μm]、上述方向上的上述第i环状区域的长度βi[μm]、元电荷q[C]、上述第1半导体区域的介电常数ε[F/cm]、上述第1半导体区域中的第1导电型的载流子密度Nd[cm－2]、上述方向上的上述第2电极与上述第3电极之间的距离L[μm]、静耐压V[V]，满足以下的各数式：
Figure FDA0002377837870000051
Figure FDA0002377837870000052
Figure FDA0002377837870000053
其中，在i＝1时，上述距离αi[μm]为上述第2半导体区域与上述第1环状区域之间的距离。
11.如权利要求1～10中任一项所述的半导体装置，
上述半绝缘层的电阻率为1.0×108[Ω·cm]以上且小于1.0×1013[Ω·cm]。
12.如权利要求1～10中任一项所述的半导体装置，还具备：
设置于上述第2半导体区域的上方的第1导电型的第4半导体区域；以及
隔着栅极绝缘层而与上述第2半导体区域对置的栅极电极。
13.如权利要求12所述的半导体装置，
还具备设置于上述第1电极与上述第1半导体区域之间的第2导电型的第5半导体区域。
CN202010073396.8A 2019-09-18 2020-01-22 半导体装置 Active CN112531010B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-169390 2019-09-18
JP2019169390A JP7227110B2 (ja) 2019-09-18 2019-09-18 半導体装置

Publications (2)

Publication Number Publication Date
CN112531010A true CN112531010A (zh) 2021-03-19
CN112531010B CN112531010B (zh) 2024-04-26

Family

ID=74868267

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010073396.8A Active CN112531010B (zh) 2019-09-18 2020-01-22 半导体装置

Country Status (3)

Country Link
US (1) US11043554B2 (zh)
JP (1) JP7227110B2 (zh)
CN (1) CN112531010B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7345354B2 (ja) * 2019-10-25 2023-09-15 三菱電機株式会社 半導体装置
JP2022168904A (ja) * 2021-04-27 2022-11-09 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59110164A (ja) * 1982-12-03 1984-06-26 エヌ・ベ−・フイリップス・フル−イランペンファブリケン 半導体装置
US5552625A (en) * 1993-03-10 1996-09-03 Hitachi, Ltd. Semiconductor device having a semi-insulating layer
JPH11204789A (ja) * 1998-01-08 1999-07-30 Sanken Electric Co Ltd 絶縁ゲ−ト形トランジスタ
JP2003298071A (ja) * 2002-04-02 2003-10-17 Nippon Inter Electronics Corp 半導体装置
US20040070002A1 (en) * 2002-10-04 2004-04-15 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP2004179511A (ja) * 2002-11-28 2004-06-24 Shindengen Electric Mfg Co Ltd 半導体装置
CN105990438A (zh) * 2015-03-16 2016-10-05 株式会社东芝 半导体装置
JP2017098440A (ja) * 2015-11-26 2017-06-01 三菱電機株式会社 半導体装置
JP2018010988A (ja) * 2016-07-14 2018-01-18 トヨタ自動車株式会社 半導体装置とその製造方法
JP2018504778A (ja) * 2014-12-23 2018-02-15 アーベーベー・シュバイツ・アーゲー 逆導通半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6631060B2 (en) * 2000-11-30 2003-10-07 Winbond Electronics Corporation Field oxide device with zener junction for electrostatic discharge (ESD) protection and other applications
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
TWI231986B (en) * 2004-03-22 2005-05-01 Sunplus Technology Co Ltd ESD protection device for high voltage and negative voltage tolerance
TWI233688B (en) * 2004-08-30 2005-06-01 Ind Tech Res Inst Diode structure with low substrate leakage current and applications thereof
US7335954B2 (en) * 2005-04-20 2008-02-26 Delphi Technolgoies, Inc. Electrostatic discharge protection device
US7491584B2 (en) * 2005-07-22 2009-02-17 Mediatek Inc. ESD protection device in high voltage and manufacturing method for the same
KR100698096B1 (ko) * 2005-08-11 2007-03-23 동부일렉트로닉스 주식회사 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법
US7626243B2 (en) * 2006-08-04 2009-12-01 Advanced Analogic Technologies, Inc. ESD protection for bipolar-CMOS-DMOS integrated circuit devices
JP2008227474A (ja) * 2007-02-13 2008-09-25 Toshiba Corp 半導体装置
US7910951B2 (en) * 2008-06-18 2011-03-22 National Semiconductor Corporation Low side zener reference voltage extended drain SCR clamps
JP5386916B2 (ja) * 2008-09-30 2014-01-15 ソニー株式会社 トランジスタ型保護素子、半導体集積回路およびその製造方法
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
JP6425611B2 (ja) 2015-04-17 2018-11-21 三菱電機株式会社 半導体装置及びその製造方法
JP6523997B2 (ja) * 2016-03-14 2019-06-05 株式会社東芝 半導体装置の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59110164A (ja) * 1982-12-03 1984-06-26 エヌ・ベ−・フイリップス・フル−イランペンファブリケン 半導体装置
US5552625A (en) * 1993-03-10 1996-09-03 Hitachi, Ltd. Semiconductor device having a semi-insulating layer
JPH11204789A (ja) * 1998-01-08 1999-07-30 Sanken Electric Co Ltd 絶縁ゲ−ト形トランジスタ
JP2003298071A (ja) * 2002-04-02 2003-10-17 Nippon Inter Electronics Corp 半導体装置
US20040070002A1 (en) * 2002-10-04 2004-04-15 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP2004179511A (ja) * 2002-11-28 2004-06-24 Shindengen Electric Mfg Co Ltd 半導体装置
JP2018504778A (ja) * 2014-12-23 2018-02-15 アーベーベー・シュバイツ・アーゲー 逆導通半導体装置
CN105990438A (zh) * 2015-03-16 2016-10-05 株式会社东芝 半导体装置
JP2017098440A (ja) * 2015-11-26 2017-06-01 三菱電機株式会社 半導体装置
JP2018010988A (ja) * 2016-07-14 2018-01-18 トヨタ自動車株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
US20210083044A1 (en) 2021-03-18
JP7227110B2 (ja) 2023-02-21
CN112531010B (zh) 2024-04-26
JP2021048232A (ja) 2021-03-25
US11043554B2 (en) 2021-06-22

Similar Documents

Publication Publication Date Title
US9761582B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN107887382B (zh) 半导体器件和用于形成半导体器件的方法
US10727225B2 (en) IGBT semiconductor device
CN107833918B (zh) 半导体装置
US10083957B2 (en) Semiconductor device
JP2005093550A (ja) 半導体装置
CN110828567B (zh) 半导体装置
CN112447833B (zh) 半导体装置
CN110310990B (zh) 半导体装置
CN112531010A (zh) 半导体装置
JP5129943B2 (ja) 半導体装置
US10756181B1 (en) Semiconductor device
US10211331B2 (en) Semiconductor device
US10403768B2 (en) Semiconductor device
JP2017157673A (ja) 半導体装置
JP6450659B2 (ja) 半導体装置
JP2019145646A (ja) 半導体装置
JP7280213B2 (ja) 半導体装置
US20210391452A1 (en) Semiconductor device
US20230307535A1 (en) Semiconductor device
JP2017037965A (ja) 半導体装置
JP2020047718A (ja) 半導体装置
JP2024024290A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant