JP6980626B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
トレンチ型フィールドプレート電極構造のパワーＭＯＳＦＥＴのセル耐圧とオン抵抗を向上させる構造として、ストライプ状のトレンチ内にフィールドプレート電極を埋め込む構造が知られている。また、オン抵抗を低減するために、フィールドプレート電極をドット状にして、オン電流が流れない無効領域を削減したドットトレンチ型のフィールドプレート構造を有するパワーＭＯＳＦＥＴが知られている。
しかしながら、素子領域で耐圧が向上しても、ドレイン−ソース移管に逆バイアスをかけた状態では、終端領域のゲート配線が電界集中によって破壊されやすいという問題がある。
特許５５８０１５０号公報
本発明の一実施形態は、耐圧を向上させることが可能な半導体装置を提供するものである。
本実施形態によれば、第１導電型の第１半導体層と、第１半導体層上に設けられ、第１トレンチ、複数の孔、複数の第２トレンチ及び複数の第３トレンチを有する第１導電型の第２半導体層と、第２半導体層上に設けられた第２導電型の第１半導体領域と、第１半導体領域上に設けられた第１導電型の第２半導体領域と、第２半導体領域と電気的に接続した第１電極と、第１トレンチ内に第１絶縁膜を介して配置された第２電極と、第１電極と電気的に接続され、第２電極を挟み、孔内に第２絶縁膜を介して配置された複数の柱状の第１フィールドプレート電極と、第１絶縁膜の端部から延在し、第２トレンチ内に第３絶縁膜を介して配置され、第２電極の端部からストライプ状に延在する複数の第３電極と、第１フィールドプレート電極と離間し、第３トレンチ内に第４絶縁膜を介して配置され、第１電極を介して第１フィールドプレート電極と電気的に接続され、第３電極を挟み又は囲み、ストライプ状に延在した複数の第２フィールドプレート電極と、第２電極と第３電極とを電気的に接続する第４電極と、を備える半導体装置が提供される。
一実施形態による半導体装置１００の要部を示す図。 図１のａ−ａ’線断面図（ａ）、ｂ−ｂ’線断面図（ｂ）及びｃ−ｃ’線断面図。 図１のｄ−ｄ’線断面図（ａ）及びｅ−ｅ’線断面図（ｂ）。 一実施形態による半導体装置１００の要部を示す図。 一実施形態による半導体装置１００の要部を示す図。 一実施形態による半導体装置１００の要部を示す図。 一実施形態による半導体装置１００の要部を示す図。
以下、図面を参照して本開示の一実施の形態について説明する。なお、本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「平行」、「直交」、「同一」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。
本明細書中、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを表す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを表す。なお、ｎ＋とｎ−を単にｎ型、またｐ＋とｐ−を単にｐ型と記載する場合もある。
また、以下では、第１導電型をｎ型、第２導電型をｐ型として記載する。しかし、第１導電型がｐ型、第２導電型がｎ型であっても好ましく実施出来ることは言うまでもない。
（第１実施形態）
第１実施形態は、半導体装置に関する。図１から図３に一実施形態にかかる半導体装置１００の要部の断面図を示す。図１は、半導体装置１００の要部を示す図である。図１には、素子領域１から終端領域２にかけての構造を示している。図２（ａ）は、図１のａ−ａ’線断面図である。図２（ｂ）は、図１のｂ−ｂ’線断面図である。図２（ｃ）は、図１のｃ−ｃ’線断面図である。図３（ａ）は、図１のｄ−ｄ’線断面図である。図３（ｂ）は、図１のｅ−ｅ’線断面図である。なお、図１は、図２（ａ）のｆ−ｆ’線の深さにおける断面図である。
第１方向Ｘ、第２方向Ｙ、第３方向Ｚは、それぞれ交差する。第１方向Ｘ、第２方向Ｙ、第３方向Ｚは、それぞれ直交する方向であることが好ましい。
図１、図２及び図３の半導体装置１００は、複数の半導体素子を有する素子領域１と、素子領域の配線部分を有する終端領域２を含む半導体装置である。半導体装置１００は、例えば、パワーＭＯＳＦＥＴである。
図１及び図２の半導体装置１００は、第１導電型の第１半導体層（ドレイン層）３と、第１導電型の第２半導体層（ドリフト層）４と、第２導電型の第１半導体領域（ベース領域）５と、第１導電型の第２半導体領域（ソース領域）６と、第１電極（ソース電極）７と、第１絶縁膜８と、第２電極（ゲート電極）９と、第２絶縁膜１０と、第１フィールドプレート電極（第１ＦＰ）１１と、第３絶縁膜１２と、第３電極（終端ゲート電極）１３と、第４絶縁膜１４と、第２フィールドプレート電極（第２ＦＰ）１５と、第４電極（ゲート配線層）１６とを備える。
図１に示すように、断面がドット状の複数の第１フィールドプレート電極１１が面方向に千鳥状に配置され、第１フィールドプレート電極１１を囲むパターンが複数規則的に配置されている。図１において、第２電極９が２つの第１フィールドプレート電極１１で挟まれた部分が１つの半導体素子である。耐圧を向上させる観点から、素子領域１には、複数の半導体素子が規則的に配置されていることが好ましい。
第１導電型の第１半導体層（ドレイン層）３は、例えば、ｎ型（ｎ＋型）のシリコン層である。ドレイン層３の一方の面上には、第２半導体層４が設けられている。第１半導体層３の第２半導体層４が設けられた面とは反対側の面には、例えば、第５電極（ドレイン電極）１７が設けられている。ドレイン電極１７は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）等である。
第１導電型の第２半導体層（ドリフト層）４は、例えば、ｎ型（ｎ−型）のシリコン層である。ドリフト層４は、ドレイン層３上に設けられている。ドレイン層３とドリフト層４は、第３方向Ｚに積層している。ドリフト層４は、いずれもドリフト層４を貫通しない１又は複数の第１トレンチ（ゲートトレンチ）Ａ、複数の孔（ＦＰ孔）Ｂ、複数の第２トレンチ（終端ゲートトレンチ）Ｃ及び複数の第３トレンチ（終端ＦＰトレンチ）Ｄを有する。
第２導電型の第１半導体領域（ベース領域）５は、ドリフト層４上に設けられたｐ型の領域である。ベース領域５は、ドリフト層４上に選択的に設けられている。ベース領域５は、第１トレンチＡと孔Ｂの間に配置される。素子領域１中では、ベース領域５は、孔Ｂを囲み、第１トレンチＡに囲まれている。ベース領域５は、第１絶縁膜８と第２絶縁膜１０の間に配置される。ベース領域５、第１絶縁膜８及び第２絶縁膜１０は、第１方向Ｘ及び第２方向Ｙに並んでいる。ベース領域５とドリフト層４は、第３方向Ｚに並んでいる。ベース領域５は、例えば、ドリフト層４にｐ型ドーパントを注入して形成された領域である。第１絶縁膜８と第３絶縁膜１２は、ベース領域５に囲まれている。
第１導電型の第２半導体領域（ソース領域）６は、ベース領域５上に設けられたｎ＋型の領域である。ソース領域６は、ベース領域５上に選択的に設けられている。素子領域１中では、第１絶縁膜８で囲まれた第２電極９を囲むように配置されている。ソース領域６の第２電極９側とは反対側には、ｐ＋型（第２導電型）の第３半導体領域１８をベースコンタクトとして設けることが出来る。ソース領域６は、第３半導体領域１８を介して第１電極６と電気的に接続される。ソース領域６とベース領域５は、第３方向Ｚに並んでいる。ベース領域５は、ソース領域６とドリフト層４に挟まれるように配置される。ソース領域６は、例えば、ベース領域５の一部にｎ型ドーパントを注入して形成された領域である。
第１電極７（ソース電極）は、ソース領域６と電気的に接続した半導体素子の電極である。素子領域１中に含まれる複数の半導体素子は、１つの共通するソース電極７を有する構成とすることが出来る。ソース電極７とドリフト層４の間にベース領域５及びソース領域６が配置される。ソース電極７は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）等である。
第１トレンチ（ゲートトレンチ）Ａ内に第１絶縁膜（第１ゲート絶縁膜）８及び第２電極（ゲート電極）９が設けられている。ゲートトレンチＡは、ベース領域５及びソース領域６を貫通し、ドリフト層４にまで達している。ゲートトレンチＡの底面は、ドリフト層４と接している。ゲートトレンチＡの側面は、ドリフト層４、ベース領域５及びソース領域６と接している。ゲートトレンチＡの内側で、ゲートトレンチＡに沿って、第１ゲート絶縁膜８が形成されている。ゲートトレンチＡの端部は、第２トレンチ（終端ゲートトレンチ）Ｃと接続されている。
第１ゲート絶縁膜８は、ゲートトレンチＡに沿って配置され、ゲート電極９を囲む絶縁膜である。ゲート絶縁膜８の内周側は、ゲート電極９と接している。ゲート絶縁膜８の外周側は、ドリフト層４、ベース領域５、ソース領域６及びソース電極７と接している。ゲート絶縁膜８は、ベース領域５及びソース領域６に囲まれている。
ゲート電極９は、ゲート絶縁膜８を介してゲートトレンチＡ内に配置された半導体素子の電極である。ゲート電極９は、網目状に延びたゲートトレンチＡ内に配置されているため、連続した長い配線となる。従って、ゲート電極９の経路、つまり、電流が流れる経路が増えゲート抵抗が低減することが好ましい。ゲート電極９は、ストライプ状に複数配置される場合においても、同様にゲート抵抗が低減する。ゲート電極９は、例えば、ポリシリコン等である。
孔（ＦＰ孔）Ｂ内に、第２絶縁膜（第１ＦＰ絶縁膜）１０及び第１フィールドプレート電極（ＦＰ電極）１１が設けられている。ＦＰ孔Ｂは、第１方向Ｘ及び第２方向Ｙに延在せず、深さ方向である第３方向Ｚに延在する。ＦＰ孔Ｂの断面（Ｘ−Ｙ面の断面）は、多角形や円形等であり、正多角形及び円形等が好ましい。ＦＰ孔Ｂは、ベース領域５を貫通し、ドリフト層４にまで達している。ＦＰ孔Ｂの底面は、ドリフト層４と接している。ＦＰ孔Ｂの側面は、ベース領域５及びドリフト層４と接している。ＦＰ孔Ｂの側面は、ベースコンタクト１８とも接していてもよい。ＦＰ孔Ｂの内側で、ＦＰ孔Ｂに沿って、第１ＦＰ絶縁膜１０が形成されている。ＦＰ孔Ｂは、素子領域１中に複数存在する。半導体素子の対称性を向上させると、電界分布が均一になり、電界集中が緩和することにより半導体素子の耐圧が向上する。半導体素子の耐圧を向上させる観点から、第１方向Ｘに並んだＦＰ孔Ｂが複数列存在することが好ましい。また、同観点から、第２方向Ｙに並んだＦＰ孔Ｂが複数列存在することが好ましい。また、同観点から、第１方向Ｘに並んだＦＰ孔Ｂが複数列存在し、第２方向Ｙに並んだＦＰ孔Ｂが複数列存在することが好ましい。
第１ＦＰ絶縁膜１０は、ＦＰ孔Ｂに沿って配置され、第１ＦＰ電極１１を囲む絶縁膜である。耐圧を向上させる観点から、第１ＦＰ絶縁膜１０は、第１ゲート絶縁膜よりも厚い膜であることが好ましい。第１ＦＰ絶縁膜１０の内周側は、第１ＦＰ電極１１と接している。第１ＦＰ絶縁膜１０の外周側は、ベース領域５及びドリフト層４と接して、囲まれている。第１ＦＰ絶縁膜１０の外周側は、ベースコンタクト１８とも接して、さらに、ベースコンタクト１８に囲まれてもよい。第１ＦＰ電極１１がソース電極７と電気的に接続されるようにＦＰ孔Ｂの上面において、第１ＦＰ絶縁膜１０は開口している。第１ＦＰ絶縁膜１０は、例えば、酸化シリコン（ＳｉＯ２）等である。
第１ＦＰ電極１１は、素子領域１中に配置された複数の柱状の電極である。第１ＦＰ電極１１は、ＦＰ孔Ｂ内に配置された電極である。第１ＦＰ電極１１は、ソース電極１１と電気的に接続され、ソース電極７と同電位である。第１ＦＰ電極１１は、ゲート電極９を挟むように配置されている。第１ＦＰ電極１１は、ＦＰ孔Ｂ内に第１ＦＰ絶縁膜１０を介して配置されている。複数のＦＰ孔Ｂのそれぞれに第１ＦＰ電極１１が配置されている。第１ＦＰ電極１１とソース電極７との間には、図示しないコンタクトメタルを介在させることが出来る。第１ＦＰ電極１１は、例えば、ポリシリコン等である。
素子領域１において、第１ＦＰ電極１１を中心とするパターンが規則的に配置されている。規則的なパターンであることで、各半導体素子の対称性が向上し、素子の耐圧が向上することが好ましい。半導体素子の耐圧を向上させる観点から、隣接する２以上の第１ＦＰ電極１１間距離は、同一であることが好ましい。同観点から、隣接する３以上の第１ＦＰ電極１１間距離は、同一であることがより好ましい。また、隣接する３つの第１ＦＰ電極１１間距離が同一であるとき、隣接する３つの第１ＦＰ電極１１の中心は、正三角形の頂点となる。第１ＦＰ電極１１間の距離を等しくすることで、半導体素子の対称性と耐圧を向上させることができる。第１ＦＰ電極１１は、第１方向Ｘ及び第２方向Ｙに並んで等間隔に配置されていることが好ましい。
第１ＦＰ電極１１の断面形状は、対称性を考慮すると、正多角形又は円形が好ましいがこれらに限定されない。
半導体素子の耐圧を向上させる観点からＦＰ孔Ｂの底面は、ゲートトレンチＡの底面よりもドレイン層３側に位置することが好ましい。つまり、ＦＰ孔ＢがゲートトレンチＡよりも深いことで、空乏層が延びやすく、耐圧が向上する。耐圧を向上させる観点から、ドリフト層４の厚さ方向（ドリフト層４とドレイン層３の積層方向、第３方向Ｚ）のＦＰ孔Ｂの底面とゲートトレンチＡの底面の距離は、例えば耐圧が100Vクラスでの場合、２μｍ以上７μｍ、より好ましくは３μｍ以上５μｍ以下である。
第２トレンチ（終端ゲートトレンチ）Ｃ内に、第３絶縁膜（第２ゲート絶縁膜）１２及び第３電極（終端ゲート電極）１３が設けられている。終端ゲートトレンチＣは、素子領域１に隣接する終端領域２に位置している。終端領域２におけるゲート配線の耐圧を向上させることで、半導体装置１００全体の耐圧を挙げることができる。終端ゲートトレンチＣは、ベース領域５を貫通し、ドリフト層４にまで達している。終端ゲートトレンチＣの底面は、ドリフト層４と接している。終端ゲートトレンチＣの側面は、ベース領域５及びドリフト層４と接している。終端ゲートトレンチＣは、ベース領域５に囲まれている。終端領域２には、半導体素子が設けられていないため、ベースコンタクト１８は、終端領域２には含まれない。
終端ゲートトレンチＣは、ゲートトレンチＡの端部と接続している。終端ゲートトレンチＣは、ドリフト層４中に複数設けられ、ストライプ状に並んで延在している。終端領域２における対称性を向上させる観点から、複数のゲートトレンチＣは、平行に並んでいることが好ましい。終端ゲートトレンチＣの延在方向は、第１方向Ｘであることが好ましい。対称性と耐圧を考慮すると、第１方向Ｘに並んだ一列のＦＰ孔Ｂと１つの終端ゲートトレンチＣは、一直線上に配置されていることが好ましい。素子領域１と終端領域２において、同様に耐圧を向上させるために、終端ゲートトレンチＣの幅は、ゲートトレンチＡの幅と同一であることが好ましい。同観点から、終端ゲートトレンチＣの深さは、ゲートトレンチＡの深さと同一であることが好ましい。
半導体装置１００の耐圧を向上させる観点から、終端ゲートトレンチＣにおいてもゲート電極の対称性が高いことが好ましい。具体的には、複数の終端ゲートトレンチＣの第１方向Ｘに同一の長さ（長辺長さ）は、同一であることが好ましい。
なお、ゲートトレンチＡと終端ゲートトレンチＣの境界線は、素子領域１と終端領域２の境界線である。素子領域１と終端領域２の境界線は、第３トレンチＤの第１ＦＰ電極１１側の端部をつなぐ仮想線とする。境界線よりも第１ＦＰ電極１１側の領域が素子領域１である。境界線よりも第２フィールドプレート電極（第２ＦＰ電極）１５側の領域が終端領域２である。
第２ゲート絶縁膜１２は、終端ゲートトレンチＣに沿って配置され、終端ゲート電極１３を囲む絶縁膜である。第２ゲート絶縁膜１２の内周側は、終端ゲート電極１３と接している。第２ゲート絶縁膜１２の外周側は、ベース領域５に囲まれている。第２ゲート絶縁膜１２の外周側は、ベース領域５及びドリフト層４と接している。第２ゲート絶縁膜１２は、第１ゲート絶縁膜８と接続されている。第２ゲート絶縁膜１２は、例えば、酸化シリコン（ＳｉＯ２）等である。
終端ゲート電極１３は、第２ゲート絶縁膜１２を介して終端ゲートトレンチＣ内に配置された電極である。終端ゲート電極１３は、ゲート電極９と直接的かつ電気的に接続されている。終端ゲート電極１３は、第１方向Ｘに延在した複数のストライプ状の電極である。終端ゲート電極１３は、例えば、ポリシリコン等である。
第３トレンチ（終端ＦＰトレンチ）Ｄ内に、第４絶縁膜（第２ＦＰ絶縁膜）１４及び第２フィールドプレート電極（第２ＦＰ電極）１５が設けられている。第３トレンチＤは、終端領域２に位置している。終端ＦＰトレンチＤは、ドリフト層４に複数設けられ、終端ゲートトレンチＣを挟む又は囲んでいる。終端ＦＰトレンチＤは、ＦＰ孔Ｂと離間している。ＦＰトレンチＤは、終端ゲートトレンチＣと同様に第１方向Ｘに延在することが好ましい。対称性と耐圧を考慮すると、第１方向Ｘに並んだ一列のＦＰ孔Ｂと１つの終端ＦＰトレンチＤは、一直線上に配置されていることが好ましい。半導体装置１００の対称性と耐圧の向上の観点から、終端ＦＰトレンチＤの深さ（第３方向Ｚの距離）は、ＦＰトレンチＢの深さ（第３方向Ｚの距離）と同一であることが好ましい。同観点から、終端ＦＰトレンチＤの幅は、ＦＰトレンチＢの幅と同一であることが好ましい。また、同観点から、終端ＦＰトレンチＤは、終端ゲートトレンチＣと平行に配置されることが好ましい。つまり、第２ＦＰ電極１５は、終端ゲート配線１３と平行に配置されることが好ましい。
終端ゲートトレンチＣは、終端ＦＰトレンチＤで挟まれ、又は、囲まれている。そして、耐圧向上の観点から、終端ゲートトレンチの延在方向において、終端ゲートトレンチＣのゲートトレンチＡ側とは反対側の端部（終端ゲートトレンチＣの先端）は、第２ＦＰ電極１５のゲートトレンチＡ側とは反対側の端部（第２ＦＰ電極１５の先端）よりもゲートトレンチＡ側に位置していることが好ましい。第２ＦＰ電極１５の先端が終端ゲートトレンチＣの先端よりもゲートトレンチＡ側に位置しているとき、終端ゲートトレンチＣの先端が第２ＦＰ電極１５よりも延在方向である第１方向Ｘに飛び出している。終端ゲートトレンチＣの先端が第２ＦＰ電極１５の先端よりも延在方向に飛び出していると、耐圧が向上しにくく、第２ゲート絶縁膜１２に電界が集中しやすいため半導体装置１００の弱点になりやすい。そこで、第２ＦＰ電極１５の先端が終端ゲートトレンチＣの先端よりも延在方向においてゲートトレンチＡ側に位置しており、第２ＦＰ電極１５の先端は、終端ゲートトレンチＣの先端よりも終端ゲートトレンチＣが延在する方向に例えば耐圧が100Vクラスでの場合、３μｍ以上８μｍ、より好ましくは４μｍ以上６μｍ以下突出している。第２ＦＰ電極１５の先端が終端ゲートトレンチＣの先端よりも終端ＦＰトレンチＤが延在する方向に突出している距離は、複数の終端ＦＰトレンチＤにおいて同一の距離であることが好ましい。なお、終端ゲートトレンチＣは、終端ＦＰトレンチＤで囲まれている場合、も延在している部分が複数存在する。従って、終端ＦＰトレンチＤで囲まれている場合、終端ＦＰトレンチＤ、第２ＦＰ絶縁膜１４及び第２ＦＰ電極１５は、半導体装置１００内に複数配置されている。
また、終端ゲートトレンチＣと終端ＦＰトレンチＤの間に、第２導電型であって、ゲートトレンチＡを囲むベース領域５が位置していることで、素子領域１中と同様に終端領域２においても耐圧が向上する。つまり、第１ゲート絶縁膜８、第２ゲート絶縁膜１２及び第２ＦＰ絶縁膜１４は、ベース領域５に囲まれている。終端領域２において、ベース領域５、終端ゲートトレンチＣ及び終端ＦＰトレンチＤが実施形態のように配置していることによって、終端領域２の耐圧が向上する。例えば、終端ゲートトレンチＣと終端ＦＰトレンチＤの間にベース領域５を配置させない場合は、終端ＦＰトレンチＤが形成されていても、終端領域２における耐圧が低くなったり、第２ゲート絶縁膜１２の電界が高くなり絶縁破壊が起こったりして、終端領域２が半導体装置１００の弱点となってしまいやすい。なお、終端領域２において、ベース領域５の外側には、ドリフト層４が設けられている。
第２ＦＰ絶縁膜１４は、終端ＦＰトレンチＤに沿って配置され、第２ＦＰ電極１５を囲む絶縁膜である。第２ＦＰ電極１４の内周側は、第２ＦＰ電極１５と接している。耐圧を向上させる観点から、第２ＦＰ絶縁膜１４は、第２ゲート絶縁膜１２よりも厚い絶縁膜であることが好ましい。第２ＦＰ絶縁膜１４の外周側は、ベース領域５に囲まれている。第２ＦＰ絶縁膜１４の外周側は、ベース領域５及びドリフト層４と接している。
第２ＦＰ電極１５は、第２ＦＰ絶縁膜１４を介して終端ＦＰトレンチＤ内に配置された電極である。第２ＦＰ電極１５は、第１方向Ｘにストライプ状に延在する複数の電極である。第２ＦＰ電極１５は、ソース電極７と直接的に接続している。第２ＦＰ電極１５は、ソース電極７を介して第１ＦＰ電極１０と電気的に接続されている。第２ＦＰ電極１５は、ソース電極７及び第１ＦＰ電極１０と同電位になっている。第２ＦＰ電極１５と終端ゲート電極１３の間には、ベース領域５が配置されている。半導体装置１００の対称性を向上させて、耐圧を向上させる観点から、第１ＦＰ電極１１のうち少なくとも２以上は一列に並んでおり、並んだ２以上の第１ＦＰ電極１１は、第２ＦＰ電極１５と一直線上に配置されることが好ましい。
終端ゲート電極１３は、第２ＦＰ電極１５で挟まれ、又は、囲まれている。そして、耐圧向上の観点から、第２ＦＰトレンチの延在方向（終端ゲート電極１３の延在方向）において、終端ゲート電極１３のゲートトレンチＡ側とは反対側の端部（終端ゲート電極１３の先端）は、第２ＦＰ電極１５のゲートトレンチＡ側とは反対側の端部（第２ＦＰ電極１５の先端）よりもゲートトレンチＡ側に位置していることが好ましい。第２ＦＰ電極１５の先端が終端ゲート電極１３の先端よりもゲートトレンチＡ側に位置しているとき、終端ゲート電極１３の先端が第２ＦＰ電極１５の先端よりも延在方向である第１方向Ｘに飛び出している。終端ゲート電極１３の先端が第２ＦＰ電極１５の先端よりも延在方向に飛び出していると、耐圧が向上しにくく、第２ゲート絶縁膜１２に電界が集中しやすいため半導体装置１００の弱点になりやすい。そこで、第２ＦＰ電極１５の先端が終端ゲート電極１３の先端よりも延在方向においてゲートトレンチＡ側に位置しており、第２ＦＰ電極１５の先端は、終端ゲート電極１３の先端よりも第２ＦＰ電極１５が延在する方向に例えば耐圧が100Vクラスでの場合、３μｍ以上８μｍ、より好ましくは４μｍ以上６μｍ以下突出している。第２ＦＰ電極１５の先端が終端ゲート電極１３の先端よりも終端ゲート電極１３が延在する方向に突出している距離は、複数の第２ＦＰ電極１５において同一の距離であることが好ましい
第４電極（ゲート配線層）１６は、複数の終端ゲート電極１３と電気的に接続した電極である。終端ゲート電極１３は、ゲート配線層１６とドリフト層４の間に配置されている。ゲート配線層１６は、ソース電極７と並んで配置している。ゲート配線層１６とソース電極７が電気的に接続しないように、ゲート配線層１６とソース電極７の間には、第５絶縁膜１９が配置されている。ゲート配線層１６は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等である。第５絶縁膜１９は、例えば、酸化シリコン（ＳｉＯ２）等である。
上述した半導体装置１００は、以下のように換言できる。
半導体装置は、半導体基板（ドリフト層４）の深さ方向にそれぞれ延在する複数の第１導電層を有する複数の第１柱状体であって、隣接する３つの前記第１柱状体とのピッチが等しくなるように配置される複数の第１柱状体（孔Ｂ、第１ＦＰ電極１１、第１ＦＰ絶縁膜１０）と、
複数の第１柱状体の外周縁に沿って、外周縁との距離を一定に配置される第１のゲート（ゲートトレンチＡ、第１ゲート電極９、第１ゲート絶縁膜８）と、
複数の第１柱状体と前記第１のゲートとの間に設けられたベース層（ベース領域５）と、
複数の第１導電層に導通するとともに、前記ベース層に接続されるソース層（ソース領域６）と、
第１のゲートから第１の方向に延び、同一ピッチで設けられる複数の第２のゲート（終端ゲートトレンチＣ、終端ゲート電極１３、第２ゲート絶縁膜１２）と、
半導体基板の深さ方向にそれぞれ延在し、同一ピッチで設けられ、複数の第２導電層を有するストライプ状の複数の第２柱状体であって、複数の第２のゲートと交互に設けられる第２柱状体（終端ＦＰトレンチＤ、第２ＦＰ電極１５、第２ＦＰ絶縁膜１４）と、
を有する。
（第２実施形態）
第２実施形態は、半導体装置に関する。図４に一実施形態にかかる半導体装置２００の要部の断面図を示す。第２実施形態の半導体装置２００は、第１実施形態の半導体装置１００の変形例である。
半導体装置２００において、素子領域１の外周を囲むベース領域５のパターンがゲートトレンチＡの外周パターンに沿っている。また、素子領域１の外周において、ベース領域５は、第１ＦＰ電極１１の面に対して垂直方向に延在している。例えば、第２実施形態のように素子領域１の外周部分の対称性を高めることで、更に半導体装置２００の耐圧を向上させることができる。
（第３実施形態）
第３実施形態は、半導体装置に関する。図５に一実施形態にかかる半導体装置３００の要部の断面図を示す。第３実施形態の半導体装置３００は、第１実施形態の半導体装置１００の変形例である。
半導体装置３００において、両端の終端ＦＰトレンチＤ内に配置される第６絶縁膜（第３ＦＰ絶縁膜）２０は、ゲートトレンチＡの外周パターンに沿うように延在している。素子領域１中においても第２ＦＰ電極１５が延在している。例えば、第３実施形態のように素子領域１の外周部分の対称性を高めることで、更に半導体装置３００の耐圧を向上させることができる。第３ＦＰ絶縁膜２０は、例えば、酸化シリコン（ＳｉＯ２）等である。
（第４実施形態）
第４実施形態は、半導体装置に関する。図６に一実施形態にかかる半導体装置４００の要部の断面図を示す。第４実施形態の半導体装置２００は、第１実施形態の半導体装置１００の変形例である。
半導体装置４００において、ＦＰ孔Ｂは、円形であって、円形の第１ＦＰ電極１１を挟むように第１方向Ｘに複数のストライプ状のゲートトレンチＡが延在している。ゲートトレンチＡを網目状に配置せず、ストライプ状にすることによっても、半導体装置４００の素子領域１と終端領域２の両領域において、耐圧を向上させることができる。
（第５実施形態）
第５実施形態は、半導体装置に関する。図７に一実施形態にかかる半導体装置５００の要部の断面図を示す。第５実施形態の半導体装置５００は、第４実施形態の半導体装置４００の変形例である。
半導体装置５００において、矩形パターンを組み合わせたゲートトレンチＡとすることによっても素子領域１中において耐圧が向上し、終端領域２においても耐圧が向上する構造を採用することによって、半導体装置５００の耐圧を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００…半導体装置、１…素子領域、２…終端領域、３…第１半導体層（ドレイン層）、４…第２半導体層（ドリフト層）、５…第１半導体領域（ベース領域）、６…第２半導体領域（ソース領域）、７…第１電極（ソース電極）、８…第１絶縁膜（第１ゲート絶縁膜）９…第２電極（ゲート電極）、１０…第２絶縁膜（第１ＦＰ絶縁膜）、１１…第１フィールドプレート電極（第１ＦＰ電極）、１２…第３絶縁膜（第２ゲート絶縁膜）、１３…第３電極（終端ゲート配線）、１４…第４絶縁膜（第２ＦＰ絶縁膜）、１５…第２フィールドプレート電極（第２ＦＰ電極）、１６…第４電極（ゲート配線層）、１７…第５電極（ドレイン電極）、１８…第３半導体領域（ベースコンタクト）、１９…第５絶縁膜、２０…第６絶縁膜（第３ＦＰ絶縁膜）、Ａ…第１トレンチ（ゲートトレンチ）、Ｂ…孔（ＦＰ孔）、Ｃ…第２トレンチ（終端ゲートトレンチ）、Ｄ…第３トレンチ（終端ＦＰトレンチ）

Claims (12)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層上に設けられ、第１トレンチ、複数の孔、複数の第２トレンチ及び複数の第３トレンチを有する第１導電型の第２半導体層と、
    前記第２半導体層上に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域上に設けられた第１導電型の第２半導体領域と、
    前記第２半導体領域と電気的に接続した第１電極と、
    前記第１トレンチ内に第１絶縁膜を介して配置された第２電極と、
    前記第１電極と電気的に接続され、前記第２電極を挟み、前記孔内に第２絶縁膜を介して配置された複数の柱状の第１フィールドプレート電極と、
    前記第１絶縁膜の端部から延在し、前記第２トレンチ内に第３絶縁膜を介して配置され、前記第２電極の端部からストライプ状に延在する複数の第３電極と、
    前記第１フィールドプレート電極と離間し、前記第３トレンチ内に第４絶縁膜を介して配置され、前記第１電極を介して前記第１フィールドプレート電極と電気的に接続され、前記第３電極を挟み又は囲み、ストライプ状に延在した複数の第２フィールドプレート電極と、
    前記第２電極と前記第３電極とを電気的に接続する第４電極と、
    を備えた半導体装置。
  2. 前記第２フィールドプレート電極と前記第３電極との間に前記第１半導体領域が配置される請求項１に記載の半導体装置
  3. 前記第１絶縁膜及び前記第３絶縁膜は、前記第１半導体領域に囲まれる請求項１又は２に記載の半導体装置
  4. 前記第１半導体層と接続された第５電極を有する請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記第２フィールドプレート電極は、前記第３電極と平行に配置される請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 前記第１フィールドプレート電極のうち少なくとも２以上は一列に並び、
    前記並んだ２以上の第１フィールドプレート電極は、前記第２フィールドプレート電極と一直線上に配置される請求項１ないし５のいずれか１項に記載の半導体装置。
  7. 前記第２トレンチの延在方向において、前記第２トレンチの前記第１トレンチ側とは反対側の端部は、前記第２フィールドプレート電極の前記第１トレンチ側とは反対側の端部よりも前記第１トレンチ側に位置している請求項１ないし６のいずれか１項に記載の半導体装置。
  8. 前記第２トレンチの延在方向において、前記第２トレンチの前記第１トレンチ側とは反対側の端部は、前記第２フィールドプレート電極の前記第１トレンチ側とは反対側の端部よりも前記第１トレンチ側に位置しており、
    前記第２フィールドプレート電極の前記第１トレンチ側とは反対側の端部は、前記第２トレンチの前記第１トレンチ側とは反対側の端部よりも前記第３トレンチが延在する方向に３μｍ以上８μｍ以下突出している請求項１ないし７のいずれか１項に記載の半導体装置。
  9. 前記第１絶縁膜と前記第３絶縁膜の厚さが等しい、請求項１ないし８のいずれか１項に記載の半導体装置。
  10. 前記第２絶縁膜と前記第４絶縁膜の厚さが等しい、請求項１ないし９のいずれか１項に記載の半導体装置。
  11. 前記第２絶縁膜は前記第１絶縁膜よりも厚さが厚い、請求項１ないし１０のいずれか１項に記載の半導体装置。
  12. 半導体基板の深さ方向にそれぞれ延在する複数の第１導電層を有する複数の第１柱状体であって、隣接する３つの前記第１柱状体とのピッチが等しくなるように配置される複数の第１柱状体と、
    前記複数の第１柱状体の外周縁に沿って、前記外周縁との距離を一定に配置される第１のゲートと、
    前記複数の第１柱状体と前記第１のゲートとの間に設けられたベース層と、
    前記複数の第１導電層に導通するとともに、前記ベース層に接続されるソース層と、
    前記第１のゲートから第１の方向に延び、同一ピッチで設けられる複数の第２のゲートと、
    前記半導体基板の深さ方向にそれぞれ延在し、同一ピッチで設けられ、複数の第２導電層を有するストライプ状の複数の第２柱状体であって、前記複数の第２のゲートと交互に設けられる第２柱状体と、
    を有する半導体装置。
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