WO2019202760A1 - 半導体装置 - Google Patents

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WO2019202760A1
WO2019202760A1 PCT/JP2018/040887 JP2018040887W WO2019202760A1 WO 2019202760 A1 WO2019202760 A1 WO 2019202760A1 JP 2018040887 W JP2018040887 W JP 2018040887W WO 2019202760 A1 WO2019202760 A1 WO 2019202760A1
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conductive plate
wiring
drain
source
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晃久 生田
浩司 桜井
悟 金井
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パナソニックＩｐマネジメント株式会社
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • This disclosure relates to a semiconductor device with a high breakdown voltage.
  • Patent Document 1 discloses a technique for alleviating electric field concentration in a semiconductor caused by a conductive film laid on a semiconductor surface.
  • Patent Document 2 the semiconductor region under the conductive layer is affected by the electric field from the conductive layer extending across the end of the semiconductor region above the semiconductor region formed by separating the pn junction on the semiconductor substrate.
  • An electric field concentration preventing structure for preventing electric field concentration from occurring at the end is disclosed.
  • the high voltage wiring means a higher voltage among the wiring connected to the source and the wiring connected to the drain in a semiconductor device, for example, a high voltage MOS transistor.
  • an object of the present disclosure is to provide a high-voltage semiconductor device that can reduce a withstand voltage drop that may occur when the width of the high-voltage wiring is expanded.
  • a first semiconductor device includes a semiconductor layer formed on an upper portion of one main surface side of a support substrate, a body region of a first conductivity type formed on the semiconductor layer, A drain region of a second conductivity type formed on the semiconductor layer and spaced from the body region, a source region of a second conductivity type formed on the surface of the body region, and the semiconductor layer in the semiconductor layer A drift region of a second conductivity type formed between a drain region and the body region, and formed to overlap the drift region between the body region and the drain region on the surface of the semiconductor layer A first insulator region; a gate insulating film formed from a part on the body region on the surface of the semiconductor layer to an end portion of the first insulator region; the gate insulating film; Insulation A gate electrode formed over the region, and at least one first conductive plate formed between the gate electrode and the drain region on the first insulator region and in an electrically floating state A second insulator region formed on the first insulator region, the gate electrode, and
  • At least one second conductive plate in an electrically floating state formed above where the first conductive plate is not formed, on the second insulator region, on the gate electrode, and on the gate electrode A third insulator region formed on the second conductive plate; a source wiring formed on the third insulator region and electrically connected to the source region; and the third insulation.
  • Body A drain wiring formed on the drain region and electrically connected to the drain region; and in plan view, the source region and the drain region extend along a longitudinal direction in which the opposing length is the longest direction.
  • the first conductive plate and the second conductive plate are arranged along the longitudinal direction in a plan view, and arranged in a short direction which is a direction orthogonal to the longitudinal direction.
  • a linear region extending oppositely and a curved region connecting the end of the linear region in the longitudinal direction in a polygonal line or an arc shape, and when viewed from above, the high voltage of either the source wiring or the drain wiring
  • the wiring extends in a short direction so as to intersect the straight regions of the first conductive plate and the second conductive plate, and the source wiring and the drain
  • the other low voltage wiring of the wiring extends in the short direction so as to intersect with at least one linear region of the first conductive plate and the second conductive plate.
  • a buried insulating film may be formed between the support substrate and the semiconductor layer.
  • one of the source region and the drain region is completely surrounded by the other low voltage side region of the source region and the drain region.
  • the high voltage side region may be completely surrounded by the first conductive plate and the second conductive plate.
  • the low-voltage wiring may intersect all of the straight regions of the first conductive plate and all of the straight regions of the second conductive plate in plan view. Good.
  • the width in the longitudinal direction in which the linear region of the first conductive plate and the second conductive plate overlaps the low voltage wiring is the drain region.
  • the source region may be reduced or enlarged toward one of the high voltage side regions.
  • the source wiring and the drain wiring intersecting with the straight region of the first conductive plate and the straight region of the second conductive plate in the longitudinal direction in a plan view.
  • the distance between the source wiring and the drain wiring in the longitudinal direction may be narrower than the longitudinal width of the source wiring and the drain wiring.
  • a plurality of source wirings and drain wirings each intersecting with the linear region of the first conductive plate and the linear region of the second conductive plate in a plan view. May be alternately arranged in the longitudinal direction.
  • the total length in the longitudinal direction of the linear region of the first conductive plate and the second conductive plate and the portion where the high voltage wiring overlaps, and the low may be in the range of 1/3 or more and 3 or less.
  • the second semiconductor device includes a semiconductor layer formed on an upper portion of one main surface side of the support substrate, a first conductivity type body region formed on the semiconductor layer, and an upper portion of the semiconductor layer.
  • a second conductivity type drain region formed away from the body region; a second conductivity type source region formed on a surface of the body region; and the drain region and the body region in the semiconductor layer.
  • a first insulator region formed so as to overlap the drift region between the body region and the drain region on the surface of the semiconductor layer.
  • a second insulator region formed on the gate electrode and the conductive plate; a source wiring formed on the second insulator region and electrically connected to the source region; And a drain wiring electrically connected to the drain region, and in plan view, the source region and the drain region are long in the direction in which the opposing length is the longest.
  • the conductive plate Extending along the direction and arranged side by side in the short direction, which is a direction orthogonal to the longitudinal direction, and in a plan view, the conductive plate is opposed along the longitudinal direction.
  • the straight line region that extends and the end portion of the straight line region in the longitudinal direction have a curved line in the form of a broken line or an arc, and in a plan view, one of the high-voltage wirings of the source wiring and the drain wiring is It extends in the short direction so as to intersect with the linear region of the conductive plate, and the other low voltage wiring of the source wiring and the drain wiring intersects with at least one linear region of the conductive plate. It extends in the short direction, and the gap in the short direction between the conductive plate and the adjacent gate electrode or another adjacent conductive plate is narrower than the film thickness of the second insulator region. .
  • a buried insulating film may be formed between the support substrate and the semiconductor layer.
  • one of the source region and the drain region is completely surrounded by the other low voltage side region of the source region and the drain region.
  • the high voltage side region may be completely surrounded by the conductive plate.
  • the semiconductor device of the present disclosure it is possible to reduce the withstand voltage drop that may occur when the width of the high-voltage wiring is expanded.
  • FIG. 1 is a plan view schematically showing the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view taken along line III-III ′ of FIG. 1 in the semiconductor device according to the first embodiment.
  • FIG. 3 is a current-voltage characteristic diagram comparing the withstand voltage characteristics of the semiconductor device according to the first embodiment and the second comparative example.
  • FIG. 4 is a plan view schematically showing a modification of the semiconductor device according to the first embodiment.
  • FIG. 5 is a schematic cross-sectional view taken along line IV-IV ′ of FIG. 4 in a modification of the semiconductor device according to the first embodiment.
  • FIG. 6 is a plan view schematically showing the semiconductor device according to the second embodiment.
  • FIG. 7 is a plan view schematically showing a semiconductor device according to the third embodiment.
  • FIG. 8 is a plan view schematically showing the semiconductor device according to the fourth embodiment.
  • FIG. 9 is a plan view schematically showing a semiconductor device according to the fifth embodiment.
  • FIG. 10 is a diagram showing the relationship between the wiring width ratio between the longitudinal width of the drain wiring and the longitudinal width of the source wiring and the breakdown voltage in the semiconductor device according to the fifth embodiment.
  • FIG. 11 is a plan view schematically showing a semiconductor device according to the sixth embodiment.
  • FIG. 12 is a schematic sectional view taken along line VV ′ of FIG. 11 in the semiconductor device according to the sixth embodiment.
  • FIG. 13 is a plan view schematically showing a semiconductor device according to the first comparative example.
  • FIG. 14 is a schematic cross-sectional view taken along the line II ′ of FIG.
  • FIG. 15 is a schematic cross-sectional view taken along the line II-II ′ of FIG. 16 in the semiconductor device according to the second comparative example.
  • FIG. 16 is a plan view schematically showing a semiconductor device according to a second comparative example.
  • FIG. 17 is a current-voltage characteristic diagram comparing the withstand voltage characteristics of the first comparative example and the second comparative example.
  • FIG. 18 is a diagram showing capacitive coupling of the floating field plate in the semiconductor device according to the second comparative example.
  • FIG. 19 is a current-voltage characteristic diagram in which the longitudinal width of the source region is compared in the breakdown voltage characteristics of the semiconductor device according to the second comparative example.
  • the high breakdown voltage semiconductor device described in the “Background Art” column is mainly used for a high voltage IC having a high voltage wiring of 600 V or higher.
  • multiple floating field plates Multiple Floating Field Plate, abbreviated as MFFP
  • Element isolation uses junction isolation.
  • the present inventor has determined that the breakdown voltage is affected by the wiring voltage depending on the device structure and temperature conditions even if the voltage of the high voltage wiring is considerably lower than 600V. In some cases, the withstand voltage may be reduced, and at that time, it was found that the withstand voltage can be improved by using a floating field plate (FFP).
  • FFP floating field plate
  • a structure having no floating field plate will be described as a first comparative example, and a structure having a floating field plate will be described as a second comparative example.
  • FIG. 13 is a plan view schematically showing a semiconductor device according to the first comparative example.
  • FIG. 14 is a schematic cross-sectional view taken along the line II ′ of FIG. 13 in the semiconductor device according to the first comparative example.
  • FIG. 14 shows a cross-sectional view of a lateral P-channel MOS transistor as a semiconductor device.
  • a lateral P-channel MOS transistor is taken as an example, but the same holds true for a lateral N-channel MOS transistor if the conductivity type of each component is changed.
  • the lateral P-channel MOS transistor uses an SOI substrate in which a buried insulating film 2 and a low-concentration n ⁇ type semiconductor layer 3 are bonded to each other on a support substrate 1.
  • An n-type body region 4, a p-type drift region 5, an n-type buried region 6, and a p-type drain region 7 are formed in the low concentration n ⁇ type semiconductor layer 3 of the SOI substrate.
  • a high concentration p + type drain region 8 is formed on the surface of the p type drain region 7. Further, a high concentration p + type source region 9 and a high concentration n + type body contact region 10 are formed on the n type body region 4.
  • a thick insulating film which is a first insulator region, is formed between the n-type body region 4 which is a part of the surface of the low-concentration n ⁇ type semiconductor layer 3 and the high-concentration p + type drain region 8.
  • An STI (Shallow Trench Isolation) region 11 made of a film is formed.
  • a thin gate insulating film 12 extends from the n-type body region 4 which is another part of the surface of the low-concentration n ⁇ type semiconductor layer 3 to a part of the p-type drift region 5. Is formed.
  • a gate electrode 13 is formed so as to extend from the gate insulating film 12 to a part on the STI region 11. Sidewall spacers 15 are formed on the side walls of the gate electrode 13.
  • a second insulating film 16 that is a second insulator region is formed so as to cover the gate electrode 13.
  • a source electrode 17 is formed on the high-concentration p + type source region 9 and the high-concentration n + type body contact region 10 through a contact 25 penetrating the second insulating film 16. Has been.
  • a drain electrode 18 that is electrically connected via a contact 25 penetrating the second insulating film 16 is formed on the high concentration p + type drain region 8.
  • a third insulating film 20 which is a third insulator region is formed on the source electrode 17 and the drain electrode 18. Further, a source wiring 21 that is electrically connected to the source electrode 17 through a via 26 penetrating the third insulating film 20 is formed.
  • a high voltage is applied to one of a drain region and a source region, and a low voltage is applied to the other.
  • the high-voltage region of either the drain region or the source region is often surrounded by the other low-voltage region, so that the wiring drawn from the high-voltage region has a certain width, and the low-voltage region It will be pulled out of the element across the region.
  • the layout of the drain region and the source region is often opposite to that of the P channel type.
  • the p-type drift region 5, the n-type buried region 6, and the p-type drain region 7 are not shown for easy understanding of the drawing.
  • the n-type body region 4 has a rectangular shape elongated in the longitudinal direction, and the corners of the four corners are chamfered.
  • a high concentration p + type source region 9 and a high concentration n + type body contact region 10 are disposed adjacent to each other.
  • An STI region 11 is arranged in a ring shape so as to surround the n-type body region 4 and spaced from the n-type body region 4. Further, on the outside of the STI region 11, a high concentration p + type drain region 8 is arranged in a ring shape.
  • a gate insulating film 12 is formed inside the ring-shaped planar shape of the STI region 11, and the gate electrode 13 surrounds the high concentration p + type source region 9 and the high concentration n + type body contact region 10. Are arranged to be.
  • the gate electrode 13 is electrically connected to the first gate wiring 23 via the contact 25 and further electrically connected to the second gate wiring 24 via the via 26.
  • the second gate wiring 24 is drawn over the drain electrode 18.
  • the p + -type source region 9 and the p + -type drain region 8 are extended along the longitudinal direction, which is the longest direction, and are arranged in the short direction, which is a direction orthogonal to the longitudinal direction. Is arranged in. In FIG. 13, the length of the p + type source region 9 and the p + type drain region 8 facing each other corresponds to the longitudinal width L1 of the p + type source region 9.
  • the width L1 in the longitudinal direction of the p + type source region 9 is enlarged.
  • the high-voltage wiring of the source wiring 21 extends in the lateral direction across the p + type drain region 8.
  • FIG. 15 shows a cross-sectional view of a typical lateral P-channel MOS transistor formed on an SOI substrate having a floating field plate
  • FIG. 16 shows a plan view of the lateral P-channel MOS transistor. 15 is a cross-sectional view taken along the line II-II ′ in FIG.
  • At least one first plate which is an electrically floating conductive plate formed between the gate electrode 13 and the p + drain region 8 on the STI region 11 as compared with FIG. 13 described above.
  • On the floating field plate 14 and the second insulating film 16 at least one electrically conductive plate in an electrically floating state formed above the gate electrode 13 and the first floating field plate 14 is not formed.
  • a second floating field plate 19 is formed.
  • each field plate of the first floating field plate 14 and the second floating field plate 19 has an obtuse angle at the end of the linear region facing the longitudinal direction and the linear portion in the longitudinal direction. It has a curved region connected in a bent line (or arc) shape that bends at a corner, and the high voltage wiring of the source wiring 21 is short so as to intersect with the straight regions of the first floating field plate 14 and the second floating field plate 19. Stretched in the direction.
  • FIG. 17 shows a comparison of the breakdown voltage characteristics of the first comparative example and the second comparative example. As is clear from FIG. 17, the breakdown voltage is increased by arranging multiple floating field plates under the high voltage wiring.
  • each floating field plate is capacitively coupled to a nearby conductor or electric charge through an insulating film, the potential of the floating field plate varies depending on the ratio of the capacitance ratio with the object to be capacitively coupled and affects the breakdown voltage. It is.
  • FIG. 18 shows capacitive coupling of each floating field plate shown in FIG.
  • the object is a high-voltage wiring or a semiconductor layer surface and an adjacent floating field plate as a conductor, and the charge is a charge in the Si / SiO 2 interface and the insulating film.
  • Mobile ions in the upper sealing material also need to be considered.
  • the potential of the floating field plate is attracted to the target potential where the capacitive coupling increases.
  • the capacitance depends on the area facing the object as a design layout element. Therefore, as the area where the high voltage wiring and the floating field plate face each other increases, the potential of the floating field plate rises and becomes saturated.
  • the facing area depends on the width from which the high voltage wiring is drawn when the high voltage wiring and the floating field plate are orthogonal to each other.
  • the width in the longitudinal direction of the source region is increased. In this case, however, the width in the longitudinal direction of the lead wiring is usually increased.
  • the width in the longitudinal direction of the high-voltage wiring is expanded, the potential of the floating field plate rises for the above reasons, and the voltage between the drain and source electrodes on the low potential side, etc. In some cases, the interval between the potential lines is narrowed, the electric field increases, and the breakdown voltage decreases.
  • FIG. 19 shows current-voltage characteristics in which the breakdown voltage between the drain and the source is reduced by the layout in which the longitudinal width of the source region is expanded in the high breakdown voltage P-channel MOS transistor shown in FIG.
  • the present disclosure provides a high-voltage semiconductor device that can reduce a withstand voltage drop that may occur when expanding the width of a high-voltage wiring.
  • FIG. 1 is a plan view of a lateral P-channel MOS transistor
  • FIG. 2 is a cross-sectional view taken along line III-III ′ in FIG. Note that the cross-sectional view taken along the line II-II ′ in FIG. 1 is the same as FIG. 15 of the second comparative example.
  • FIG. 16 is a plan view of a second comparative example.
  • the source region 9 and the p + -type drain region 8 extend along the longitudinal direction, which is the direction in which the opposing length is the longest, and are arranged side by side in the short direction, which is a direction orthogonal to the longitudinal direction.
  • the two-layer field plate of the first floating field plate 14 and the second floating field plate 19 includes a linear region opposed in the longitudinal direction and a bent line (bending at an obtuse apex angle at the end of the longitudinal linear portion ( Alternatively, the high-voltage wiring of the source wiring 21 is directed in the short direction so as to intersect the straight areas of the first floating field plate 14 and the second floating field plate 19. Stretched.
  • the p + type source region 9 is applied with a higher voltage than the p + type drain region 8.
  • the source wiring 21 drawn from the p + type source region 9 is drawn outside the element across the upper portion of the p + type drain region 8 in the low voltage region.
  • the longitudinal width L1 of the p + type source region 9 is increased.
  • the width L2 in the longitudinal direction of the source wiring 21 is also enlarged.
  • the ratio of the capacitance between each floating field plate and the source wiring 21 that is a high-voltage wiring to the total capacitance of each floating field plate increases and becomes saturated as the longitudinal width L2 of the source wiring 21 increases. This is because the ratio of the area covered by the source wiring 21 on each floating field plate and the total area of each floating field plate increases and becomes saturated as the width L2 in the longitudinal direction of the source wiring 21 increases. It is thought that.
  • the drain wiring 22 which is a low-voltage wiring is extended in the lateral direction toward the gate electrode 13 with the same width L3 in the longitudinal direction as the source wiring 21.
  • FIG. 2 which is a cross-sectional view taken along the line III-III ′ of FIG. 1
  • the drain wiring 22 is a linear region in the entire longitudinal direction of the first floating field plate 14 and the second floating field plate 19. They are covered so that they intersect.
  • the first floating field plate 14 and the second floating field plate 19 are capacitively coupled to the drain wiring 22 which is a low voltage wiring.
  • the capacitive coupling with the source wiring 21 of the high voltage wiring is performed, but in this embodiment, the capacitive coupling with the low voltage wiring can be combined. Therefore, it becomes easy to control the potential of the floating field plate.
  • the magnitude of capacitive coupling is proportional to the opposing area, it can be adjusted by the width in the longitudinal direction if it is a linear region.
  • the potential of the floating field plate is adjusted to be low.
  • the capacitive coupling with the low voltage wiring is increased to suppress the spread of the depletion layer.
  • the potential of the floating field plate is adjusted to be high to reduce the capacitive coupling with the low-voltage wiring and expand the depletion layer. Promote.
  • FIG. 3 is a current-voltage characteristic diagram comparing the withstand voltage characteristics of the present embodiment and the second comparative example when the longitudinal width of the p + -type source region 9 is enlarged using a high withstand voltage P-channel MOS transistor. is there. According to the configuration of the present embodiment, the breakdown voltage is improved as compared with the second comparative example.
  • FIG. 4 is a plan view showing a modification of the present embodiment
  • FIG. 5 is a cross-sectional view taken along line IV-IV ′ of FIG. 4 and 5, in the structure in which there are a plurality of first floating field plates 14 and a plurality of second floating field plates 19, the drain wiring 22 is disposed only above one of them on the low voltage side. In this case, the breakdown voltage can be expected to improve.
  • the drain wiring 22 extends to the upper side of the linear region in the longitudinal direction of at least one floating field plate, so that an effect of improving the breakdown voltage is obtained.
  • the feature of this embodiment is that the linear region in the longitudinal direction of the floating field plate intersects with both the low voltage wiring and the high voltage wiring.
  • the width in the longitudinal direction of the source region is increased, the width in the longitudinal direction of the low voltage wiring and the high voltage wiring drawn from the drain region or the source region is also increased at the same time. Since the ratio of capacitive coupling between the floating field plate and the low-voltage wiring or the high-voltage wiring determines the potential of the floating field plate, it is desirable that this ratio be orthogonal in a linear region in order to design a device with high accuracy.
  • the semiconductor device includes the semiconductor layer 3 formed on the upper side of the main surface of the support substrate 1 and the first conductivity type formed on the upper portion of the semiconductor layer 3.
  • the drift region 5 of the second conductivity type formed between the drain region 8 and the body region 4 in the semiconductor layer 3 and the drift between the body region 4 and the drain regions 7 and 8 on the surface of the semiconductor layer 3.
  • the first insulator region (that is, the STI region 11) formed so as to overlap with the region 5 and a part on the body region 4 on the surface of the semiconductor layer 3 to the end of the first insulator region are formed.
  • Gate insulating film 12 and gate insulation 12 is formed between the gate electrode 13 and the drain region 8 on the first insulator region and is in an electrically floating state.
  • One first conductive plate that is, first FFP 14
  • a second insulator region that is, the first FFP 14 formed on the first insulator region, the gate electrode 13, and the first conductive plate (that is, the first FFP 14).
  • Conductive plate that is, second FFP 19
  • third insulator region that is, third insulating film formed on the second insulator region, the gate electrode 13, and the second conductive plate.
  • the source region 9 and the drain region 8 extend along the longitudinal direction, which is the longest facing direction, and are arranged side by side in the short direction, which is a direction orthogonal to the longitudinal direction. .
  • the first conductive plate and the second conductive plate are a curved line connecting a linear region extending opposite to each other in the longitudinal direction and a terminal portion of the linear region in the longitudinal direction into a polygonal line or an arc shape. Has a region.
  • one of the high-voltage wirings of the source wiring 21 and the drain wiring 22 extends in the short direction so as to intersect the linear regions of the first conductive plate and the second conductive plate.
  • the other low-voltage wiring of the source wiring 21 and the drain wiring 22 extends in the short direction so as to intersect with at least one linear region of the first conductive plate and the second conductive plate.
  • the first conductivity type means one of P type and N type
  • the second conductivity type means the other of P type and N type.
  • the first conductive plate and the second conductive plate are capacitively coupled to the low voltage wiring 22 extended so as to intersect the linear region. Capacitive coupling with high voltage wiring and capacitive coupling with low voltage wiring can be combined. Therefore, it becomes easy to control the potentials of the first and second conductive plates. That is, the magnitude of capacitive coupling is proportional to the opposing area, so that it can be adjusted with the width in the longitudinal direction if it is a linear region.
  • each conductive plate can be adjusted by the capacity determined by the high-voltage wiring and the low-voltage wiring, and the respective widths in the longitudinal direction intersecting the first conductive plate and the second conductive plate. Become. Thereby, it is possible to reduce the breakdown voltage.
  • a buried insulating film 2 may be formed between the support substrate 1 and the semiconductor layer 3.
  • one of the high-voltage side regions of the source region 9 and the drain region 8 is completely surrounded by the other low-voltage side region of the source region 9 and the drain region 8.
  • the region may be completely surrounded by the first conductive plate and the second conductive plate.
  • the low-voltage wiring may intersect with all of the straight regions of the first conductive plate and all of the straight regions of the second conductive plate.
  • FIG. 1 A plan view of a lateral P-channel MOS transistor is shown in FIG. 1
  • the width in the longitudinal direction of the drain wiring 22 is directed toward the source region 9 in the short direction. It is getting narrower.
  • the capacitive coupling of the drain wiring 22, the first floating field plate 14, and the second floating field plate 19 is weakened toward the source region 9 on the high voltage side, so that the floating field plate on the high voltage side is reduced. It has the effect of increasing the potential. In particular, when the depletion layer reaches the drain region 8 on the low voltage side and the electric field is concentrated, an effect for improving the breakdown voltage can be expected.
  • the capacitive coupling of the drain wiring 22, the first floating field plate 14, and the second floating field plate 19 is strengthened toward the source region 9 on the high voltage side, so that the floating field plate on the high voltage side is It has the effect of lowering the potential.
  • the electric field is concentrated near the source region 9 on the high voltage side, an effect can be expected to improve the breakdown voltage.
  • the semiconductor device according to the second embodiment includes the first conductive plate (that is, the first floating field plate 14) in plan view in addition to the configuration of the semiconductor device of the first embodiment.
  • the width in the longitudinal direction where the linear region of the second conductive plate (that is, the second floating field plate 19) and the low voltage wiring overlap is the high voltage side region of either the drain region 8 or the source region 9 Reduce or enlarge toward.
  • the conductivity on the high voltage side is increased by strengthening (or weakening) the capacitive coupling between the low voltage wiring and the first conductive plate and the second conductive plate toward the high voltage region. It is considered that there is an effect of lowering (or raising) the potential of the plate, and electric field concentration can be alleviated by adjusting the spread of the depletion layer.
  • FIG. 7 shows a plan view of a lateral P-channel MOS transistor as an example of the semiconductor device according to the third embodiment.
  • the drain wiring 22 and the source wiring 21 both have a p + type source region 9. It exists symmetrically in the lateral direction as the center.
  • the first floating field plate 14 for example, polycrystalline polysilicon doped with impurities at a high concentration has a higher resistivity than a normal metal wiring, and a conductor of such a material is used. If this happens, a voltage drop due to a transient current may occur in a very short period until the voltage converges. In that case, the potential may fluctuate temporarily and become unstable. Is done. In order to reduce the time required for this fluctuation, it is considered better to bring the drain wiring 22 and the source wiring 21 as close as possible.
  • the distance L4 in the longitudinal direction of the drain wiring 22 and the source wiring 21 is the width L5 in the longitudinal direction of the drain wiring 22.
  • the source wiring 21 is configured to be narrower than the width L6 in the longitudinal direction.
  • the semiconductor device according to the third embodiment has a linear region of the first conductive plate (that is, the first FFP 14) and The source wiring 21 and the drain wiring 22 intersecting with the straight region of the second conductive plate (that is, the second FFP 19) extend side by side in the longitudinal direction, and the longitudinal direction of the source wiring 21 and the drain wiring 22 The interval at is narrower than the width of the source wiring 21 and the drain wiring 22 in the longitudinal direction.
  • FIG. 8 shows a plan view of a lateral P-channel MOS transistor as an example of the semiconductor device according to the fourth embodiment.
  • the wirings 21 are alternately arranged in the longitudinal direction.
  • This configuration is expected to stabilize the potential of the first floating field plate 14 and the second floating field plate 19 even when the lateral P-channel MOS transistor operates at high speed.
  • the semiconductor device according to the fourth embodiment has a linear region of the first conductive plate (that is, the first FFP 14) and A plurality of source wirings 21 and drain wirings 22 intersecting with the straight region of the second conductive plate (that is, the second FFP 19) are alternately arranged in the longitudinal direction.
  • the potentials of the first conductive plate and the second conductive plate are considered to be stable against fluctuations in the drain voltage and the source voltage.
  • FIG. 9 shows a plan view of a lateral P-channel MOS transistor as an example of the semiconductor device according to the fifth embodiment.
  • the width ratio (L3 / L2) 1 (fixed) between the longitudinal width L3 of the drain wiring 22 and the longitudinal width L2 of the source wiring 21 of the first embodiment shown in FIG.
  • the width ratio (L3 / L2) of the width L3 in the longitudinal direction of the drain wiring 22 and the width L2 in the longitudinal direction of the source wiring 21 1/3 or more and 3 or less. It is fluctuating with.
  • FIG. 10 shows the breakdown voltage when the wiring width ratio (L3 / L2) of the longitudinal width L3 of the drain wiring 22 and the longitudinal width L2 of the source wiring 21 is varied in the range of 0 to 5.
  • the wiring width ratio (L3 / L2) is set to a range of 1/2 or more and 1.5 or less as the wiring width ratio, the breakdown voltage can be stably obtained in the vicinity of the maximum value.
  • the semiconductor device according to the fifth embodiment has the first conductive plate (that is, the first conductive plate) in plan view in addition to the configuration of the semiconductor device according to the first to fourth embodiments.
  • the ratio to the total size is in the range of 1/3 to 3.
  • the breakdown voltage of the semiconductor device can be stabilized near the maximum value.
  • Each of the semiconductor devices according to the first to fifth embodiments described above has a two-layer floating field plate structure including the first floating field plate 14 and the second floating field plate 19. It is not always necessary to have a two-layer floating field plate structure.
  • the capacitive coupling between the floating field plates of the two-layer floating field plate is mainly related to the thickness of the second insulating film 16 and the lateral dimension overlapping each other.
  • the capacitive coupling between the floating field plates in the single-layer floating field plate structure is mainly related to the thickness of the floating field plate and the lateral dimension between the floating field plates.
  • the distance between the floating field plates in the single-layer floating field plate structure is set to be less than or equal to the thickness of the second insulating film 16 in the two-layer floating field plate.
  • This embodiment has a single-layer floating field plate structure composed of the first floating field plate 14 as shown in FIGS.
  • the source electrode 17 and the drain electrode 18 also serve as the source wiring 21 and the drain wiring 22 in the first embodiment, respectively. Accordingly, hereinafter, the source electrode 17 includes a function as a source wiring, and the drain electrode 18 includes a function as a drain wiring.
  • the interval (L7) between the adjacent first floating field plates 14 is smaller than the interval between the first floating field plates 14 of the first embodiment. ing.
  • this interval is made narrower than the film thickness (L8) of the second insulating film 16 shown in the sectional view of FIG.
  • the formed p-type drift region 5 is opposed to the region where the electric field due to the potential of the wiring is directly applied.
  • the semiconductor device includes the semiconductor layer 3 formed on the upper side of the one main surface side of the support substrate 1 and the first conductivity type body formed on the upper side of the semiconductor layer 3.
  • a drain region 8 of a second conductivity type formed on the region 4 and above the semiconductor layer 3 so as to be separated from the body region 4; a source region 9 of a second conductivity type formed on the surface of the body region 4;
  • a drift region 5 of the second conductivity type formed between the drain region 8 and the body region 4 in the semiconductor layer 3, and a drift region between the body region 4 and the drain regions 7, 8 on the surface of the semiconductor layer 3.
  • the first insulator region (that is, the STI region 11) formed so as to overlap with 5, and a part on the body region 4 on the surface of the semiconductor layer 3 to the end of the first insulator region.
  • Gate insulating film 12 and gate insulating film 2 and the gate electrode 13 formed over the first insulator region and at least an electrically floating state formed between the gate electrode 13 and the drain region 8 on the first insulator region.
  • One conductive plate that is, the first FFP 14
  • a second insulator region that is, the second insulating film 16
  • the source region 9 and the drain region 8 extend along the longitudinal direction, which is the longest facing direction, and are arranged side by side in the short direction, which is a direction orthogonal to the longitudinal direction.
  • the conductive plate has a linear region that extends oppositely in the longitudinal direction and a curved region that connects the end portions of the linear region in the longitudinal direction in a polygonal line or arc shape.
  • one of the high-voltage wirings of the source electrode 17 and the drain electrode 18 extends in the short direction so as to intersect the linear region of the conductive plate.
  • the other low voltage wiring of the source electrode 17 and the drain electrode 18 extends in the short direction so as to intersect with at least one linear region of the conductive plate.
  • the gap in the short direction between the conductive plate and the adjacent gate electrode 13 or another adjacent conductive plate is narrower than the film thickness of the second insulator region.
  • At least one conductive plate is sufficient. For example, even if the number of conductive plates is one, it is close to the configuration having two conductive plates in the first to fifth embodiments. An effect can be obtained.
  • a buried insulating film 2 may be formed between the support substrate 1 and the semiconductor layer 3.
  • one of the high voltage side regions of the source region 9 and the drain region 8 is completely surrounded by the other low voltage side region of the source region and the drain region, and the high voltage side region is It may be completely surrounded by a conductive plate.
  • the insulating film 20 is not limited to a single insulating film, and a plurality of insulating films may be laminated.
  • the source wiring 21 and the drain wiring 22 are formed immediately above the same insulating film, and in the sixth embodiment, the source electrode 17 and the drain electrode 18 are the same insulation. Although it is formed immediately above the film, it is not limited to this, and it may be formed on a different insulating film.
  • the present disclosure can realize improvement and stabilization of the breakdown voltage of a high breakdown voltage MOS transistor, and is particularly useful for a high breakdown voltage MOS transistor mounted on a device having a target breakdown voltage of 100 V or more such as an in-vehicle device.

Landscapes

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Abstract

積層形成された第１および第２の導電性プレート（ＦＦＰ１４および１９）を備えた半導体装置において、第１の導電性プレートと第２の導電性プレートは並進するソース領域（９）とドレイン領域（８）の対向する長さが最も長い長手方向に沿って対向して延伸する直線領域を備えるとともに、長手方向と直交する短手方向に延伸している。ここで、ソース配線（２１）およびドレイン配線（２２）のどちらか一方の高電圧配線は、第１の導電性プレートおよび第２の導電性プレートの直線領域と交差するように短手方向に延伸しており、ソース配線（２１）およびドレイン配線（２２）の他方の低電圧配線は、第１の導電性プレートまたは第２の導電性プレートの少なくとも１つの直線領域と交差するように短手方向に延伸している。

Description

半導体装置
　本開示は、高耐圧の半導体装置に関する。
　特許文献１は、半導体表面上に敷設された導電膜によって生じる半導体中の電界の集中を緩和する技術を開示している。
　特許文献２は、半導体基板上にｐｎ接合分離して形成された半導体領域の上方に該半導体領域の端部を横切って延設された導電層からの電界の影響により導電層下の半導体領域の端部において電界集中が生じるのを防止するための電界集中防止構造を開示している。
特開平５－１９０６９３号公報 特公平７－０８３０４８号公報
　しかしながら、従来技術によれば、高電圧配線の幅を拡大すると耐圧が低下する場合があるという問題がある。ここで、高電圧配線というのは、半導体装置、例えば高耐圧ＭＯＳトランジスタにおいて、ソースに接続された配線およびドレインに接続された配線のうち電圧の高い方をいう。
　そこで、本開示は上記課題に鑑みてなされたものであり、高電圧配線の幅を拡大する際に起こりえる耐圧低下を低減できる高耐圧の半導体装置を提供することを目的とする。
　上記課題を解決するために、第１の半導体装置は、支持基板の一主面側の上部に形成された半導体層と、前記半導体層の上部に形成された第１導電型のボディ領域と、前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、前記ボディ領域の表面に形成された第２導電型のソース領域と、前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に前記ドリフト領域上と重なるように形成された第１の絶縁体領域と、前記半導体層の表面における前記ボディ領域上の一部から前記第１の絶縁体領域の端部まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上と前記第１の絶縁体領域上に跨って形成されたゲート電極と、前記第１の絶縁体領域上で前記ゲート電極と前記ドレイン領域の間に形成されて電気的にフローティング状態である少なくとも１つの第１の導電性プレートと、前記第１の絶縁体領域上と前記ゲート電極上と前記第１の導電性プレート上に形成された第２の絶縁体領域と、前記第２の絶縁体領域上で、少なくとも前記ゲート電極および第１の導電性プレートの形成されていない上方に形成された電気的にフローティング状態である少なくとも１つの第２の導電性プレートと、前記第２の絶縁体領域上と前記ゲート電極上と前記第２の導電性プレート上に形成された第３の絶縁体領域と、前記第３の絶縁体領域上に形成され、前記ソース領域と電気的に接続されたソース配線と、前記第３の絶縁体領域上に形成され、前記ドレイン領域と電気的に接続されたドレイン配線とを備え、平面視において、前記ソース領域と前記ドレイン領域は、対向する長さが最も長い方向である長手方向に沿って延伸するとともに、前記長手方向と直交する方向である短手方向に並んで配置されており、平面視において、前記第１の導電性プレートと前記第２の導電性プレートは、前記長手方向に沿って対向して延伸する直線領域と、前記長手方向での直線領域の終端部を折れ線もしくは円弧状に結ぶ曲線領域を有し、平面視において、前記ソース配線および前記ドレイン配線のどちらか一方の高電圧配線は、前記第１の導電性プレートおよび前記第２の導電性プレートの直線領域と交差するように短手方向に延伸しており、前記ソース配線および前記ドレイン配線の他方の低電圧配線は、前記第１の導電性プレートおよび前記第２の導電性プレートの少なくとも１つの直線領域と交差するように短手方向に延伸している。
　また、第１の半導体装置において、前記支持基板と前記半導体層との間に埋め込み絶縁膜が形成されていてもよい。
　また、第１の半導体装置において、平面視において、前記ソース領域および前記ドレイン領域のどちらか一方の高電圧側領域は、前記ソース領域および前記ドレイン領域の他方の低電圧側領域によって完全に包囲されており、前記高電圧側領域は、前記第１の導電性プレートおよび前記第２の導電性プレートによって完全に包囲されていてもよい。
　また、第１の半導体装置において、平面視において、前記低電圧配線は、前記第１の導電性プレートの直線領域の全ておよび前記第２の導電性プレートの直線領域の全てと交差していてもよい。
　また、第１の半導体装置において、平面視において、前記第１の導電性プレートおよび前記第２の導電性プレートの前記直線領域と、前記低電圧配線とが重なる長手方向の幅は、前記ドレイン領域または前記ソース領域どちらか一方の高電圧側領域に向かって縮小または拡大してもよい。
　また、第１の半導体装置において、平面視において、前記第１の導電性プレートの直線領域および前記第２の導電性プレートの直線領域と交差している前記ソース配線および前記ドレイン配線は前記長手方向において並んで延伸しており、前記ソース配線と前記ドレイン配線との前記長手方向での間隔は、前記ソース配線および前記ドレイン配線の前記長手方向の幅よりも狭くしてもよい。
　また、第１の半導体装置において、平面視において、前記第１の導電性プレートの直線領域および前記第２の導電性プレートの直線領域と交差している前記ソース配線と前記ドレイン配線は、それぞれ複数が前記長手方向に交互に配置されていてもよい。
　また、第１の半導体装置において、平面視において、前記第１の導電性プレートおよび前記第２の導電性プレートの直線領域と、前記高電圧配線の重なる部分の長手方向の総寸法と、前記低電圧配線の重なる部分の長手方向の総寸法との比は１／３以上３以下の範囲であってもよい。
　また、第２の半導体装置は、支持基板の一主面側の上部に形成された半導体層と、前記半導体層の上部に形成された第１導電型のボディ領域と、前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、前記ボディ領域の表面に形成された第２導電型のソース領域と、前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に前記ドリフト領域上と重なるように形成された第１の絶縁体領域と、前記半導体層の表面における前記ボディ領域上の一部から前記第１の絶縁体領域の端部まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上と前記第１の絶縁体領域上に跨って形成されたゲート電極と、前記第１の絶縁体領域上で前記ゲート電極と前記ドレイン領域の間に形成されて電気的にフローティング状態である少なくとも１つの導電性プレートと、前記第１の絶縁体領域上と前記ゲート電極上と前記導電性プレート上に形成された第２の絶縁体領域と、第２の絶縁体領域上に形成され、前記ソース領域と電気的に接続されたソース配線と、第２の絶縁体領域上に形成され、前記ドレイン領域と電気的に接続されたドレイン配線とを備え、平面視において、前記ソース領域と前記ドレイン領域は、対向する長さが最も長い方向である長手方向に沿って延伸するとともに、前記長手方向と直交する方向である短手方向に並んで配置されており、平面視において、前記導電性プレートは、前記長手方向に沿って対向して延伸する直線領域と、前記長手方向での直線領域の終端部を折れ線もしくは円弧状に曲線領域を有し、平面視において、前記ソース配線および前記ドレイン配線のどちらか一方の高電圧配線は、前記導電性プレートの直線領域と交差するように短手方向に延伸しており、前記ソース配線および前記ドレイン配線の他方の低電圧配線は、前記導電性プレートの少なくとも１つの直線領域と交差するように短手方向に延伸しており、前記導電性プレートと、隣接する前記ゲート電極または隣接する他の導電性プレートとの短手方向の間隔は、前記第２の絶縁体領域の膜厚よりも狭い。
　また、第２の半導体装置において、前記支持基板と前記半導体層との間に埋め込み絶縁膜が形成されていてもよい。
　また、第２の半導体装置において、平面視において、前記ソース領域および前記ドレイン領域のどちらか一方の高電圧側領域は、前記ソース領域および前記ドレイン領域の他方の低電圧側領域によって完全に包囲されており、前記高電圧側領域は、前記導電性プレートによって完全に包囲されていてもよい。
　本開示の半導体装置によれば、高電圧配線の幅を拡大する際に起こりえる耐圧低下を低減することができる。
図１は、第１実施形態に係る半導体装置を概略的に示す平面図である。 図２は、第１実施形態に係る半導体装置における図１のＩＩＩ－ＩＩＩ´線に沿う概略断面図である。 図３は、第１実施形態に係る半導体装置と第２の比較例での耐圧特性を比較した電流―電圧特性図である。 図４は、第１実施形態に係る半導体装置の変形例を概略的に示す平面図である。 図５は、第１実施形態に係る半導体装置の変形例における図４のＩＶ－ＩＶ´線に沿う概略断面図である。 図６は、第２実施形態に係る半導体装置を概略的に示す平面図である。 図７は、第３実施形態に係る半導体装置を概略的に示す平面図である。 図８は、第４実施形態に係る半導体装置を概略的に示す平面図である。 図９は、第５実施形態に係る半導体装置を概略的に示す平面図である。 図１０は、第５実施形態に係る半導体装置におけるドレイン配線の長手方向の幅とソース配線の長手方向の幅との配線幅比と耐圧の関係を示す図である。 図１１は、第６実施形態に係る半導体装置を概略的に示す平面図である。 図１２は、第６実施形態に係る半導体装置における図１１のＶ－Ｖ´線に沿う概略断面図である。 図１３は、第１の比較例に係る半導体装置を概略的に示す平面図である。 図１４は、第１の比較例に係る半導体装置における図１３のＩ－Ｉ´線に沿う概略断面図である。 図１５は、第２の比較例に係る半導体装置における図１６のＩＩ－ＩＩ´線に沿う概略断面図である。 図１６は、第２の比較例に係る半導体装置を概略的に示す平面図である。 図１７は、第１の比較例と第２の比較例の耐圧特性を比較した電流―電圧特性図である。 図１８は、第２の比較例に係る半導体装置におけるフローティングフィールドプレートの容量結合を示す図である。 図１９は、第２の比較例に係る半導体装置の耐圧特性において、ソース領域の長手方向幅の大小で比較した電流―電圧特性図である。
　（本発明の基礎となった知見）
　「背景技術」の欄において記載した高耐圧の半導体装置は、主に６００Ｖ以上の高電圧配線を有する高電圧ＩＣ用途であって、高電圧配線による電界を緩和する手法として、例えば特許文献１および特許文献２に開示されているように、高電圧配線下に多重のフローティングフィールドプレート（Multiple Floating Field Plate　略称はＭＦＦＰ）を配置することが行われている。素子分離は接合分離を用いている。
　本発明者は、ＳＯＩ基板とトレンチ分離を用いた素子分離にした場合において、高電圧配線の電圧が６００Ｖよりも相当に低くても、デバイス構造や温度条件によっては耐圧が配線電圧の影響を受けやすくなって耐圧が低下することがあり、その際に、フローティングフィールドプレート（ＦＦＰ）を用いることで耐圧を向上できることをつかんだ。
　本明細書では、フローティングフィールドプレートを有さない構造を第１の比較例とし、フローティングフィールドプレートを有する構造を第２の比較例として説明する。
　まず、第１の比較例について、以下に説明していく。
　図１３は、第１の比較例に係る半導体装置を概略的に示す平面図である。また、図１４は、第１の比較例に係る半導体装置における図１３のＩ－Ｉ´線に沿う概略断面図である。
　図１４は半導体装置として横型ＰチャネルＭＯＳトランジスタの断面図を示している。
　尚、本明細書では横型ＰチャネルＭＯＳトランジスタを一例として挙げるが、各構成の導電型を変更すれば横型ＮチャネルＭＯＳトランジスタの場合でも同様に成立する。
　図１４に示すように、横型ＰチャネルＭＯＳトランジスタでは支持基板１上に埋め込み絶縁膜２と低濃度ｎ－型の半導体層３とが貼り合わせ形成されたＳＯＩ基板を用いる。ＳＯＩ基板の低濃度ｎ－型の半導体層３にはｎ型のボディ領域４、ｐ型のドリフト領域５、ｎ型の埋め込み領域６、およびｐ型のドレイン領域７が形成されている。ｐ型のドレイン領域７の表面には高濃度ｐ＋型のドレイン領域８が形成されている。さらに、ｎ型のボディ領域４の上部には、高濃度ｐ＋型のソース領域９と高濃度ｎ＋型のボディ・コンタクト領域１０が形成されている。
　また、低濃度ｎ－型の半導体層３の表面の一部であるｎ型のボディ領域４と高濃度ｐ＋型のドレイン領域８との間には第１の絶縁体領域である厚膜の絶縁膜からなるＳＴＩ（Shallow Trench Isolation）領域１１が形成されている。さらに、低濃度ｎ－型の半導体層３の表面の他の一部であるｎ型のボディ領域４からｐ型のドリフト領域５の一部にまで跨がるように薄膜のゲート絶縁膜１２が形成されている。
　ゲート絶縁膜１２上からＳＴＩ領域１１上の一部まで延伸するようにゲート電極１３が形成されている。ゲート電極１３の側壁にはサイドウォールスペーサ１５が形成されている。
　ゲート電極１３上を覆うように第２の絶縁体領域である第２の絶縁膜１６が形成されている。高濃度ｐ＋型のソース領域９上および高濃度ｎ＋型のボディ・コンタクト領域１０上には、第２の絶縁膜１６を貫通するコンタクト２５を介してこれらと電気的に接続するソース電極１７が形成されている。
　また、高濃度ｐ＋型のドレイン領域８上には、第２の絶縁膜１６を貫通するコンタクト２５を介して電気的に接続するドレイン電極１８が形成されている。ソース電極１７とドレイン電極１８上には第３の絶縁体領域である第３の絶縁膜２０が形成されている。さらに、第３の絶縁膜２０を貫通するビア２６を介してソース電極１７と電気的に接続するソース配線２１が形成されている。
　高耐圧横型ＰチャネルＭＯＳトランジスタの平面レイアウトについて以下説明していく。
　一般的に、高耐圧ＭＯＳトランジスタにおいては、ドレイン領域とソース領域のどちらか一方に高電圧が印加され、他方に低電圧が印加される。平面レイアウトとしては、ドレイン領域またはソース領域どちらか一方の高電圧領域を、他方の低電圧領域で包囲することが多いため、高電圧領域から引き出される配線は一定の幅を有して、低電圧領域上方を跨いで素子の外側へ引き出されることになる。
　Ｐチャネル型では通常ではソース領域にドレイン領域よりも高電圧が印加されることになるので、ソース領域およびボディ領域はドレイン領域で包囲されて、ソース領域からの配線が高電圧配線として引き出される場合があり、その場合について以下に説明していく。
　尚、Ｎチャネル型では通常、ドレイン領域にソース領域よりも高電圧が印加されるのでドレイン領域とソース領域のレイアウトは、上記のＰチャネル型とは逆になることが多い。
　図１３では図面をわかりやすくするために、ｐ型のドリフト領域５、ｎ型の埋め込み領域６、およびｐ型のドレイン領域７は表示していない。
　図１３において、ｎ型のボディ領域４は長手方向に長く延伸した方形状を示し、四隅の角は面取りされている。その内側には高濃度ｐ＋型のソース領域９と高濃度ｎ＋型のボディ・コンタクト領域１０が隣接して配置されている。ｎ型のボディ領域４の周囲を取り囲むように、ｎ型のボディ領域４と間隔をおいてＳＴＩ領域１１がリング状に配置されている。更に、ＳＴＩ領域１１の外側には、高濃度ｐ＋型のドレイン領域８がリング状に配置されている。
　ＳＴＩ領域１１のリング状の平面形状の内側にはゲート絶縁膜１２が形成されており、ゲート電極１３は、高濃度ｐ＋型のソース領域９上と高濃度ｎ＋型のボディ・コンタクト領域１０を包囲するように配置されている。ゲート電極１３はコンタクト２５を介して第１のゲート配線２３と電気的に接続し、更に、ビア２６を介して第２のゲート配線２４と電気的に接続している。第２のゲート配線２４はドレイン電極１８の上方を跨いで引き出されている。
　ｐ＋型のソース領域９とｐ＋型のドレイン領域８は対向して配置される長さが最も長い方向である長手方向に沿って延伸し、長手方向と直交する方向である短手方向には並んで配置されている。図１３において、ｐ＋型のソース領域９とｐ＋型のドレイン領域８が対向している長さは、ｐ＋型のソース領域９の長手方向の幅Ｌ１に相当する。
　トランジスタ動作した場合には主にこの範囲内で短手方向に電流が流れる。そのため、トランジスタの電流能力をＵＰしたい場合には、このｐ＋型のソース領域９の長手方向の幅Ｌ１を拡大することになる。ソース配線２１の高電圧配線はｐ＋型のドレイン領域８上方を跨いで短手方向に向かって延伸している。
　次に、第２の比較例について以下に、説明していく。
　図１５はフローティングフィールドプレートを備えたＳＯＩ基板上に形成された代表的な横型ＰチャネルＭＯＳトランジスタの断面図を示しており、図１６はその横型ＰチャネルＭＯＳトランジスタの平面図を示している。図１５は図１６におけるＩＩ－ＩＩ´線における断面図である。
　図１５では、先に説明した図１３と比べてＳＴＩ領域１１上において、ゲート電極１３とｐ＋ドレイン領域８の間に形成され、電気的にフローティング状態の導電性プレートである少なくとも１つの第１のフローティングフィールドプレート１４と、第２の絶縁膜１６上において、ゲート電極１３および第１のフローティングフィールドプレート１４が形成されてない上方に形成された電気的にフローティング状態の導電性プレートである少なくとも１つの第２のフローティングフィールドプレート１９が形成されている。
　図１６の平面視において、第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９の各フィールドプレートは、長手方向に沿って対向する直線領域と、長手方向の直線部の終端において鈍角の頂角で曲がる折れ線（もしくは円弧）状に結ぶ曲線領域を有し、ソース配線２１の高電圧配線は第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９の直線領域と交差するように短手方向に向かって延伸している。
　第１の比較例と第２の比較例間の耐圧特性の差について説明する。
　図１７は、第１の比較例と第２の比較例の耐圧特性の比較を示している。図１７から明らかなように、高電圧配線下に多重のフローティングフィールドプレートを配置することで降伏電圧は上昇している。
　しかしながら、フローティングフィールドプレートを用いた場合には、以下に説明するような課題が起こりえる。
　各フローティングフィールドプレートは絶縁膜を介して近傍に存在する導電体や電荷と容量結合するため、その電位が容量結合する対象物との容量比の大きさの割合によって変動して耐圧に影響することである。
　図１８は、図１５に示す各フローティングフィールドプレートの容量結合を示している。図１８において、対象物として、導電体としては高電圧配線や半導体層表面および隣接するフローティングフィールドプレート、電荷としてはＳｉ／ＳｉＯ２界面および絶縁膜内の電荷であり、パッケージに組立された場合には上方にある封脂材料中の可動イオンも考慮する必要がある。
　フローティングフィールドプレートの電位は、容量結合が大きくなる対象の電位に引き寄せられる。容量は、断面構造（主に、絶縁膜の膜厚、誘電率）が決まっている場合には、設計レイアウト的な要素として、対象物との対向する面積に依存する。従って、高電圧配線とフローティングフィールドプレートとの対向する面積が大きくなるとフローティングフィールドプレートの電位は上昇して飽和していく。対向面積は、高電圧配線とフローティングフィールドプレートが直交する場合には高電圧配線が引き出される幅に依存する。
　トランジスタの電流能力を向上させる際にはソース領域の長手方向の幅を拡大するが、その場合には、通常、引き出し配線の長手方向の幅も拡大していくことになる。
　しかし、デバイス構造や温度条件によっては高電圧配線の長手方向の幅を拡大すると、上記理由からフローティングフィールドプレートの電位が上昇して、ドレインおよびソースどちらかの低電位側の電極との間の等電位線の間隔が狭くなり電界が増加して耐圧低下する場合がある。
　図１９は、図１６に示す高耐圧ＰチャネルＭＯＳトランジスタにおいて、ソース領域の長手方向の幅が拡大したレイアウトによって、ドレインーソース間の耐圧が低下した電流―電圧特性を示すものである。この現象の一因として、フローティングフィールドプレートと高電圧配線間の結合容量の増加によるフローティングフィールドプレート電位の上昇を考えた。
　以上のような課題に鑑み本開示は、高電圧配線の幅を拡大する際に起こりえる耐圧低下を低減できる高耐圧の半導体装置を提供する。
　以下、実施形態について図面を参照しながら説明する。但し、説明が不必要に冗長になるのを避け当業者の理解を容易にするため、例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明等については詳細な説明は省略する場合がある。
　なお、添付図面および以下の説明は当業者が本開示を十分に理解するための一例を提示するものであって、これらによって請求の範囲に記載の主題を限定するものではない。
　（第１実施形態）
　第１実施形態に係る半導体装置について、一例として横型ＰチャネルＭＯＳトランジスタの平面図を図１に示し、図１におけるＩＩＩ－ＩＩＩ´線に沿う断面図を図２に示す。なお、図１においてＩＩ－ＩＩ´線に沿う断面図は第２の比較例の図１５と同一である。
　図１については、第２の比較例の平面図である図１６と同じく、ｐ＋型のソース領域９およびｎ型のボディ領域４がｐ＋型のドレイン領域８で包囲されるレイアウトであり、ｐ＋型のソース領域９とｐ＋型のドレイン領域８は対向する長さが最も長い方向である長手方向に沿って延伸し、長手方向と直交する方向である短手方向に並んで配置されている。
　第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９の２層のフィールドプレートは、長手方向に沿って対向する直線領域と、長手方向の直線部の終端において鈍角の頂角で曲がる折れ線（もしくは円弧）状に結ぶ曲線領域を有し、ソース配線２１の高電圧配線は、第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９の直線領域と交差するように短手方向に向かって延伸している。
　ｐ＋型のソース領域９はｐ＋型のドレイン領域８よりも高電圧に印加される。ｐ＋型のソース領域９からの引き出されるソース配線２１は、低電圧領域のｐ＋型のドレイン領域８上方を跨いで素子の外側へ引き出される。
　トランジスタの電流能力を向上する場合には、ｐ＋型のソース領域９の長手方向の幅Ｌ１を拡大させる。これと同時に、ソース配線２１の長手方向の幅Ｌ２も拡大する。各フローティングフィールドプレートと高電圧配線であるソース配線２１間の容量の各フローティングフィールドプレートが有する総容量に占める割合は、ソース配線２１の長手方向の幅Ｌ２が拡大するにつれて増加して飽和する。これは、各フローティングフィールドプレート上をソース配線２１が覆う面積と各フローティングフィールドプレートの総面積との比が、ソース配線２１の長手方向の幅Ｌ２が拡大するにつれて増加して飽和していくこと同じことと考えられる。
　従って、容量結合が増加する対象の電位に引き寄せられる各フローティングフィールドプレートの電位は、高電圧配線であるソース配線２１の長手方向の幅Ｌ２の拡大に伴い上昇すると考えられる。
　以下、本実施形態と第２の比較例との相違点について詳述する。
　本実施形態では、低電圧配線であるドレイン配線２２が短手方向にゲート電極１３に向って、ほぼソース配線２１と同じ長手方向の幅Ｌ３で延伸されている。このドレイン配線２２は、図１のＩＩＩ―ＩＩＩ´線の断面図である図２からもわかるように、第１のフローティングフィールドプレート１４および第２のフローティングフィールドプレート１９の全ての長手方向の直線領域と交差するようにそれらの上方を被覆している。その結果、第１のフローティングフィールドプレート１４および第２のフローティングフィールドプレート１９は、低電圧配線であるドレイン配線２２と容量結合される。
　第２の比較例では、高電圧配線のソース配線２１との容量結合のみであったが、本実施形態では低電圧配線との容量結合も組み合わせることができる。したがって、フローティングフィールドプレートの電位の制御が容易になる。
　上述したように、容量結合の大きさは対向する面積に比例するので、直線領域であれば長手方向の幅で調整できる。この高電圧配線であるソース配線２１と低電圧配線であるドレイン配線２２と、それぞれが第１のフローティングフィールドプレート１４および第２のフローティングフィールドプレート１９と交差する長手方向の幅によってきまる容量により、各フローティングフィールドプレートの電位を調整することが可能になる。
　Ｐチャネル型高耐圧ＭＯＳトランジスタにおいて、低電圧側領域へ空乏層が到達することで低電圧側領域寄りにおいて電界集中して降伏している場合には、フローティングフィールドプレートの電位を低くなるように調整して、低電圧配線との容量結合を増加して空乏層の広がりを抑制する。逆に、高電圧側領域で電界集中して降伏している場合には、フローティングフィールドプレートの電位を高くなるように調整して、低電圧配線との容量結合を低減して空乏層の拡がりを促進させる。
　本実施形態では、このようにフローティングフィールドプレートの直線領域の上方にある高電圧配線と低電圧配線の長手方向の幅を調整することで空乏層の拡がりを調整して耐圧を安定化させることを特徴とする。
　図３は、高耐圧ＰチャネルＭＯＳトランジスタでｐ＋型のソース領域９の長手方向の幅を拡大した場合において、本実施形態と第２の比較例での耐圧特性を比較した電流―電圧特性図である。本実施形態の構成によれば、その耐圧は第２の比較例と比較して改善されている。
　また、図４は本実施形態の変形例を示す平面図であり、図５は図４のＩＶ―ＩＶ´線の断面図である。図４、図５では、第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９がそれぞれ複数個ある構造において、ドレイン配線２２がそれらのうちの低電圧側の各１個の上方のみに配置されている場合であり、この場合でも耐圧は改善が期待できる。
　このように、本実施形態では、ドレイン配線２２は少なくとも一つのフローティングフィールドプレートの長手方向の直線領域上方にまで延伸することで耐圧改善の効果を奏する。
　以上に説明したように、本実施形態の特徴は、フローティングフィールドプレートの長手方向の直線領域と低電圧配線および高電圧配線の両方とが交差することにある。ソース領域の長手方向の幅を拡大した場合に、ドレイン領域またはソース領域から引き出される低電圧配線および高電圧配線の長手方向の幅も同時に拡大する。フローティングフィールドプレートと低電圧配線または高電圧配線との容量結合の比がフローティングフィールドプレートの電位を決定するため、この比を精度良くデバイス設計するためには、直線領域で直交することが望ましい。
　以上説明してきたように、第１実施形態に係る半導体装置は、支持基板１の一主面側の上部に形成された半導体層３と、半導体層３の上部に形成された第１導電型のボディ領域４と、半導体層３の上部に、ボディ領域４から離間して形成された第２導電型のドレイン領域８と、ボディ領域４の表面に形成された第２導電型のソース領域９と、半導体層３内におけるドレイン領域８とボディ領域４との間に形成された第２導電型のドリフト領域５と、半導体層３の表面におけるボディ領域４とドレイン領域７、８との間にドリフト領域５上と重なるように形成された第１の絶縁体領域（つまりＳＴＩ領域１１）と、半導体層３の表面におけるボディ領域４上の一部から第１の絶縁体領域の端部まで形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上と第１の絶縁体領域上に跨って形成されたゲート電極１３と、第１の絶縁体領域上でゲート電極１３とドレイン領域８の間に形成されて電気的にフローティング状態である少なくとも１つの第１の導電性プレート（つまり第１のＦＦＰ１４）と、第１の絶縁体領域上とゲート電極１３上と第１の導電性プレート上に形成された第２の絶縁体領域（つまり第２の絶縁膜１６）と、第２の絶縁体領域上で、少なくともゲート電極１３および第１の導電性プレートの形成されていない上方に形成された電気的にフローティング状態である少なくとも１つの第２の導電性プレート（つまり第２のＦＦＰ１９）と、第２の絶縁体領域上とゲート電極１３上と第２の導電性プレート上に形成された第３の絶縁体領域（つまり第３の絶縁膜２０）と、第３の絶縁体領域上に形成され、ソース領域９と電気的に接続されたソース配線２１と、第３の絶縁体領域上に形成され、ドレイン領域８と電気的に接続されたドレイン配線２２とを備える。平面視において、ソース領域９とドレイン領域８は、対向する長さが最も長い方向である長手方向に沿って延伸するとともに、長手方向と直交する方向である短手方向に並んで配置されている。平面視において、第１の導電性プレートと第２の導電性プレートは、長手方向に沿って対向して延伸する直線領域と、長手方向での直線領域の終端部を折れ線もしくは円弧状に結ぶ曲線領域を有する。平面視において、ソース配線２１およびドレイン配線２２のどちらか一方の高電圧配線は、第１の導電性プレートおよび第２の導電性プレートの直線領域と交差するように短手方向に延伸している。ソース配線２１およびドレイン配線２２の他方の低電圧配線は、第１の導電性プレートおよび第２の導電性プレートの少なくとも１つの直線領域と交差するように短手方向に延伸している。なお、第１導電型はＰ型およびＮ型の一方を意味し、第２導電型はＰ型およびＮ型の他方を意味する。
　これによれば、高電圧配線の幅を拡大する際に起こりえる耐圧低下を低減することができる。より詳しく説明すると、第１の導電性プレートおよび第２の導電性プレートは、直線領域と交差するように延伸された低電圧配線２２と容量結合される。高電圧配線との容量結合と、低電圧配線との容量結合とを組み合わせることができる。したがって、第１および第２の導電性プレートの電位の制御が容易になる。つまり、容量結合の大きさは対向する面積に比例するので、直線領域であれば長手方向の幅で調整できる。この高電圧配線と低電圧配線と、それぞれが第１の導電性プレートおよび第２の導電性プレートと交差する長手方向の幅によってきまる容量により、各導電性プレートの電位を調整することが可能になる。これにより、耐圧低下を低減することを可能にできる。
　ここで、支持基板１と半導体層３との間に埋め込み絶縁膜２が形成されていてもよい。
　ここで、平面視において、ソース領域９およびドレイン領域８のどちらか一方の高電圧側領域は、ソース領域９およびドレイン領域８の他方の低電圧側領域によって完全に包囲されており、高電圧側領域は、第１の導電性プレートおよび第２の導電性プレートによって完全に包囲されていてもよい。
　ここで、平面視において、低電圧配線は、第１の導電性プレートの直線領域の全ておよび第２の導電性プレートの直線領域の全てと交差していてもよい。
　（第２実施形態）
　第２実施形態に係る半導体装置について、一例として横型ＰチャネルＭＯＳトランジスタの平面図を図６に示す。
　図１に示す第１実施形態のドレイン配線２２の形状とは異なり、本実施形態においては、図６に示すように、ドレイン配線２２の長手方向の幅が短手方向においてソース領域９側に向うにつれ狭くなっている。
　この構成では、ドレイン配線２２と第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９の容量結合を、高電圧側のソース領域９に向かって弱くすることで高電圧側のフローティングフィールドプレートの電位を上昇させる効果がある。特に、低電圧側のドレイン領域８に空乏層が到達して電界集中した場合には耐圧改善に効果が期待できる。
　逆に、図示はしていないが、ドレイン配線２２の長手方向の幅が短手方向においてソース領域９側に向うにつれ拡大していく場合も有り得る。
　この構成では、ドレイン配線２２と第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９の容量結合を、高電圧側のソース領域９に向かって強くすることで高電圧側のフローティングフィールドプレートの電位を降下させる効果がある。高電圧側のソース領域９寄りで電界集中した場合に耐圧改善に効果が期待できる。
　現実には、高電圧側のソース領域９または低電圧側のドレイン領域８のどちら寄りで電界集中するかはドリフト領域５の不純物濃度やソース領域９とドレイン領域８間の間隔にも依存するため、その都度、短手方向に向う配線の長手方向の幅を変化させて容量結合を調整して耐圧を改善させることも可能であると考えている。
　以上説明してきたように第２実施形態に係る半導体装置は、第１の実施形態の半導体装置の構成に加えて、平面視で、第１の導電性プレート（つまり第１のフローティングフィールドプレート１４）および第２の導電性プレート（つまり第２のフローティングフィールドプレート１９）の直線領域と、低電圧配線とが重なる長手方向の幅は、ドレイン領域８およびソース領域９のどちらか一方の高電圧側領域に向かって縮小または拡大してゆく。
　これによれば、低電圧配線と、第１の導電性プレートおよび第２の導電性プレートとの容量結合を、高電圧領域に向かって強く（又は、弱く）することで高電圧側の導電性プレートの電位を降下（又は、上昇）させる効果があり空乏層の拡がりを調整して少しでも電界集中を緩和できると考える。
　（第３実施形態）
　第３実施形態に係る半導体装置について、一例として横型ＰチャネルＭＯＳトランジスタの平面図を図７に示す。
　図１に示す第１実施形態のドレイン配線２２とソース配線２１の配置と異なり、本実施形態においては、図７に示すように、ドレイン配線２２とソース配線２１はともにｐ＋型のソース領域９を中心として短手方向において対称的に存在している。
　以下、その効果について説明する。第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９の電位は、ドレイン配線２２とソース配線２１の電位が変化した時に、最終的には印加電圧を容量結合で分割された電位に収束すると考える。
　しかし、第１のフローティングフィールドプレート１４として、例えば、高濃度に不純物を添加された多結晶ポリシリコンであっても通常の金属配線に比べれば抵抗率は高く、そのような材料の導電体を用いられると、電圧が収束するまでのごく僅かな期間に過渡的に流れる電流による電圧降下が生じることが考えられ、その場合には電位が一時的に変動して不安定な状態になることが心配される。この変動に要する時間を少なくするには、ドレイン配線２２とソース配線２１を極力接近させる方が良いと考えている。
　そこで、短手方向においてドレイン配線２２とソース配線２１が並列して延伸する本実施形態では、ドレイン配線２２とソース配線２１の長手方向での間隔Ｌ４が、ドレイン配線２２の長手方向での幅Ｌ５およびソース配線２１の長手方向での幅Ｌ６よりも狭くした構成としている。
　以上説明してきたように第３実施形態に係る半導体装置は、第１実施形態の半導体装置の構成に加えて、平面視で、第１の導電性プレート（つまり第１のＦＦＰ１４）の直線領域および第２の導電性プレート（つまり第２のＦＦＰ１９）の直線領域と交差しているソース配線２１およびドレイン配線２２は長手方向において並んで延伸しており、ソース配線２１とドレイン配線２２との長手方向での間隔は、ソース配線２１およびドレイン配線２２の長手方向の幅よりも狭い。
　これによれば、ソース配線２１またはドレイン配線２２の電位が変化した時に、第１の導電性プレートと第２の導電性プレートの電位が変動する時間を短くして耐圧を安定することにつながると考える。
　（第４実施形態）
　第４実施形態に係る半導体装置について、一例として横型ＰチャネルＭＯＳトランジスタの平面図を図８に示す。
　図７に示す第３実施形態のドレイン配線２２とソース配線２１の配置と異なり、本実施形態においては、図８に示すように、短手方向に隣接して並列に延伸するドレイン配線２２とソース配線２１が長手方向において交互に配置されている。
　この構成とすることで、横型ＰチャネルＭＯＳトランジスタが高速動作した場合でも、第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９の電位を安定にする効果を期待する。
　以上説明してきたように第４実施形態に係る半導体装置は、第３実施形態の半導体装置の構成に加えて、平面視で、第１の導電性プレート（つまり第１のＦＦＰ１４）の直線領域および第２の導電性プレート（つまり第２のＦＦＰ１９）の直線領域と交差しているソース配線２１とドレイン配線２２は、それぞれ複数が長手方向に交互に配置される。
　これによれば、半導体装置が高速動作した場合でも、第１の導電性プレートと第２の導電性プレートの電位は、ドレイン電圧およびソース電圧の変動に対して安定すると考える。
　（第５実施形態）
　第５実施形態に係る半導体装置について、一例として横型ＰチャネルＭＯＳトランジスタの平面図を図９に示す。
　図１に示す第１実施形態のドレイン配線２２の長手方向の幅Ｌ３とソース配線２１の長手方向の幅Ｌ２との配線幅比（Ｌ３／Ｌ２）＝１（固定）と異なり、本実施形態においては、図９にその一例を示すように、ドレイン配線２２の長手方向の幅Ｌ３とソース配線２１の長手方向の幅Ｌ２との配線幅比（Ｌ３／Ｌ２）＝１／３以上３以下の範囲で変動させている。
　図１０に、ドレイン配線２２の長手方向の幅Ｌ３とソース配線２１の長手方向の幅Ｌ２との配線幅比（Ｌ３／Ｌ２）＝０以上５以下の範囲で変動させた場合の耐圧を示す。
　図１６から明らかなように、配線幅比（Ｌ３／Ｌ２）＝１において耐圧は最大値を示し、配線幅比（Ｌ３／Ｌ２）＝１／３以上３以下の範囲を外れると耐圧が急激に低下している。そこで、現実的な配線幅比として配線幅比（Ｌ３／Ｌ２）＝１／３以上３以下の範囲に設定することが好ましい。
　なお、配線幅比として配線幅比（Ｌ３／Ｌ２）＝１／２以上１．５以下の範囲に設定すれば、耐圧はほぼ最大値近傍で安定して得ることができる。
　以上説明してきたように第５実施形態に係る半導体装置は、第１実施形態から第４実施形態に係る半導体装置の構成に加えて、平面視で、第１の導電性プレート（つまり第１のフローティングフィールドプレート１４）および第２の導電性プレート（つまり第２のフローティングフィールドプレート１９）の直線領域と、高電圧配線の重なる部分の長手方向の総寸法と、低電圧配線の重なる部分の長手方向の総寸法との比は１／３から３の範囲である。
　これによれば、半導体装置の耐圧を最大値近傍で安定させることができる。
　（第６実施形態）
　第６実施形態に係る半導体装置について、一例として横型ＰチャネルＭＯＳトランジスタの平面図と断面図をそれぞれ図１１と図１２に示す。
　上述した第１実施形態から第５実施形態に係る半導体装置は、いずれも第１のフローティングフィールドプレート１４と第２のフローティングフィールドプレート１９の２層のフローティングフィールドプレート構造であるが、本開示の効果を得るためには必ずしも２層のフローティングフィールドプレート構造が必要なわけではない。
　１層のフローティングフィールドプレート構造であっても、隣接するフローティングフィールドプレート間の間隔を狭くすることで、２層のフローティングフィールドプレート構造の場合に近い効果を得ることができる。
　２層のフローティングフィールドプレートの各フローティングフィールドプレート間の容量結合は、主に、第２の絶縁膜１６の膜厚と互いにオーバラップしている横方向寸法に関係する。一方、１層のフローティングフィールドプレート構造の各フローティングフィールドプレート間の容量結合は、主に、フローティングフィールドプレートの膜厚とフローティングフィールドプレート間の横方向の寸法に関係する。
　２層のフローティングフィールドプレートの容量結合と１層のフローティングフィールドプレートの容量結合を同程度にすれば同じ効果を期待できる。したがって、１層のフローティングフィールドプレート構造でのフローティングフィールドプレート間の間隔寸法を２層のフローティングフィールドプレートでの第２の絶縁膜１６の膜厚以下にすることを目安にしている。
　本実施形態は、図１１、図１２に示すように、第１のフローティングフィールドプレート１４からなる１層のフローティングフィールドプレート構造である。
　本実施形態では、ソース電極１７、ドレイン電極１８がそれぞれ第１実施形態におけるソース配線２１、ドレイン配線２２を兼ねている。したがって、以下では、ソース電極１７はソース配線としての機能を含み、ドレイン電極１８はドレイン配線としての機能を含むものとする。
　図１１、図１２から明らかなように、本実施形態では、隣接する第１のフローティングフィールドプレート１４の間隔（Ｌ７）は第１実施形態の第１のフローティングフィールドプレート１４の間隔に比べて狭くなっている。ここで、この間隔は図１２の断面図で示される第２の絶縁膜１６の膜厚（Ｌ８）よりも狭くする。隣接する第１のフローティングフィールドプレート１４の間隔が位置する箇所（Ｌ７）は、高電圧配線であるソース電極１７および低電圧配線であるドレイン電極１８と、低濃度ｎ－型の半導体層３上部に形成されたｐ型のドリフト領域５が対峙しており、配線の電位による電界が直接的に及んでしまう領域である。この間隔（Ｌ７）を狭くしてくと、電界は、配線の電位による直接的な影響よりも第１のフローティングフィールドプレート１４を挟んでの間接的な影響になるため、電界が緩和される。
　以上説明してきたように第６実施形態に係る半導体装置は、支持基板１の一主面側の上部に形成された半導体層３と、半導体層３の上部に形成された第１導電型のボディ領域４と、半導体層３の上部に、ボディ領域４から離間して形成された第２導電型のドレイン領域８と、ボディ領域４の表面に形成された第２導電型のソース領域９と、半導体層３内におけるドレイン領域８とボディ領域４との間に形成された第２導電型のドリフト領域５と、半導体層３の表面におけるボディ領域４とドレイン領域７、８との間にドリフト領域５上と重なるように形成された第１の絶縁体領域（つまりＳＴＩ領域１１）と、半導体層３の表面におけるボディ領域４上の一部から第１の絶縁体領域の端部まで形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上と第１の絶縁体領域上に跨って形成されたゲート電極１３と、第１の絶縁体領域上でゲート電極１３とドレイン領域８の間に形成されて電気的にフローティング状態である少なくとも１つの導電性プレート（つまり第１のＦＦＰ１４）と、第１の絶縁体領域上とゲート電極１３上と導電性プレート上に形成された第２の絶縁体領域（つまり第２の絶縁膜１６）と、第２の絶縁体領域上に形成され、ソース領域９と電気的に接続されたソース電極１７と、第２の絶縁体領域上に形成され、ドレイン領域８と電気的に接続されたドレイン電極１８とを備える。平面視において、ソース領域９とドレイン領域８は、対向する長さが最も長い方向である長手方向に沿って延伸するとともに、長手方向と直交する方向である短手方向に並んで配置されている。平面視において、導電性プレートは、長手方向に沿って対向して延伸する直線領域と、長手方向での直線領域の終端部を折れ線もしくは円弧状に結ぶ曲線領域を有する。平面視において、ソース電極１７およびドレイン電極１８のどちらか一方の高電圧配線は、導電性プレートの直線領域と交差するように短手方向に延伸している。ソース電極１７およびドレイン電極１８の他方の低電圧配線は、導電性プレートの少なくとも１つの直線領域と交差するように短手方向に延伸している。導電性プレートと、隣接するゲート電極１３または隣接する他の導電性プレートとの短手方向の間隔は、第２の絶縁体領域の膜厚よりも狭い。
　これによれば、導電性プレートは少なくとも１層あればよく、例えば導電性プレートの数が１層であっても、第１から第５の実施形態における２層の導電性プレートをもつ構成と近い効果を得ることができる。
　ここで、支持基板１と半導体層３との間に埋め込み絶縁膜２が形成されていてもよい。
　ここで、平面視において、ソース領域９およびドレイン領域８のどちらか一方の高電圧側領域は、ソース領域およびドレイン領域の他方の低電圧側領域によって完全に包囲されており、高電圧側領域は、導電性プレートによって完全に包囲されていてもよい。
　なお、第１実施形態から第６実施形態において、第１の絶縁体領域であるＳＴＩ領域１１、第２の絶縁体領域である第２の絶縁膜１６および第３の絶縁体領域である第３の絶縁膜２０は、いずれも単一の絶縁膜に限定されるわけではなく、複数の絶縁膜が積層されていても良い。
　また、第１実施形態から第５実施形態において、ソース配線２１とドレイン配線２２は同じ絶縁膜の直上に形成されており、また、第６実施形態において、ソース電極１７とドレイン電極１８は同じ絶縁膜の直上に形成されているが、これに限定されるわけではなく異なる絶縁膜上に形成されていても良い。
　本開示は、高耐圧ＭＯＳトランジスタの耐圧向上と安定化を実現できるものであり、特に車載デバイスのような目標耐圧１００Ｖ以上のデバイスに搭載する高耐圧ＭＯＳトランジスタにおいて有用である。
１　支持基板
２　埋め込み絶縁膜
３　半導体層
４　ボディ領域
５　ドリフト領域
６　埋め込み領域
７　ドレイン領域
８　ドレイン領域
９　ソース領域
１０　ボディ・コンタクト領域
１１　ＳＴＩ領域
１２　ゲート絶縁膜
１３　ゲート電極
１４　第１のフローティングフィールドプレート
１５　サイドウォールスペーサ
１６　第２の絶縁膜
１７　ソース電極
１８　ドレイン電極
１９　第２のフローティングフィールドプレート
２０　第３の絶縁膜
２１　ソース配線
２２　ドレイン配線
２３　第１のゲート配線
２４　第２のゲート配線
２５　コンタクト
２６　ビア

Claims (11)

  1. 　支持基板の一主面側の上部に形成された半導体層と、
    　前記半導体層の上部に形成された第１導電型のボディ領域と、
    　前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、
    　前記ボディ領域の表面に形成された第２導電型のソース領域と、
    　前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、
    　前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に前記ドリフト領域上と重なるように形成された第１の絶縁体領域と、
    　前記半導体層の表面における前記ボディ領域上の一部から前記第１の絶縁体領域の端部まで形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上と前記第１の絶縁体領域上に跨って形成されたゲート電極と、
    　前記第１の絶縁体領域上で前記ゲート電極と前記ドレイン領域の間に形成されて電気的にフローティング状態である少なくとも１つの第１の導電性プレートと、
    　前記第１の絶縁体領域上と前記ゲート電極上と前記第１の導電性プレート上に形成された第２の絶縁体領域と、
    　前記第２の絶縁体領域上で、少なくとも前記ゲート電極および第１の導電性プレートの形成されていない上方に形成された電気的にフローティング状態である少なくとも１つの第２の導電性プレートと、
    　前記第２の絶縁体領域上と前記ゲート電極上と前記第２の導電性プレート上に形成された第３の絶縁体領域と、
    　前記第３の絶縁体領域上に形成され、前記ソース領域と電気的に接続されたソース配線と、
    　前記第３の絶縁体領域上に形成され、前記ドレイン領域と電気的に接続されたドレイン配線とを備え、
    　平面視において、前記ソース領域と前記ドレイン領域は、対向する長さが最も長い方向である長手方向に沿って延伸するとともに、前記長手方向と直交する方向である短手方向に並んで配置されており、
    　平面視において、前記第１の導電性プレートと前記第２の導電性プレートは、前記長手方向に沿って対向して延伸する直線領域と、前記長手方向での直線領域の終端部を折れ線もしくは円弧状に結ぶ曲線領域を有し、
    　平面視において、前記ソース配線および前記ドレイン配線のどちらか一方の高電圧配線は、前記第１の導電性プレートおよび前記第２の導電性プレートの直線領域と交差するように短手方向に延伸しており、
    　前記ソース配線および前記ドレイン配線の他方の低電圧配線は、前記第１の導電性プレートおよび前記第２の導電性プレートの少なくとも１つの直線領域と交差するように短手方向に延伸している
    半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記支持基板と前記半導体層との間に埋め込み絶縁膜が形成されている
    半導体装置。
  3. 　請求項１または２に記載の半導体装置において、
    　平面視において、前記ソース領域および前記ドレイン領域のどちらか一方の高電圧側領域は、前記ソース領域および前記ドレイン領域の他方の低電圧側領域によって完全に包囲されており、
    　前記高電圧側領域は、前記第１の導電性プレートおよび前記第２の導電性プレートによって完全に包囲されている
    半導体装置。
  4. 　請求項１～３のいずれか１項に記載の半導体装置において、
    　平面視において、前記低電圧配線は、前記第１の導電性プレートの直線領域の全ておよび前記第２の導電性プレートの直線領域の全てと交差している
    半導体装置。
  5. 　請求項１～４のいずれか１項に記載の半導体装置において、
    　平面視において、前記第１の導電性プレートおよび前記第２の導電性プレートの前記直線領域と、前記低電圧配線とが重なる長手方向の幅は、前記ドレイン領域および前記ソース領域のどちらか一方の高電圧側領域に向かって縮小または拡大してゆく
    半導体装置。
  6. 　請求項１～４のいずれか１項に記載の半導体装置において、
    　平面視において、前記第１の導電性プレートの直線領域および前記第２の導電性プレートの直線領域と交差している前記ソース配線および前記ドレイン配線は前記長手方向において並んで延伸しており、前記ソース配線と前記ドレイン配線との前記長手方向での間隔は、前記ソース配線および前記ドレイン配線の前記長手方向の幅よりも狭い
    半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　平面視において、前記第１の導電性プレートの直線領域および前記第２の導電性プレートの直線領域と交差している前記ソース配線と前記ドレイン配線は、それぞれ複数が前記長手方向に交互に配置されている
    半導体装置。
  8. 　請求項１～７のいずれか１項に記載の半導体装置において、
    　平面視において、前記第１の導電性プレートおよび前記第２の導電性プレートの直線領域と、前記高電圧配線の重なる部分の長手方向の総寸法と、前記低電圧配線の重なる部分の長手方向の総寸法との比は１／３以上３以下の範囲である
    半導体装置。
  9. 　支持基板の一主面側の上部に形成された半導体層と、
    　前記半導体層の上部に形成された第１導電型のボディ領域と、
    　前記半導体層の上部に、前記ボディ領域から離間して形成された第２導電型のドレイン領域と、
    　前記ボディ領域の表面に形成された第２導電型のソース領域と、
    　前記半導体層内における前記ドレイン領域と前記ボディ領域との間に形成された第２導電型のドリフト領域と、
    　前記半導体層の表面における前記ボディ領域と前記ドレイン領域との間に前記ドリフト領域上と重なるように形成された第１の絶縁体領域と、
    　前記半導体層の表面における前記ボディ領域上の一部から前記第１の絶縁体領域の端部まで形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上と前記第１の絶縁体領域上に跨って形成されたゲート電極と、
    　前記第１の絶縁体領域上で前記ゲート電極と前記ドレイン領域の間に形成されて電気的にフローティング状態である少なくとも１つの導電性プレートと、
    　前記第１の絶縁体領域上と前記ゲート電極上と前記導電性プレート上に形成された第２の絶縁体領域と、
    　前記第２の絶縁体領域上に形成され、前記ソース領域と電気的に接続されたソース配線と、
    　前記第２の絶縁体領域上に形成され、前記ドレイン領域と電気的に接続されたドレイン配線とを備え、
    　平面視において、前記ソース領域と前記ドレイン領域は、対向する長さが最も長い方向である長手方向に沿って延伸するとともに、前記長手方向と直交する方向である短手方向に並んで配置されており、
    　平面視において、前記導電性プレートは、前記長手方向に沿って対向して延伸する直線領域と、前記長手方向での直線領域の終端部を折れ線もしくは円弧状に結ぶ曲線領域を有し、
    　平面視において、前記ソース配線および前記ドレイン配線のどちらか一方の高電圧配線は、前記導電性プレートの直線領域と交差するように短手方向に延伸しており、
    　前記ソース配線および前記ドレイン配線の他方の低電圧配線は、前記導電性プレートの少なくとも１つの直線領域と交差するように短手方向に延伸しており、
    　前記導電性プレートと、隣接する前記ゲート電極または隣接する他の導電性プレートとの短手方向の間隔は、前記第２の絶縁体領域の膜厚よりも狭い
    半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記支持基板と前記半導体層との間に埋め込み絶縁膜が形成されている
    半導体装置。
  11. 　請求項９または１０に記載の半導体装置において、
    　平面視において、前記ソース領域および前記ドレイン領域のどちらか一方の高電圧側領域は、前記ソース領域および前記ドレイン領域の他方の低電圧側領域によって完全に包囲されており、
    　前記高電圧側領域は、前記導電性プレートによって完全に包囲されている
    半導体装置。
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