CN102222685A - 侧部浮动耦合电容器器件终端结构 - Google Patents

侧部浮动耦合电容器器件终端结构 Download PDF

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CN102222685A CN2011100957601A CN201110095760A CN102222685A CN 102222685 A CN102222685 A CN 102222685A CN 2011100957601 A CN2011100957601 A CN 2011100957601A CN 201110095760 A CN201110095760 A CN 201110095760A CN 102222685 A CN102222685 A CN 102222685A
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金成龙
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Abstract

本发明公开了一种侧部浮动耦合电容器器件终端结构。电压终端结构包括一个或多个可与有源晶体管的漂移区内的沟槽相似的电容性耦合沟槽。终端区内的电容性耦合沟槽沿着平行或垂直于有源器件漂移区内的沟槽的方向设置。电压终端结构可以还包括电容性分段沟槽结构，电容性分段沟槽结构具有填充有导电材料并且完全被硅台面区围绕的介电衬里区。电压终端结构可以还包括完全由从器件表面垂直延伸有限距离的电绝缘层组成的连续区域。

Description

侧部浮动耦合电容器器件终端结构
相关申请的引用
本申请主张于2010年4月15日提交的美国临时申请第61/324,587号的权益，其全部内容结合于此作为参考用于所有目的。
背景技术
在包括高压器件的半导体器件中，期望获得主要由漂移区电阻决定的低导通电阻。通常，通过增加漂移区的掺杂水平来降低晶体管的低导通电阻。然而，增加漂移区的掺杂水平具有降低击穿电压的不良效果。因此优化漂移区的掺杂水平，以在仍然维持足够高的击穿电压的同时获得最大导通电阻。随着对击穿电压要求的增加，使用漂移区掺杂浓度来调节导通电阻和击穿电压变得更加困难。
除了受到漂移区掺杂浓度的影响，击穿电压还受到有源器件内部和外部电场分布的影响。结果，已经努力在现有技术中通过电场成型方法来控制电场分布，因此控制晶体管器件的导通电阻和击穿电压。例如，已经使用侧部浮动耦合电容器(LFCC)结构控制晶体管漂移区内的电场，从而改进导通电阻。这些LFCC结构包括形成在晶体管漂移区内的绝缘沟槽(trench)，绝缘沟槽包含隔离电极并与电流方向平行。这些LFCC结构改进了晶体管的性能。例如，LFCC区所提供的漂移区电场成型可以期望地同时提供高击穿电压和低导通电阻。然而，当源极漏极可承受电压高达700伏特时，可能在有源晶体管区的端部和边缘处发生击穿。已知在现有技术中，围绕有源器件区的终端区优选具有比有源器件区高的击穿电压，以防止有源区端部和边缘过早击穿。
因此，需要一种改进的LFCC半导体器件，其通过在终端区内使用相似的LFCC结构而具有较高的终端击穿电压，而不会在工艺流程中引进附加步骤。
发明内容
本发明的实施方式提供了一系列防止LFCC器件在边缘或端部过早击穿的终端结构(termination structure)。LFCC器件具有带一个或多个电容性耦合沟槽的电压终端结构，电容性耦合沟槽可以与有源晶体管的漂移区内的沟槽相似。终端区内的电容性耦合沟槽沿着平行或垂直于有源器件漂移区内的沟槽的方向设置。实施方式还提供了具有(填充有导电材料并且完全被硅台面区围绕的)介电衬里区的电容性分段沟槽结构。实施方式还提供了完全由从器件表面垂直延伸有限距离的电绝缘层组成的连续区域。
在一个实施方式中，半导体器件包括有源区和电压终端结构，有源区包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽，电压终端结构包括至少一个沿着第二方向设置的电容性耦合终端沟槽(termination trench)。第二方向垂直于第一方向。
在另一个实施方式中，有源沟槽和终端沟槽基本上相似。
在又一个实施方式中，至少一个终端节距(沟槽+台面)包括硅区，硅区从电容器到电容器在横向上(laterally，在侧面上)比用于有源器件漂移区中的导电的硅区更宽或更窄。
在又一个实施方式中，至少一个终端节距包括第一硅区，第一硅区从电容器到电容器的宽度是用于有源器件漂移区的导电的第二硅区的一半。
在又一个实施方式中，至少一个终端节距包括第一硅区，第一硅区在平行于终端沟槽的方向上比用于有源器件漂移区的导电的第二硅区更短或更长。
在又一个实施方式中，至少一个终端节距包括第一硅区，第一硅区在平行于终端沟槽的方向上是用于有源器件漂移区的导电的第二硅区的两倍长。
在又一个实施方式中，至少一个终端节距包括第一硅区，第一硅区与用于有源器件漂移区的导电的第二硅区相比，更高或者更低地掺杂，或者用不同的掺杂物来掺杂。
在又一个实施方式中，终端结构包括设置在源极侧、漏极侧或这两侧的金属场板。场板(field plate)可以使用用于形成金属互连层的工艺来制造。
在又一个实施方式中，半导体器件还包括设置在多晶硅场板上的多晶硅连接器，多晶硅场板位于至少一个终端沟槽中。多晶硅连接器可以电耦合至至少一个多晶硅场板。多晶硅连接器可以被设置为垂直于至少一个终端沟槽，并具有将相邻的多晶硅连接器分隔开的、变化的间隔。在一个实施方式中，间隔越靠近漏极侧越大。
在又一个实施方式中，至少一个终端节距包括设置在终端沟槽和导电沟槽之间的过渡硅台面。过渡台面的宽度可以与导电台面一样，或者比导电台面更宽或更窄。
在又一个实施方式中，终端结构包括一个或多个由多晶硅、金属或其他导电材料形成的场板，场板以修正终端沟槽中出现的电场的图案(pattern)从导电沟槽上方到终端沟槽上方延伸。
在另一个实施方式中，半导体器件包括有源区和电压终端结构，有源区包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽，电压终端结构包括至少一个沿着第二方向设置的电容性耦合终端沟槽。第二方向垂直于第一方向。
在终端沟槽平行于有源沟槽的又一个实施方式中，有源沟槽和终端沟槽基本上相似。
在终端沟槽平行于有源沟槽的又一个实施方式中，至少一个终端节距包括第一硅区，硅区横向地(laterally)从电容器到电容器比用于有源器件漂移区中的导电的第二硅区更宽或更窄。
在终端沟槽平行于有源沟槽的又一个实施方式中，至少一个终端节距包括第一硅区，第一硅区从电容器到电容器的宽度是用于有源器件漂移区的导电的第二硅区的一半。
在终端沟槽平行于有源沟槽的又一个实施方式中，至少一个终端节距包括第一硅区，第一硅区在平行于终端沟槽的方向上比用于有源器件漂移区的导电的第二硅区更短或更长。
在终端沟槽平行于有源沟槽的又一个实施方式中，至少一个终端节距包括第一硅区，第一硅区在平行于终端沟槽的方向上是用于有源器件漂移区的导电的第二硅区的两倍长。
在终端沟槽平行于有源沟槽的又一个实施方式中，至少一个终端节距包括第一硅区，第一硅区与用于有源器件漂移区的导电的第二硅区相比，更高或者更低地掺杂，或者用不同的掺杂物来掺杂。
在终端沟槽平行于有源沟槽的又一个实施方式中，终端结构包括在源极侧、漏极侧或二者侧的金属场板。场板可以通过任意或所有加工金属互连层的工艺来制造。
在另一个实施方式中，半导体器件还包括设置在多晶硅场板上的多晶硅连接器。多晶硅连接器可以电耦合至至少一个多晶硅场板，多晶硅场板位于至少一个终端沟槽中。多晶硅连接器可以被设置为垂直于至少一个终端沟槽，并具有将相邻的多晶硅连接器分隔开的、变化的间隔。在一个实施方式中，间隔越靠近漏极侧越大。
在终端沟槽平行于有源沟槽的又一个实施方式中，至少一个终端节距包括在终端沟槽和导电沟槽之间的过渡硅台面。过渡台面的宽度可以与导电台面一样，或者比导电台面更宽或更窄。
在终端沟槽平行于有源沟槽的又一个实施方式中，终端结构包括一个或多个由多晶硅、金属或其他导电材料形成的场板，场板以修正终端沟槽中出现的电场的图案从导电沟槽上方到终端沟槽上方延伸。
在另一个实施方式中，半导体器件包括有源区和电压终端结构，有源区包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽，包括至少一个电容性分段沟槽结构，电容性分段沟槽结构包括填充有导电材料并且完全被硅台面区围绕的介电衬里区。
在又一个实施方式中，至少一个终端沟槽包括大约为一的宽度与高度的纵横比。
在又一个实施方式中，至少一个终端沟槽的包括与本征器件导电沟槽基本上相同、或者更宽或更窄的宽度。
在又一个实施方式中，至少一个终端沟槽与本征器件漏极漂移区导电沟槽共有一个或多个加工步骤。
在又一个实施方式中，至少一个终端节距包括第一硅区，第一硅区与用于有源器件漂移区的导电的第二硅区相比，更高或者更低地掺杂，或者用不同的掺杂物来掺杂。
在又一个实施方式中，终端结构包括在源极侧、漏极侧或这两侧的金属场板，以及包括至少一个多晶硅场板的至少一个终端沟槽。半导体器件可以还包括设置在多晶硅场板上的多晶硅连接器。多晶硅连接器可以电耦合至至少一个多晶硅场板，多晶硅连接器被设置为垂直于至少一个终端沟槽，并具有将相邻的多晶硅连接器分隔开的、变化的间隔。在一个实施方式中，间隔越靠近漏极侧越大。
在又一个实施方式中，至少一个终端节距包括在终端沟槽和导电沟槽之间的过渡硅台面。过渡台面的宽度与导电台面一样，或者比导电台面更宽或更窄。
在另一个实施方式中，半导体器件包括有源区和电压终端结构，有源区包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽，电压终端结构包括具有完全由从器件表面垂直延伸有限距离的电绝缘层组成的连续终端区域。
在又一个实施方式中，绝缘层包括沉积的二氧化硅。
在又一个实施方式中，绝缘层包括热生长二氧化硅。
在又一个实施方式中，绝缘层包括沉积的氮化硅。
在又一个实施方式中，绝缘层包括热生长氮化硅。
而且，根据下文提供的详细说明，本文公开内容的其他适用范围将变得显而易见。应该理解的是，尽管用于说明各种实施方式，但详细的描述和具体实施例仅用于示例性说明，而不一定用于限定本文公开内容的范围。
附图说明
通过参照以下给出的申请文件的其余部分和附图，可以实现对本发明性质和优点的进一步理解。这些附图结合到本发明的详细说明部分中。
图1A是具有侧部浮动耦合电容器器件(LFCC)终端结构的半导体器件100的俯视图。
图1B是示出(示出有源LFCC沟槽的)半导体器件100的截面的示图。
图2是示出具有垂直终端结构的半导体器件俯视图的示图。
图3是示出具有平行终端结构的半导体器件俯视图的示图。
图4是示出具有带M1/M2场板的平行终端结构的半导体器件的俯视图的示图。
图5是示出具有带一半过渡间隔的平行终端结构的半导体器件俯视图的示图。
图6A是示出具有(从有源区延伸至终端区以修正终端沟槽中的电场的)多晶硅场板的半导体器件的示图。
图6B是图6A中被标记为6B的区域的分解图。
图7是示出具有带有一个或更多电容性分段沟槽结构的电压终端结构的半导体器件的示图，。
图8是示出具有(具有完全由从器件表面垂直延伸有限距离的电绝缘层组成的连续区域)电压终端结构的半导体器件的示图。
图9A是示出具有(根据实施方式的，均等地间隔开的，垂直于有源区并具有多晶硅连接的)电压终端结构的半导体器件的示图。
图9B是示出具有终端结构的半导体器件的示图，(根据实施方式的，垂直于有源区并且朝向漏极指端具有较宽的在多晶硅连接之间的多晶硅连接与多晶硅连接的间隔。
具体实施方式
在以下说明书中，为了解释说明，阐述了具体细节以提供对本发明的彻底理解。然而，显而易见的是，没有这些具体细节也可以实践本发明。
本发明的实施方式提供了带有一个或多个电容性耦合沟槽的电压终端结构，电容性耦合沟槽可以与有源晶体管漂移区内的沟槽相似。终端区内的电容性耦合沟槽以平行或垂直于有源晶体管漂移区内的沟槽的方向设置。实施方式还提供了电容性分段沟槽结构，电容性分段沟槽结构具有填充有导电材料并且完全被硅台面区围绕的介电衬里区。实施方式还提供了完全由从器件表面垂直延伸有限距离的电绝缘层组成的连续区域。
实施方式还提供了设置在多晶硅场板上的多晶硅连接器，多晶硅场板设置在终端沟槽中。多晶硅连接器可以电耦合至至少一个多晶硅场板。多晶硅连接器可以设置为垂直于至少一个终端沟槽，并且可以具有将相邻多晶硅连接器分隔开的、变化的间隔。在某些实施方式中，多晶硅连接器越靠近漏极侧间隔越大。
图1A是具有LFCC终端结构的半导体器件100的俯视图，LFCC终端结构包括漏极终端区105、有源区110和源极终端区115。在所示实施方式中，如图所示，半导体器件100包括两个电连接在一起的漏极(120A和120B)和三个同样电连接在一起的源极指(125A、125B和125C)。一个源极指可以是源极指端130，如图所示。漏极终端区105通过第一过渡区135A与有源区110分离，而有源区110通过第二过渡区135B与源极终端区115分离。有源区110包括漂移沟槽，而终端区105包括终端沟槽。在一个实施方式中，半导体器件100的尺寸为0.2mm2(800um×250um)，漂移沟槽的长度为50um，而漏极终端的宽度为200um。在一个实施方式中，源极终端(S-term)115的总宽度为有源区110漂移长度的至少2×倍。在某些实施方式中，终端区105被配置为使得最高电位接近漏极(120A和120B)，而最低电位接近终端区105的边缘，终端区105的边缘离漏极(120A和120B)最远。可逐渐从最高电位向最低电位过渡。
图1B是示出半导体器件100截面的示图，半导体器件100包括具有(设置在沟槽150内的)LFCC结构155的有源LFCC沟槽150。LFCC沟槽包括被电介质165分离的电容性耦合浮动导体160。在一个实施方式中，电容性耦合浮动导体160是多晶硅，而电介质165是氧化物。将源极指(125A、125B和125C)示出为电连接到栅极上。漏极(120A和120B)紧挨着有源LFCC沟槽150设置，并且设置在有源LFCC沟槽150的与源极指(125A、125B和125C)和栅极相对的侧。
图2是示出具有位于(垂直于位于有源区110内的有源沟槽210的)漏极终端区105内的终端沟槽205的半导体器件100的实施方式的分解俯视图的示图。在一个实施方式中，半导体器件100包括(包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽210的)有源区110和(包括沿着第二方向设置的至少一个电容性耦合终端沟槽205的)电压终端结构105。第二方向垂直于第一方向。有源沟槽210和终端沟槽205可以基本上相似。
在一实施方式中，至少一个终端节距(终端沟槽205+终端沟槽205间的间隔)包括硅区，硅区横向地从电容器到电容器比用于有源器件110漂移区中的导电的硅区更宽或更窄。至少一个终端节距可以还包括第一硅区，第一硅区从电容器到电容器的宽度是用于有源器件110漂移区的导电的第二硅区的一半。至少一个终端节距可以包括第一硅区，第一硅区在平行于终端沟槽的方向上比用于有源器件110漂移区的导电的第二硅区更短或更长。至少一个终端节距还可以包括第一硅区，第一硅区在平行于终端沟槽的方向上是用于有源器件110漂移区的导电的第二硅区的两倍长。至少一个终端节距还可以包括第一硅区，第一硅区与用于有源器件110漂移区的导电的第二硅区相比，可以更高或者更低地掺杂，或者用不同的掺杂物掺杂。
图3是示出具有设置在(平行于位于有源区110内的有源沟槽310的)漏极终端区105内的终端沟槽305的半导体器件100的实施方式分解俯视图的示图。在一个实施方式中，半导体器件100包括(包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽310的)有源区110和(包括沿着第二方向设置的至少一个电容性耦合终端沟槽305的)电压终端结构105。第二方向平行于第一方向。有源沟槽310和终端沟槽305可以基本上相似。
在一个实施方式中，至少一个终端节距(终端沟槽305+终端沟槽305之间的间隔)包括硅区，硅区横向地从电容器到电容器比用于有源器件110漂移区中的导电的硅区宽或窄。至少一个终端节距可以还包括第一硅区，第一硅区从电容器到电容器的宽度是用于有源器件110漂移区的导电的第二硅区的一半。至少一个终端节距可以包括第一硅区，第一硅区在平行于终端沟槽的方向上比用于有源器件110漂移区的导电的第二硅区更短或更长。至少一个终端节距还可以包括第一硅区，第一硅区在平行于终端沟槽的方向上是用于有源器件110漂移区的导电的第二硅区的两倍长。至少一个终端节距还可以包括第一硅区，第一硅区被不同地掺杂，要么更高要么更低，或者具有与用于有源器件110漂移区的导电的第二硅区不同的掺杂种类。
图4是示出具有金属1(M1)场板420和金属2(M2)场板425的半导体器件100的实施方式的分解俯视图的示图。M1场板420和M2场板425在具有平行于有源沟槽310的终端沟槽305的半导体器件100中。终端结构包括设置在源极侧、漏极侧或二者侧的金属场板(420和425)。场板(420和425)可以通过任意或所有使用已建立的设计方法加工金属互连层的工艺来制造。在有源区110内和在源极指125B端部上的M1/M2场板(420和425)延伸10-20μm。多层场板使用具有不同延伸度的多晶硅、金属1和金属2(例如，分别从多晶硅、金属1和金属2增大延伸度)，可以用于进一步提高覆盖(plating)在击穿电压上的电场的效果。
图5是示出具有在(使终端区105和有源区110分离的)第一过渡区135A内具有一半沟槽间隔的半导体器件100的实施方式的分解俯视图的示图。在具有平行于有源沟槽310的终端沟槽305半导体器件100中示出了过渡区135A。终端沟槽305包括在终端沟槽305与导电有源沟槽310之间的、位于过渡区135A中的过渡硅台面。过渡台面的宽度可以与导电有源沟槽310相同，或者比导电有源沟槽310更宽或更窄。
图6A是示出具有终端区105、有源区110、源极指(125A和125B)和漏极指120A的半导体器件100的示图。半导体器件110包括从有源区110延伸至终端区105的、用于修正终端沟槽305中的电场的多晶硅场板，如参照图6B的进一步说明的。
图6B是在图6A中被标记为6B的区域的分解图。终端沟槽620包括一个或多个多晶硅场板305。这些多晶硅场板305类似于图1B中的浮动导体区160。
在一个实施方式中，位于终端沟槽620内的多晶硅场板305耦合至垂直于终端沟槽620延伸的多晶硅连接605B。多晶硅连接605B用于将有源区110内的电位携带到终端区105内，其中电压通过多个隔离LFCC区(未示出)沿着漂移区从源极向漏极增大。多晶硅连接605B垂直于有源沟槽310延伸。每个多晶硅连接605B可以在垂直方向上覆盖所有终端沟槽620，并与设置在终端沟槽620中的至少一个多晶硅场板305接触。可选地，每个多晶硅连接605B可以在垂直方向上覆盖至少一个终端沟槽620，并与设置在被覆盖的终端沟槽620中的至少一个多晶硅场板305接触。在一个实施方式中，每个多晶硅连接605B被设定为与位于单个终端沟槽620中的多晶硅场板305接触。可以使用各种配置(诸如下面参照图9A和9B所描述的那些)，在终端沟槽620和多晶硅场板305上布局多晶硅连接605B。
尽管图4、图5和图6所示的实施方式被示出为用于具有位于(与位于有源区110内的有源沟槽310平行的)漏极终端区105内的终端沟槽305的半导体器件100，如图3所示，但是本领域的技术人员将意识到本发明扩至具有位于(垂直于位于有源区110内的有源沟槽210的)漏极终端区105内的终端沟槽205的半导体器件100，如图2所示。
图7是示出具有(位于带有一个或多个电容性分段沟槽结构705的漏极终端区105内的)电压终端结构的半导体器件100的实施方式分解俯视图的示图。在一个实施方式中，半导体器件100包括(包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽310的)有源区110和(包括一个或多个沿着第二方向设置的电容性分段沟槽结构705的)电压终端结构105。电容性分段沟槽结构705可以包括尺寸大约为1μm×1μm的沟槽段。电容性分段沟槽结构705可以包括填充有导电材料并且完全被硅台面区围绕的介电衬里区。终端沟槽705可以包括大约为1的宽度与高度的纵横比。至少一个终端沟槽705可以具有与本征器件导电沟槽基本相同、或更宽或更窄的宽度。假设分段沟槽705之间的台面保持恒定，每列分段沟槽705的布置可以对齐(如图所示)、偏移或交错。
终端节距(终端沟槽705+终端沟槽之705间的间隔)还可以包括不同地掺杂的第一硅区。第一硅区与用于有源器件110漂移区的导电的第二硅区相比，可以更高或者更低地掺杂，或者用不同的掺杂物来掺杂。终端结构还可以包括在源极侧、漏极侧或二者侧的金属场板。终端节距还可以包括在终端沟槽和导电沟槽之间的过渡硅台面。过渡台面的宽度可以与导电台面的宽度一样、更宽或更窄。
终端沟槽705的制作工艺可以与本征器件漏极漂移区导电沟槽共有一个或多个加工步骤。
图8是示出具有(具有一个或多个电容性分段沟槽结构805A或条形沟槽结构805B的)氧化终端区105的半导体器件100的实施方式的分解俯视图的示图。半导体器件100包括具有完全由从器件表面垂直延伸有限距离的电绝缘层组成的连续区域的电压终端结构。在一个实施方式中，导体器件110包括(包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽310的)有源区110和(包括完全由从器件表面垂直延伸有限距离的电绝缘层组成的连续区域的)电压终端结构105。在一个实施方式中，绝缘层包括沉积的二氧化硅。在另一个实施方式中，绝缘层包括热生长二氧化硅。在另一个实施方式中，绝缘层包括沉积的氮化硅。在另一个实施方式中，绝缘层包括热生长氮化硅。
图9A是示出具有(位于垂直于位于有源区110内的有源沟槽910A的漏极终端区105内的)终端沟槽905A的半导体器件100的实施方式的分解俯视图的示图。每个终端沟槽905A包含可以浮动的多晶硅场板。在一个实施方式中，半导体器件100具有(包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽910A的)有源区110和(包括沿着第二方向设置的至少一个电容性耦合终端沟槽905A的)电压终端结构105。第二方向垂直于第一方向。有源沟槽910A和终端沟槽905A可以基本上相似。
位于终端沟槽905A内的多晶硅场板耦合至垂直于终端沟槽905A延伸的多晶硅连接950B，多晶硅连接950B平行于有源沟槽910A延伸。每个多晶硅连接950B可以在垂直方向上覆盖所有终端沟槽905A，并与设置在终端沟槽905A内的至少一个多晶硅场板接触。可选地，每个多晶硅连接950B可以在垂直方向上覆盖至少一个终端沟槽905A，并与设置在所覆盖的终端沟槽905A内的至少一个多晶硅场板接触。在一个实施方式中，每个多晶硅连接905B被设定为与位于单个终端沟槽905A内的多晶硅场板接触。在另一个实施方式中，每个多晶硅连接905B被设定为与位于单个终端沟槽905A内的多晶硅场板接触，从而最接近漏极(120A、120B)设置的第一多晶硅连接905B与位于最接近漏极(120A、120B)设置的第一终端沟槽905A内的多晶硅场板接触。相继的多晶硅连接905B可以进一步与位于相继的终端沟槽905A内的多晶硅场板，使得远离漏极(120A、120B)的第二多晶硅连接905B与位于远离漏极(120A、120B)的第二终端沟槽905A内的多晶硅场板接触；远离漏极(120A、120B)的第三多晶硅连接905B与位于远离漏极(120A、120B)的第三终端沟槽905A内的多晶硅场板接触；等等。
在图9A所示实施方式中，多晶硅连接905B均等地分隔开。在终端沟槽905A同样均等地分隔开的实施方式中，多晶硅连接905B与终端沟槽905A内的多晶硅场板之间的接触点形成一条直线。在终端沟槽905A不均等地分隔开的实施方式中，多晶硅连接905B与终端沟槽905A内的多晶硅场板之间的接触点形成一条曲线而非直线。
与图9A相似的图9B是示出具有变化地分隔开的多晶硅连接905B的半导体器件100的示图。如同图9A中所示的半导体器件一样，图9B中所示的半导体器件具有位于(垂直于位于有源区110内的有源沟槽910A的)漏极终端区105内的终端沟槽905A。在图9B所示的实施方式中，多晶硅连接905B离漏极区(120A、120B)指端越近，多晶硅连接905B之间的间隔越宽。在终端沟槽905A均等地分隔开的实施方式中，多晶硅连接905B与终端沟槽905A内的多晶硅场板之间的接触点形成一条曲线。在终端沟槽905A不均等地分隔开的实施方式中，多晶硅连接905B与终端沟槽905A内的多晶硅场板之间的接触点同样形成一条(在某些配置中可能是直线的)曲线。
在实施方式中，至少一个终端节距(终端沟槽905A+终端沟槽905A之间的间隔)包括硅区，硅区横向地从电容器到电容器比用于有源器件110漂移区中的导电的硅区更宽或更窄。至少一个终端节距可以还包括第一硅区，第一硅区从电容器到电容器的宽度是用于有源器件110漂移区的导电的第二硅区的一半。至少一个终端节距可以包括第一硅区，第一硅区在平行于终端沟槽的方向上比用于有源器件110漂移区的导电的第二硅区更短或更长。至少一个终端节距还可以包括第一硅区，第一硅区在平行于终端沟槽的方向上是用于有源器件110漂移区的导电的第二硅区的两倍长。至少一个终端节距还可以包括第一硅区，第一硅区与用于有源器件110漂移区的导电的第二硅区相比，可以更高或者更低地掺杂，或者用不同的掺杂物来掺杂。
尽管描述了本发明的具体实施方式，但是各种修正、变更、可选结构以及等同物也包含在本发明的范围内。所描述的发明不限于在一定具体实施方式中操作，而是在其他实施方式配置中自由地操作，如对本领域技术人员来说显而易见的是，本发明的范围不限于所描述的一系列处理和步骤中。
因此，说明书和附图要看作是说明性的而不是限制性的。然而，显而易见的是，在不背离权利要求书所阐明的本发明的实质精神和范围的情况下，可以进行增加、减少、删除以及其他修改和改变。

Claims (38)

1.一种半导体器件，包括：
有源区，包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽；以及
电压终端结构，包括沿着第二方向设置的至少一个电容性耦合终端沟槽；
其中，所述第二方向垂直于所述第一方向。
2.根据权利要求1所述的半导体器件，其中，至少一个终端节距包括硅区，所述硅区从电容器到电容器在横向上比用于在有源器件漂移区中导电的硅区更宽或更窄。
3.根据权利要求1所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述第一硅区从电容器到电容器的宽度是用于在有源器件漂移区中导电的第二硅区的一半。
4.根据权利要求1所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述第一硅区在平行于所述至少一个终端沟槽的方向上比用于在有源器件漂移区中导电的第二硅区更短或更长。
5.根据权利要求1所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述第一硅区在平行于所述至少一个终端沟槽的方向上是用于在有源器件漂移区中导电的第二硅区的两倍长。
6.根据权利要求1所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述第一硅区与用于在有源器件漂移区中导电的第二硅区相比，更高或者更低地掺杂，或者用不同的掺杂物来掺杂。
7.根据权利要求1所述的半导体器件，其中，所述终端结构包括设置在源极侧、漏极侧或这两侧的金属场板。
8.根据权利要求7所述的半导体器件，其中，所述场板使用用于形成金属互连层的工艺来制造。
9.根据权利要求1所述的半导体器件，还包括设置在至少一个场板上的至少一个多晶硅连接器，其中：
所述至少一个场板设置在所述终端沟槽中；以及
所述多晶硅连接器连接至至少一个多晶硅场板。
10.根据权利要求9所述的半导体器件，其中，所述多晶硅连接器被设置为垂直于所述至少一个终端沟槽，并具有将相邻的所述多晶硅连接器分隔开的间隔，其中所述间隔越靠近所述漏极侧变得越大。
11.根据权利要求1所述的半导体器件，其中，至少一个终端节距包括设置在所述终端沟槽和导电沟槽之间的过渡硅台面。
12.根据权利要求11所述的半导体器件，其中，所述过渡台面的宽度与导电台面一样，或者比所述导电台面更宽或更窄。
13.根据权利要求1所述的半导体器件，其中，所述终端结构包括一个或多个由多晶硅、金属或其他导电材料形成的场板，所述场板以修正所述终端沟槽中出现的电场的图案从导电沟槽上方到所述终端沟槽上方延伸。
14.一种半导体器件，包括：
有源区，包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽；以及
电压终端结构，包括沿着第二方向设置的至少一个电容性耦合终端沟槽；
其中，所述第二方向平行于所述第一方向。
15.根据权利要求14所述的半导体器件，其中，所述有源沟槽和所述终端沟槽基本上相似。
16.根据权利要求14所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述硅区从电容器到电容器在横向上比用于在有源器件漂移区中导电的第二硅区更宽或更窄。
17.根据权利要求14所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述第一硅区从电容器到电容器的宽度是用于在有源器件漂移区中导电的第二硅区的一半。
18.根据权利要求14所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述第一硅区在平行于所述至少一个终端沟槽的方向上比用于在有源器件漂移区中导电的第二硅区更短或更长。
19.根据权利要求14所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述第一硅区在平行于所述至少一个终端沟槽的方向上是用于在有源器件漂移区中导电的第二硅区的两倍长。
20.根据权利要求14所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述第一硅区与用于在有源器件漂移区中导电的第二硅区相比，更高或者更低地掺杂，或者用不同的掺杂物来掺杂。
21.根据权利要求14所述的半导体器件，其中，所述终端结构包括在源极侧、漏极侧或这两侧的金属场板。
22.根据权利要求21所述的半导体器件，其中，所述场板通过任意或所有加工金属互连层的工艺来制造。
23.根据权利要求14所述的半导体器件，其中，至少一个终端节距包括在所述终端沟槽和导电沟槽之间的过渡硅台面。
24.根据权利要求23所述的半导体器件，其中，所述过渡台面的宽度与导电台面一样，或者比所述导电台面更宽或更窄。
25.根据权利要求14所述的半导体器件，其中，所述终端结构包括一个或多个由多晶硅、金属或其他导电材料形成的场板，所述场板以修正所述终端沟槽中出现的电场的图案从导电沟槽上方到所述终端沟槽上方延伸。
26.一种半导体器件，包括：
有源区，包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽；以及
电压终端结构，包括至少一个电容性分段沟槽结构，所述电容性分段沟槽结构包括填充有导电材料并且完全被硅台面区围绕的介电衬里区。
27.根据权利要求26所述的半导体器件，其中，至少一个终端沟槽包括大约为1的宽度与高度的纵横比。
28.根据权利要求26所述的半导体器件，其中，至少一个终端沟槽包括与本征器件导电沟槽基本上相同、或者更宽或更窄的宽度。
29.根据权利要求26所述的半导体器件，其中，至少一个终端沟槽与本征器件漏极漂移区导电沟槽共有一个或多个加工步骤。
30.根据权利要求26所述的半导体器件，其中，至少一个终端节距包括第一硅区，所述第一硅区与用于在有源器件漂移区中导电的第二硅区相比，更高或者更低地掺杂，或者用不同的掺杂物来掺杂。
31.根据权利要求26所述的半导体器件，其中，所述终端结构包括在源极侧、漏极侧或这两侧的金属场板。
32.根据权利要求26所述的半导体器件，其中，至少一个终端节距包括在所述终端沟槽和导电沟槽之间的过渡硅台面。
33.根据权利要求32所述的半导体器件，其中，所述过渡台面的宽度与导电台面一样，或者比所述导电台面更宽或更窄。
34.一种半导体器件，包括：
有源区，包括多个沿着第一方向彼此平行设置的电容性耦合有源沟槽；以及
电压终端结构，包括具有完全由从器件表面垂直延伸有限距离的电绝缘层组成的连续终端区域。
35.根据权利要求34所述的半导体器件，其中，所述绝缘层包括沉积的二氧化硅。
36.根据权利要求34所述的半导体器件，其中，所述绝缘层包括热生长二氧化硅。
37.根据权利要求34所述的半导体器件，其中，所述绝缘层包括沉积的氮化硅。
38.根据权利要求34所述的半导体器件，其中，所述绝缘层包括热生长氮化硅。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206702A (zh) * 2016-07-19 2016-12-07 东南大学 分段双沟槽高压屏蔽的横向绝缘栅双极器件

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US8624302B2 (en) * 2010-02-05 2014-01-07 Fairchild Semiconductor Corporation Structure and method for post oxidation silicon trench bottom shaping
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
TW201944596A (zh) * 2018-04-18 2019-11-16 力智電子股份有限公司 功率半導體元件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045578A1 (en) * 2000-05-20 2001-11-29 Hueting Raymond J.E. Semiconductor device
US6462376B1 (en) * 1999-01-11 2002-10-08 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Power MOS element and method for producing the same
CN1947261A (zh) * 2004-03-31 2007-04-11 皇家飞利浦电子股份有限公司 沟槽半导体器件及其制造方法
US20070262398A1 (en) * 2006-05-11 2007-11-15 Fultec Semiconductor, Inc. High voltage semiconductor device with lateral series capacitive structure
CN101241933A (zh) * 2007-02-06 2008-08-13 半导体元件工业有限责任公司 具有沟槽边缘终端结构的半导体器件
CN101573800A (zh) * 2007-01-04 2009-11-04 飞兆半导体公司 Pn结及mos电容器混合减低表面场晶体管

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989887B2 (en) * 2009-11-20 2011-08-02 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates as termination
US8399925B2 (en) * 2010-02-12 2013-03-19 Alpha & Omega Semiconductor, Inc. Termination structure with multiple embedded potential spreading capacitive structures for trench MOSFET and method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462376B1 (en) * 1999-01-11 2002-10-08 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Power MOS element and method for producing the same
US20010045578A1 (en) * 2000-05-20 2001-11-29 Hueting Raymond J.E. Semiconductor device
CN1947261A (zh) * 2004-03-31 2007-04-11 皇家飞利浦电子股份有限公司 沟槽半导体器件及其制造方法
US20070262398A1 (en) * 2006-05-11 2007-11-15 Fultec Semiconductor, Inc. High voltage semiconductor device with lateral series capacitive structure
CN101573800A (zh) * 2007-01-04 2009-11-04 飞兆半导体公司 Pn结及mos电容器混合减低表面场晶体管
CN101241933A (zh) * 2007-02-06 2008-08-13 半导体元件工业有限责任公司 具有沟槽边缘终端结构的半导体器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206702A (zh) * 2016-07-19 2016-12-07 东南大学 分段双沟槽高压屏蔽的横向绝缘栅双极器件
CN106206702B (zh) * 2016-07-19 2019-06-18 东南大学 分段双沟槽高压屏蔽的横向绝缘栅双极器件

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