CN106206702A - 分段双沟槽高压屏蔽的横向绝缘栅双极器件 - Google Patents
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Abstract
一种分段双沟槽高压屏蔽的横向绝缘栅双极器件，包括：P型衬底，其上设有埋氧层，之上为N型外延层，在外延层表面淀积氧化层，在外延层上设有环形沟槽，环形沟槽在埋氧层上，在N型外延层中设有P型体区和N型缓冲层，P型体区和N型缓冲层位于环形沟槽内侧，缓冲层位于P型体区内侧，在P型体区内设有N型和P型发射极，在P型体区内边界上方有多晶硅栅，在N型缓冲层中设有P型集电极，在缓冲层外边界上设有被氧化层包围的多晶硅场板，在P型集电极上引出的金属连线通过U形开口延伸，在开口外侧设有连续沟槽，在环形沟槽及连续沟槽内填充有二氧化硅，其特征在于，在开口与连续沟槽之间设有分段沟槽，在相邻分段沟槽间有载流子撤离通道。
Description
技术领域
本发明主要涉及功率集成电路技术领域，具体来说，特别适用于开关电源、马达控制、汽车电子系统、家用电器等诸多功率控制处理领域。
背景技术
高压功率集成技术是VLSI与功率器件结合的产物。随着高压功率集成技术的发展，在同一芯片上集成有低压控制电路和高压功率元件的高压集成电路使电子系统所要求的电子元件数目极大的降低，从而降低系统成本，减小了设备尺寸，提高了系统可靠性。
高压集成电路的应用广泛，涵盖电子照明、电机驱动、电源管理、工业控制以及显示驱动等众多领域。作为功率集成电路中的核心，功率器件所承受的工作电压越来越高，电流越来越大，可靠性问题也越来越突出，功率器件的可靠性直接决定了功率集成电路的工作寿命。因此，高压集成电路器件的研究成果对完善高压功率电路评估体系，具有实际意义。
对于高压集成电路，需要高压互连线进行高侧及低侧之间的信号传递；遗憾的是，由于高压互连线上的电势较高，往往造成其下方硅区域耐压降低，使高压集成电路的可靠性降低。因此，高压互连线屏蔽技术是研究设计高压集成电路必须解决的关键技术。在前人的工作中，提出了一种多沟槽结构，该结构能有效解决互连线导致耐压降低的问题，但载流子会在沟槽之间堆积，从而影响关断速度。本发明针对高压互连线导致耐压降低的问题，提出一种新型的高压互连线屏蔽结构，极大地提高了高压互连线下方的耐压，提高整个高压集成电路可靠性，但并不影响器件的关断速度。
发明内容
本发明针对上述问题，提出了一种分段双沟槽高压屏蔽的横向绝缘栅双极器件，本发明结构可以有效防止因高压互连线影响导致的器件提前击穿，增强整个高压集成电路的可靠性，且与全沟槽的结构相比，关断速度提高。
本发明提供如下技术方案：
一种分段双沟槽高压屏蔽的横向绝缘栅双极器件，包括：P型衬底，在P型衬底上设有埋氧层，在埋氧层上设有N型外延层，在N型外延层的表面淀积有氧化层，在N型外延层上设有环形沟槽且所述环形沟槽立于埋氧层上，在N型外延层中设有呈U形的P型体区和环形N型缓冲层且所述呈U形的P型体区和环形N型缓冲层位于环形沟槽的内侧，所述环形N型缓冲层位于所述呈U形的P型体区的U形内侧，在呈U形的P型体区内设有呈U形的N型发射极和呈U形的P型发射极，在P型体区的内边界上方设有呈U形的多晶硅栅且呈U形的多晶硅栅位于氧化层内，在多晶硅栅上连接有金属且多晶硅栅连接至第一外围结构端子，在环形N型缓冲层中设有P型集电极，在环形N型缓冲层的外边界上方有环形多晶硅场板且所述环形多晶硅场板位于氧化层内，在P型集电极上引出的集电极金属连线且所述集电极金属连线通过U形的开口区域延伸并连接至第二外围结构端子，在U形开口外侧设有连续沟槽，在环形沟槽及连续沟槽内填充有二氧化硅或耐压介质包裹多晶硅，其特征在于，在U形开口与连续沟槽之间设有一排分段沟槽，在相邻分段沟槽之间设有由多晶硅形成的载流子撤离通道，在所述分段沟槽中设有填充有二氧化硅或耐压介质包裹多晶硅。
与现有技术相比，本发明具有如下优点：
本发明在长短双沟槽结构基础上，提出了一种新的结构。靠近集电极的沟槽为分段沟槽，远离集电极的沟槽与埋氧层接触。长短双沟槽结构中靠近集电极的沟槽不与埋氧层接触，远离集电极的沟槽与此结构相同。沟槽的作用相当于电容，吸收周围的电势线。未到分段处时，耐压主要由靠近集电极的沟槽实现，距离集电极较远的沟槽上的电荷主要是感应电荷。分段沟槽之间的空隙使得电势线扩展至后一沟槽。当漏端加电压时，耗尽区会通过分段的间隙延展至沟槽之间，形成正电中心，同时远离集电极的沟槽另一侧感应出负电荷。考虑到耗尽增加的部分电荷，分段沟槽结构与长短双沟槽相比，耐压有所提高。
关断过程中，栅极为零电位，沟槽的顶部为高电位，底部为低电位，发射极是高电位，集电极低电位。对于长短双沟槽结构，积累在沟槽之间的载流子中空穴会因为底部低电位引导很容易从短沟槽下方流向集电极，电子由于顶部高电位的存在很难自由通过沟槽下方的间隙，从而在关断过程中积累在双沟槽间的上方区域，影响关断速度。对于传统双沟槽结构，两边沟槽都与埋氧层接触，由于漏端加高压，在双沟槽之间，靠近集电极的沟槽一端感应出正电荷，另一端感应出负电荷。关断时积累的电荷无法转移，只能通过在双沟槽之间的复合消耗，大大影响关断的速度。
本结构提出的分段沟槽结构可以有效提高关断速度，工艺上容易实现。分断沟槽为关断过程中积累的载流子提供了通道，犹如筛漏一般，电子和空穴都可以流过分断沟槽之间的空隙流向电极，电子流向发射极，空穴流向集电极。而不是像传统双沟槽结构那样过盛载流子只能通过复合减少，也可以避免长短沟槽中电子积累的问题，从而提高器件的关断速度。
附图说明
图1所示为双沟槽高压互连线的顶层部分腐蚀结构图。
图2所示为双沟槽高压互连线去除金属铝和氧化层后的顶层结构图图。
图3所示为双沟槽高压互连线的AB方向剖面图。
图4所示为双沟槽高压互连线的CD方向剖面图。
图5所示为长短双沟槽高压互连线的E区域沟槽的三维结构图。
图6所示为本发明高压互连线的顶层部分腐蚀结构图。
图7所示为本发明高压互连线去除金属铝和氧化层后的顶层结构图。
图8所示为本发明高压互连线的A’B’方向剖面图。
图9所示为本发明高压互连线的C’D’方向剖面图。
图10所示为本发明高压互连线的E’区域沟槽的三维结构图。
图11所示为长短双沟槽结构在击穿电压为400V时的电势分布图。
图12所示为本结构在击穿电压为400V时的电势分布图。
图13所示为传统双沟槽互连线结构关断过程中载流子积累和复合的示意图。
图14所示为长短双沟槽互连线结构关断过程中电子积累和移动的示意图。
图15所示为本结构关断过程中A’沟槽区域电子积累和移动的俯视图。
图16所示为本结构与长短和传统双沟槽结构的关断时间对比图。
图17所示为本发明高压互连线屏蔽结构与长短双沟槽互连线结构的耐压对比图。
具体实施方式
下面结合图2，对本发明做详细说明，一种分段双沟槽高压屏蔽的横向绝缘栅双极器件，包括：P型衬底1，在P型衬底1上设有埋氧层2，在埋氧层2上设有N型外延层3，在N型外延层3的表面淀积有氧化层20，在N型外延层3上设有环形沟槽12且所述环形沟槽12立于埋氧层2上，在N型外延层3中设有呈U形的P型体区4和环形N型缓冲层5且所述呈U形的P型体区4和环形N型缓冲层5位于环形沟槽12的内侧，所述环形N型缓冲层5位于所述呈U形的P型体区4的U形内侧，在呈U形的P型体区4内设有呈U形的N型发射极6和呈U形的P型发射极7，在P型体区4的内边界上方设有呈U形的多晶硅栅13且呈U形的多晶硅栅13位于氧化层20内，在多晶硅栅13上连接有金属18且多晶硅栅13连接至第一外围结构端子16，在环形N型缓冲层5中设有P型集电极8，在环形N型缓冲层5的外边界上方有环形多晶硅场板14且所述环形多晶硅场板14位于氧化层20内，在P型集电极8上引出的集电极金属连线9且所述集电极金属连线9通过U形的开口区域延伸并连接至第二外围结构端子15，在U形开口外侧设有连续沟槽11，在环形沟槽12及连续沟槽11内填充有二氧化硅或耐压介质包裹多晶硅，其特征在于，在U形开口与连续沟槽11之间设有一排分段沟槽10，在相邻分段沟槽10之间设有由多晶硅形成的载流子撤离通道21，在所述分段沟槽10中设有填充有二氧化硅或耐压介质包裹多晶硅。
所述的一种高压互连线屏蔽结构，分段沟槽的数量介于2到10之间。
所述的一种高压互连线屏蔽结构，其特征在于耐压介质包裹多晶硅采用二氧化硅包裹多晶硅。
下面结合附图对本发明进行进一步说明。
本发明的工作原理：
高压集成电路将低压控制电路和高压器件集成在同一芯片时，需要实现高低压隔离之间的互联。LDMOS或者LIGBT漂移区上方通常需要跨过高压互连线，由于高压互连线相对于半导体表面带正电，且一般需要耐压达到几百伏，导致高压互联线下方电势线的局部集中，该处电场急剧增大，导致高压器件提前击穿。
传统方案中，高压互连线从绝缘介质层的表面跨过高压器件，这种方法工艺复杂，成本高，最糟糕的是整体器件的耐压被高压互连线上的高压引入的高电场以及介质层的耐压能力所限制。为了提高耐压，有方案采用了双沟槽结构，当高压互连线上通过高压时，其下方的沟槽帮助耐压，从而提高器件的耐压。图1为长短双沟槽结构的示意图，可以看到P型体区包围N型缓冲层的结构为三面包围，留有一侧间断，高压互连线从间断一侧延伸至结构外，当高压互连线上通过高压时，电压分布在沟槽结构中，距离集电极较远的沟槽承受更高的电压，从而提高器件的耐压。图5对长短双沟槽结构的沟槽进行了放大，可见靠近集电极的沟槽不与埋氧层接触，远离集电极的沟槽与下面的埋氧层接触。然而这种结构在关断时，会有过盛载流子的堆积，关断时间不够理想。
本发明在传统结构基础上，提出了一种新的结构，如图7所示，P型体区包围N型缓冲层的结构为三面包围，留有一侧间断，靠近集电极的沟槽为分段沟槽。图10为沟槽的三维结构图，可以看到靠近集电极的沟槽在传统双沟槽结构上被分成不连续的三段。
如图11所示，沟槽位于左侧，长短双沟槽的电势线集中在靠近集电极的沟槽，双沟槽之间的区域基本不参与耐压。图12为仿真得到的本结构的电势分布，电势线延展至沟槽之间，耗尽区参与耐压。分段沟槽与长短双沟槽结构相比，耐压有所提高，且关断速度提升。
关断过程中，栅极为零电位，沟槽的顶部为高电位，底部为低电位，发射极是高电位，集电极低电位。对于图13所示的传统双沟槽结构，两边沟槽都与埋氧层接触，由于漏端加高压，在双沟槽之间，靠近集电极的沟槽一端感应出正电荷，另一端感应出负电荷。由于沟槽区域封闭，关断时积累的电荷无法转移，只能通过在双沟槽之间的复合减少，大大影响关断的速度。由图14可见，对于长短双沟槽结构，积累在沟槽之间的载流子中的空穴会因为底部低电位引导，很容易从短沟槽下方流向集电极，但电子由于顶部高电位的存在很难自由通过沟槽下方的间隙，因此在关断过程中电子会积累在双沟槽间的上方区域，影响关断速度。对比过盛载流子只能通过复合减少的情况，长短双沟槽及结构的关断时间还是优于传统双沟槽的。
本文提出的分段沟槽结构避免了以上两种结构在关断时出现的情况，可以有效提升关断速度。图15为关断过程中沟槽区域电子积累和移动的俯视图，可见本结构的分断沟槽与传统双沟槽结构相比，靠近集电极的沟槽被分成不连续的三段，这为关断过程中沟槽之间积累的载流子提供了撤离通道，电子和空穴都可以轻易通过分断沟槽之间的空隙流向电极，电子流向发射极，空穴流向集电极。这可以避免长短沟槽中由于沟槽开口位置导致的电子积累的问题，从而提高器件的关断速度。图16所示为本结构与长短和传统双沟槽结构的关断时间对比图，可以看出本结构在关断时间上与长短双沟槽结构相比要有优势。
当高压互连线上通过高压时，电压分布在沟槽结构中，其下方的沟槽帮助耐压。图17为本结构与长短双沟槽互连线结构的耐压对比图，VT2为第二根沟槽的耐压，由图知本结构的VT2与长短双沟槽结构相比，耐压有所提高。
Claims (3)
1.一种分段双沟槽高压屏蔽的横向绝缘栅双极器件，包括：P型衬底(1)，在P型衬底(1)上设有埋氧层(2)，在埋氧层(2)上设有N型外延层(3)，在N型外延层(3)的表面淀积有氧化层(20)，在N型外延层(3)上设有环形沟槽(12)且所述环形沟槽(12)立于埋氧层(2)上，在N型外延层(3)中设有呈U形的P型体区(4)和环形N型缓冲层(5)且所述呈U形的P型体区(4)和环形N型缓冲层(5)位于环形沟槽(12)的内侧，所述环形N型缓冲层(5)位于所述呈U形的P型体区(4)的U形内侧，在呈U形的P型体区(4)内设有呈U形的N型发射极(6)和呈U形的P型发射极(7)，在P型体区(4)的内边界上方设有呈U形的多晶硅栅(13)且呈U形的多晶硅栅(13)位于氧化层(20)内，在多晶硅栅(13)上连接有金属(18)且多晶硅栅(13)连接至第一外围结构端子(16)，在环形N型缓冲层(5)中设有P型集电极(8)，在环形N型缓冲层(5)的外边界上方有环形多晶硅场板(14)且所述环形多晶硅场板(14)位于氧化层(20)内，在P型集电极(8)上引出的集电极金属连线(9)且所述集电极金属连线(9)通过U形的开口区域延伸并连接至第二外围结构端子(15)，在U形开口外侧设有连续沟槽(11)，在环形沟槽(12)及连续沟槽(11)内填充有二氧化硅或耐压介质包裹多晶硅，其特征在于，在U形开口与连续沟槽(11)之间设有一排分段沟槽(10)，在相邻分段沟槽(10)之间设有由多晶硅形成的载流子撤离通道(21)，在所述分段沟槽(10)中设有填充有二氧化硅或耐压介质包裹多晶硅。
2.根据权利要求1所述的分段双沟槽高压屏蔽的横向绝缘栅双极器件，其特征在于分段沟槽(10)的数量介于2到10之间。
3.根据权利要求1所述的分段双沟槽高压屏蔽的横向绝缘栅双极器件，其特征在于耐压介质包裹多晶硅采用二氧化硅包裹多晶硅。
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