JP3495498B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】本発明は、半導体装置に関し、特
に高耐圧な横型電界効果トランジスタに関するものであ
る。
に高耐圧な横型電界効果トランジスタに関するものであ
る。
【０００１】
【従来の技術】従来、高耐圧用の横型電界効果トランジ
スタを有する半導体装置の平面図を図８（ａ）に、図８
（ａ）のＡ−Ａ’断面図を図８（ｂ）に示す。従来の横
型電界効果トランジスタは、例えば図８（ａ），（ｂ）
に示すように、ｐ形半導体基板１上にエピタキシャル成
長されたｎ形半導体エピタキシャル層２内に、ｎ＋形ソ
ース領域４と、チャネル形成用ｐ形領域５と、ｎ＋形ド
レイン領域６とが形成されている。チャネル形成用ｐ形
領域５上にはゲート酸化膜７を介してゲート電極８が形
成されている。また、ｎ形エピタキシャル層２の主表面
には絶縁膜１１が形成され、絶縁膜１１に開孔を設ける
ことによってｎ＋形ドレイン領域６上にはドレイン電極
１０が、ｎ＋形ソース領域４上にはソース電極９が、そ
れぞれ形成されている。この横型電界効果トランジスタ
は、ｎ形半導体エピタキシャル層２の表面からｐ形半導
体基板１に達する深さまでｐ＋形素子分離領域３が形成
されており、ｐｎ接合によって他の（隣接する）素子領
域と電気的に絶縁分離されている。また、ｎ＋形ソース
領域４は、ソース電極９によってｐ＋形素子分離領域３
を介してｐ形半導体基板１に接続されている。上記構成
の横型電界効果トランジスタは、他の信号処理回路（例
えば、制御回路や論理回路等）と同一半導体チップに集
積化することにより、高耐圧ＩＣとして例えばハイサイ
ドドライバ回路のレベルシフタ等へ応用される。
スタを有する半導体装置の平面図を図８（ａ）に、図８
（ａ）のＡ−Ａ’断面図を図８（ｂ）に示す。従来の横
型電界効果トランジスタは、例えば図８（ａ），（ｂ）
に示すように、ｐ形半導体基板１上にエピタキシャル成
長されたｎ形半導体エピタキシャル層２内に、ｎ＋形ソ
ース領域４と、チャネル形成用ｐ形領域５と、ｎ＋形ド
レイン領域６とが形成されている。チャネル形成用ｐ形
領域５上にはゲート酸化膜７を介してゲート電極８が形
成されている。また、ｎ形エピタキシャル層２の主表面
には絶縁膜１１が形成され、絶縁膜１１に開孔を設ける
ことによってｎ＋形ドレイン領域６上にはドレイン電極
１０が、ｎ＋形ソース領域４上にはソース電極９が、そ
れぞれ形成されている。この横型電界効果トランジスタ
は、ｎ形半導体エピタキシャル層２の表面からｐ形半導
体基板１に達する深さまでｐ＋形素子分離領域３が形成
されており、ｐｎ接合によって他の（隣接する）素子領
域と電気的に絶縁分離されている。また、ｎ＋形ソース
領域４は、ソース電極９によってｐ＋形素子分離領域３
を介してｐ形半導体基板１に接続されている。上記構成
の横型電界効果トランジスタは、他の信号処理回路（例
えば、制御回路や論理回路等）と同一半導体チップに集
積化することにより、高耐圧ＩＣとして例えばハイサイ
ドドライバ回路のレベルシフタ等へ応用される。
【０００２】また、上記横型電界効果トランジスタは、
高耐圧ＩＣとして集積化するために、ｎ＋形ドレイン領
域６を中心として、ｎ＋形ドレイン領域６の周囲をｎ形
半導体エピタキシャル層２を挟んでｎ＋形ソース領域４
で囲み、さらに、ｎ＋形ドレイン領域６に高電圧を印加
するためにｎ＋形ソース領域４及びチャネル形成用ｐ形
領域５が存在しない方向のｐ＋形素子分離領域３により
絶縁分離された他の領域（図示せず）の上方からドレイ
ン電極１０に亙って絶縁膜１１を介してドレイン電極配
線１０ａを形成してある。
高耐圧ＩＣとして集積化するために、ｎ＋形ドレイン領
域６を中心として、ｎ＋形ドレイン領域６の周囲をｎ形
半導体エピタキシャル層２を挟んでｎ＋形ソース領域４
で囲み、さらに、ｎ＋形ドレイン領域６に高電圧を印加
するためにｎ＋形ソース領域４及びチャネル形成用ｐ形
領域５が存在しない方向のｐ＋形素子分離領域３により
絶縁分離された他の領域（図示せず）の上方からドレイ
ン電極１０に亙って絶縁膜１１を介してドレイン電極配
線１０ａを形成してある。
【０００３】
【発明が解決しようとする課題】ところで、上記構成の
横型電界効果トランジスタは、絶縁膜１１上のドレイン
電極配線１０ａが存在しない時（図２（ａ）参照）は、
ｎ形半導体エピタキシャル層２の厚さ及び不純物濃度の
値を所謂ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃ
ｅ Ｆｉｅｌｄ）技術によって最適化することにより、
ドレイン電極１０が高電位でソース電極９が低電位にな
るような電圧を印加した時（逆バイアス時）の空乏層が
ｎ形半導体エピタキシャル層２の全域に広がる。その結
果、逆バイアス電圧が印加された時の等電位線が図２
（ａ）中に一点鎖線で示すようになり、ｎ形半導体エピ
タキシャル層２表面の電界が緩和されて表面のｐ＋ｎ接
合（ｐ＋形素子分離領域３とｎ形半導体エピタキシャル
層２との接合）部でのブレークダウンが回避され、ドレ
イン・ソース間の耐圧はｎ形半導体エピタキシャル層２
とｐ形半導体基板１との接合のブレークダウンによって
決まるので、高耐圧化を実現できるのである。
横型電界効果トランジスタは、絶縁膜１１上のドレイン
電極配線１０ａが存在しない時（図２（ａ）参照）は、
ｎ形半導体エピタキシャル層２の厚さ及び不純物濃度の
値を所謂ＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ Ｓｕｒｆａｃ
ｅ Ｆｉｅｌｄ）技術によって最適化することにより、
ドレイン電極１０が高電位でソース電極９が低電位にな
るような電圧を印加した時（逆バイアス時）の空乏層が
ｎ形半導体エピタキシャル層２の全域に広がる。その結
果、逆バイアス電圧が印加された時の等電位線が図２
（ａ）中に一点鎖線で示すようになり、ｎ形半導体エピ
タキシャル層２表面の電界が緩和されて表面のｐ＋ｎ接
合（ｐ＋形素子分離領域３とｎ形半導体エピタキシャル
層２との接合）部でのブレークダウンが回避され、ドレ
イン・ソース間の耐圧はｎ形半導体エピタキシャル層２
とｐ形半導体基板１との接合のブレークダウンによって
決まるので、高耐圧化を実現できるのである。
【０００４】しかしながら、図８に示すドレイン電極配
線１０ａが形成されると、逆バイアス時のドレイン電極
配線１０ａの電位が、絶縁膜１１を介してドレイン電極
配線１０ａ下方のｎ形半導体エピタキシャル層２表面の
電位分布に影響を及ぼすという問題がある。図８に示す
横型電界効果トランジスタでは、ドレイン電極配線１０
ａに高電位の電圧が印加されると、この時の等電位線は
図２（ｂ）に一点鎖線で示すような分布であって、ゲー
ト電圧が低電位であるため、ゲート電極８”のドレイン
電極１０側の端部にｎ形半導体エピタキシャル層２の表
面電界が集中し、臨界電界を越えるので、ドレイン電極
配線１０ａが存在しない時（図２（ａ）参照）よりもド
レイン・ソース間耐圧が大幅に低下するという問題があ
った。
線１０ａが形成されると、逆バイアス時のドレイン電極
配線１０ａの電位が、絶縁膜１１を介してドレイン電極
配線１０ａ下方のｎ形半導体エピタキシャル層２表面の
電位分布に影響を及ぼすという問題がある。図８に示す
横型電界効果トランジスタでは、ドレイン電極配線１０
ａに高電位の電圧が印加されると、この時の等電位線は
図２（ｂ）に一点鎖線で示すような分布であって、ゲー
ト電圧が低電位であるため、ゲート電極８”のドレイン
電極１０側の端部にｎ形半導体エピタキシャル層２の表
面電界が集中し、臨界電界を越えるので、ドレイン電極
配線１０ａが存在しない時（図２（ａ）参照）よりもド
レイン・ソース間耐圧が大幅に低下するという問題があ
った。
【０００５】本発明は上記事由に鑑みて為されたもので
あり、その目的は、電界集中による耐圧低下が少なく高
耐圧ＩＣ化が可能な半導体装置を提供することにある。
あり、その目的は、電界集中による耐圧低下が少なく高
耐圧ＩＣ化が可能な半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】請求項１の発明は、第１
導電形の半導体基板と、前記半導体基板の主表面上に形
成された第２導電形の半導体エピタキシャル層と、前記
半導体エピタキシャル層の主表面側で前記半導体エピタ
キシャル層内に形成された第２導電形のドレイン領域
と、前記半導体エピタキシャル層の主表面側で前記半導
体エピタキシャル層内に前記ドレイン領域と離間して前
記ドレイン領域の外周を囲むように形成され且つ周方向
の一部が分断された第２導電形のソース領域と、前記半
導体エピタキシャル層内に前記ソース領域を囲むように
形成された第１導電形のチャネル形成用領域と、前記各
領域を隣接する素子と電気的に絶縁分離するために前記
半導体エピタキシャル層内に前記半導体エピタキシャル
層の主表面から前記半導体基板に達する深さまで形成さ
れた平面形状が環状の第１導電形の素子分離領域と、前
記ソース領域と前記半導体エピタキシャル層との間に介
在する前記チャネル形成用領域上にゲート絶縁膜を介し
て形成された平面形状が環状のゲート電極と、前記ドレ
イン領域上に形成されたドレイン電極と、前記ソース領
域と前記素子分離領域のうち前記ソース領域に隣接した
部分との上に形成されるソース電極と、前記ドレイン電
極に接続され絶縁膜を介して前記ドレイン領域の上方か
ら前記素子分離領域のうち前記ソース領域が隣接してい
ない部分の上方に亙って形成された平面形状が直線状の
ドレイン電極配線とを有する半導体装置であって、前記
ゲート電極が、前記ドレイン電極配線と交差する位置か
ら前記ドレイン電極配線に沿って前記ドレイン電極の存
在する方向へ延在するように形成されて成ることを特徴
とするものであり、前記ドレイン電極配線に前記ソース
電極に対して高電圧を印加した時の前記ドレイン電極配
線下方の前記ゲート電極の前記ドレイン電極側の端部に
おける電位分布の偏りが従来よりも緩和されて、前記半
導体エピタキシャル層表面での電界集中が緩和されるの
で、前記ドレイン電極配線の影響によるドレイン・ソー
ス間の耐圧の低下を抑制することができ、高耐圧ＩＣ化
が可能な半導体装置を提供することができる。
導電形の半導体基板と、前記半導体基板の主表面上に形
成された第２導電形の半導体エピタキシャル層と、前記
半導体エピタキシャル層の主表面側で前記半導体エピタ
キシャル層内に形成された第２導電形のドレイン領域
と、前記半導体エピタキシャル層の主表面側で前記半導
体エピタキシャル層内に前記ドレイン領域と離間して前
記ドレイン領域の外周を囲むように形成され且つ周方向
の一部が分断された第２導電形のソース領域と、前記半
導体エピタキシャル層内に前記ソース領域を囲むように
形成された第１導電形のチャネル形成用領域と、前記各
領域を隣接する素子と電気的に絶縁分離するために前記
半導体エピタキシャル層内に前記半導体エピタキシャル
層の主表面から前記半導体基板に達する深さまで形成さ
れた平面形状が環状の第１導電形の素子分離領域と、前
記ソース領域と前記半導体エピタキシャル層との間に介
在する前記チャネル形成用領域上にゲート絶縁膜を介し
て形成された平面形状が環状のゲート電極と、前記ドレ
イン領域上に形成されたドレイン電極と、前記ソース領
域と前記素子分離領域のうち前記ソース領域に隣接した
部分との上に形成されるソース電極と、前記ドレイン電
極に接続され絶縁膜を介して前記ドレイン領域の上方か
ら前記素子分離領域のうち前記ソース領域が隣接してい
ない部分の上方に亙って形成された平面形状が直線状の
ドレイン電極配線とを有する半導体装置であって、前記
ゲート電極が、前記ドレイン電極配線と交差する位置か
ら前記ドレイン電極配線に沿って前記ドレイン電極の存
在する方向へ延在するように形成されて成ることを特徴
とするものであり、前記ドレイン電極配線に前記ソース
電極に対して高電圧を印加した時の前記ドレイン電極配
線下方の前記ゲート電極の前記ドレイン電極側の端部に
おける電位分布の偏りが従来よりも緩和されて、前記半
導体エピタキシャル層表面での電界集中が緩和されるの
で、前記ドレイン電極配線の影響によるドレイン・ソー
ス間の耐圧の低下を抑制することができ、高耐圧ＩＣ化
が可能な半導体装置を提供することができる。
【０００７】請求項２の発明は、請求項１の発明におい
て、前記ゲート電極が、前記ドレイン電極に近づくにつ
れて前記半導体エピタキシャル層の表面との距離が大き
くなるような形状に形成されているので、前記半導体エ
ピタキシャル層表面での電界集中がより緩和されるか
ら、前記ドレイン電極配線の影響によるドレイン・ソー
ス間の耐圧の低下を一層抑制することができる。
て、前記ゲート電極が、前記ドレイン電極に近づくにつ
れて前記半導体エピタキシャル層の表面との距離が大き
くなるような形状に形成されているので、前記半導体エ
ピタキシャル層表面での電界集中がより緩和されるか
ら、前記ドレイン電極配線の影響によるドレイン・ソー
ス間の耐圧の低下を一層抑制することができる。
【０００８】
【発明の実施の形態】以下、参考例１，２を説明した後
に本発明の実施の形態を説明する。
に本発明の実施の形態を説明する。
【０００９】（参考例１）
図１に本参考例の半導体装置における横型ＭＯＳＦＥＴ
（ＭＯＳ電界効果トランジスタ）の断面図を示す。本横
型ＭＯＳＦＥＴの基本構造は従来例で説明した図８と略
同じであり、その特徴とするところは、ドレイン電極配
線１０ａ下方のゲート電極８’下のゲート絶縁膜７’の
厚さｄ２を、チャネル形成用ｐ形領域５側のゲート絶縁
膜７の厚さｄ１よりも厚く形成したことにある。ここ
で、ゲート電極８’とゲート電極８とは図８（ｂ）のよ
うにつながって形成されている。
（ＭＯＳ電界効果トランジスタ）の断面図を示す。本横
型ＭＯＳＦＥＴの基本構造は従来例で説明した図８と略
同じであり、その特徴とするところは、ドレイン電極配
線１０ａ下方のゲート電極８’下のゲート絶縁膜７’の
厚さｄ２を、チャネル形成用ｐ形領域５側のゲート絶縁
膜７の厚さｄ１よりも厚く形成したことにある。ここ
で、ゲート電極８’とゲート電極８とは図８（ｂ）のよ
うにつながって形成されている。
【００１０】なお、本横型ＭＯＳＦＥＴは、チャネル形
成用ｐ形領域５とｎ＋形ソース領域とを同一のマスクで
形成する二重拡散型のＭＯＳＦＥＴである。また、ドレ
イン電極１０とドレイン電極配線１０ａとは一体形成し
てもよい。
成用ｐ形領域５とｎ＋形ソース領域とを同一のマスクで
形成する二重拡散型のＭＯＳＦＥＴである。また、ドレ
イン電極１０とドレイン電極配線１０ａとは一体形成し
てもよい。
【００１１】ところで、ｐ形半導体基板１及びｎ形半導
体エピタキシャル層２それぞれの不純物濃度と、ｎ形半
導体エピタキシャル層２の厚さとは所望のドレイン・ソ
ース間耐圧に応じてＲＥＳＵＲＦ技術によって最適設計
されている。従来例で説明した横型電界効果トランジス
タでは高耐圧ＩＣ化を行うためにドレイン電極配線１０
ａを設けたことによってドレイン・ソース間の耐圧が設
計耐圧よりも大幅に低下するという問題があった。しか
し、本横型ＭＯＳＦＥＴでは、ドレイン電極配線１０ａ
下方のゲート電極８’直下のゲート絶縁膜７’の厚さｄ
２を、チャネル形成用ｐ形領域５側のゲート絶縁膜７の
厚さｄ１よりも厚く形成してあるので、ドレイン電極配
線１０ａに高電位を印加した時、図２（ｂ）で説明した
ようなゲート電極８”の端部に集中した電位分布が、図
２（ｃ）に一点鎖線で示すように緩和され、ｎ形半導体
エピタキシャル層２表面での電界集中が緩和される。こ
のため、本横型ＭＯＳＦＥＴでは、ドレイン・ソース間
の耐圧の低下を抑制することができるのである。
体エピタキシャル層２それぞれの不純物濃度と、ｎ形半
導体エピタキシャル層２の厚さとは所望のドレイン・ソ
ース間耐圧に応じてＲＥＳＵＲＦ技術によって最適設計
されている。従来例で説明した横型電界効果トランジス
タでは高耐圧ＩＣ化を行うためにドレイン電極配線１０
ａを設けたことによってドレイン・ソース間の耐圧が設
計耐圧よりも大幅に低下するという問題があった。しか
し、本横型ＭＯＳＦＥＴでは、ドレイン電極配線１０ａ
下方のゲート電極８’直下のゲート絶縁膜７’の厚さｄ
２を、チャネル形成用ｐ形領域５側のゲート絶縁膜７の
厚さｄ１よりも厚く形成してあるので、ドレイン電極配
線１０ａに高電位を印加した時、図２（ｂ）で説明した
ようなゲート電極８”の端部に集中した電位分布が、図
２（ｃ）に一点鎖線で示すように緩和され、ｎ形半導体
エピタキシャル層２表面での電界集中が緩和される。こ
のため、本横型ＭＯＳＦＥＴでは、ドレイン・ソース間
の耐圧の低下を抑制することができるのである。
【００１２】而して、ｎ＋形ソース領域４が存在しない
方向のｐ＋形素子分離領域３により絶縁分離された他の
領域（図示せず）の上方からドレイン電極１０に亙って
絶縁膜１１を介してドレイン電極配線１０ａを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型ＭＯＳＦＥＴと他の回路要素とをｐ＋形素
子分離領域３によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ＩＣを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ＩＣを実現することが可能と
なる。
方向のｐ＋形素子分離領域３により絶縁分離された他の
領域（図示せず）の上方からドレイン電極１０に亙って
絶縁膜１１を介してドレイン電極配線１０ａを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型ＭＯＳＦＥＴと他の回路要素とをｐ＋形素
子分離領域３によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ＩＣを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ＩＣを実現することが可能と
なる。
【００１３】なお、本横型ＭＯＳＦＥＴのドレイン・ソ
ース間に順方向バイアス電圧を印加した時は、ゲート電
極８に印加される電圧によって制御されるｎ形チャネル
を通してｎ＋形ドレイン領域６からｎ＋形ソース領域４
へ電流が流れることは勿論である。
ース間に順方向バイアス電圧を印加した時は、ゲート電
極８に印加される電圧によって制御されるｎ形チャネル
を通してｎ＋形ドレイン領域６からｎ＋形ソース領域４
へ電流が流れることは勿論である。
【００１４】（参考例２）
図３に本参考例の半導体装置における横型ＭＯＳＦＥＴ
の平面図を示す。本参考例の横型ＭＯＳＦＥＴの構成
は、ゲート電極を除いて従来例と同じであり、その特徴
とするところは、ゲート電極８がドレイン電極配線１０
ａの下方近辺を除いてドレイン電極配線１０ａ下方の周
辺まで延在するように形成されていることにある。この
ため、本横型ＭＯＳＦＥＴでは、逆バイアス時のドレイ
ン電極配線１０ａ下におけるｎ形半導体エピタキシャル
層２に対するゲート電極８の影響がないので、この時の
電位分布が図４（ｂ）に一点鎖線で示すようになり、図
４（ａ）に示す従来例のｎ形半導体エピタキシャル層２
表面での電位分布よりも緩和され、ｎ形半導体エピタキ
シャル層２表面での電界集中が従来例よりも緩和され
る。このため、本横型ＭＯＳＦＥＴでは、ドレイン・ソ
ース間の耐圧の低下を抑制することができるのである。
の平面図を示す。本参考例の横型ＭＯＳＦＥＴの構成
は、ゲート電極を除いて従来例と同じであり、その特徴
とするところは、ゲート電極８がドレイン電極配線１０
ａの下方近辺を除いてドレイン電極配線１０ａ下方の周
辺まで延在するように形成されていることにある。この
ため、本横型ＭＯＳＦＥＴでは、逆バイアス時のドレイ
ン電極配線１０ａ下におけるｎ形半導体エピタキシャル
層２に対するゲート電極８の影響がないので、この時の
電位分布が図４（ｂ）に一点鎖線で示すようになり、図
４（ａ）に示す従来例のｎ形半導体エピタキシャル層２
表面での電位分布よりも緩和され、ｎ形半導体エピタキ
シャル層２表面での電界集中が従来例よりも緩和され
る。このため、本横型ＭＯＳＦＥＴでは、ドレイン・ソ
ース間の耐圧の低下を抑制することができるのである。
【００１５】而して、ｎ＋形ソース領域４が存在しない
方向のｐ＋形素子分離領域３により絶縁分離された他の
領域（図示せず）の上方からドレイン電極１０に亙って
絶縁膜１１を介してドレイン電極配線１０ａを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型ＭＯＳＦＥＴと他の回路要素とをｐ＋形素
子分離領域３によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ＩＣを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ＩＣを実現することが可能と
なる。
方向のｐ＋形素子分離領域３により絶縁分離された他の
領域（図示せず）の上方からドレイン電極１０に亙って
絶縁膜１１を介してドレイン電極配線１０ａを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型ＭＯＳＦＥＴと他の回路要素とをｐ＋形素
子分離領域３によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ＩＣを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ＩＣを実現することが可能と
なる。
【００１６】（実施の形態）
図５（ａ）に本実施の形態の半導体装置における横型Ｍ
ＯＳＦＥＴの平面図を、図５（ｂ）に図５（ａ）のＡ−
Ａ’断面図を示す。本横型ＭＯＳＦＥＴの構成は従来例
の図８と略同じであり、その特徴とするところは、ドレ
イン電極配線１０ａ下方のゲート電極８’を、ドレイン
電極配線１０ａの下方でドレイン電極配線１０ａと交差
する部分からドレイン電極１０側に向かって延長して形
成したことにある。このため、本横型ＭＯＳＦＥＴで
は、従来例のようにゲート電極８”の端部に偏った電位
分布（図２（ｂ）参照又は図６（ａ）参照）が、図６
（ｂ）に一点鎖線で示すようにｎ＋形ドレイン領域６側
（ドレイン電極１９側）に引き戻されるので、ｎ形半導
体エピタキシャル層２表面での電界集中が従来よりも緩
和される。このため、本横型ＭＯＳＦＥＴでは、ドレイ
ン・ソース間の耐圧の低下を抑制することができるので
ある。
ＯＳＦＥＴの平面図を、図５（ｂ）に図５（ａ）のＡ−
Ａ’断面図を示す。本横型ＭＯＳＦＥＴの構成は従来例
の図８と略同じであり、その特徴とするところは、ドレ
イン電極配線１０ａ下方のゲート電極８’を、ドレイン
電極配線１０ａの下方でドレイン電極配線１０ａと交差
する部分からドレイン電極１０側に向かって延長して形
成したことにある。このため、本横型ＭＯＳＦＥＴで
は、従来例のようにゲート電極８”の端部に偏った電位
分布（図２（ｂ）参照又は図６（ａ）参照）が、図６
（ｂ）に一点鎖線で示すようにｎ＋形ドレイン領域６側
（ドレイン電極１９側）に引き戻されるので、ｎ形半導
体エピタキシャル層２表面での電界集中が従来よりも緩
和される。このため、本横型ＭＯＳＦＥＴでは、ドレイ
ン・ソース間の耐圧の低下を抑制することができるので
ある。
【００１７】また、ゲート電極８’を、図７に示すよう
にドレイン電極１０側に更に延長しドレイン電極１０に
近づくにつれてｎ形半導体エピタキシャル層２表面との
距離が大きくなるように形成することにより電位分布は
図６（ｃ）に一点鎖線で示すようになるので、図６
（ｂ）よりも更にｎ形半導体エピタキシャル層２表面で
の電界集中が緩和され、ドレイン電極配線１０ａがない
場合の電位分布（図２（ａ）参照）に近づく。このた
め、より一層ドレイン・ソース間の耐圧の低下を抑制す
ることができる。なお、図６（ｃ）に示す電位分布は、
ｐ＋形素子分離領域３近傍ではゲート電極８’の影響が
大きく、ｎ＋形ドレイン領域６に近いほど影響が小さ
い。
にドレイン電極１０側に更に延長しドレイン電極１０に
近づくにつれてｎ形半導体エピタキシャル層２表面との
距離が大きくなるように形成することにより電位分布は
図６（ｃ）に一点鎖線で示すようになるので、図６
（ｂ）よりも更にｎ形半導体エピタキシャル層２表面で
の電界集中が緩和され、ドレイン電極配線１０ａがない
場合の電位分布（図２（ａ）参照）に近づく。このた
め、より一層ドレイン・ソース間の耐圧の低下を抑制す
ることができる。なお、図６（ｃ）に示す電位分布は、
ｐ＋形素子分離領域３近傍ではゲート電極８’の影響が
大きく、ｎ＋形ドレイン領域６に近いほど影響が小さ
い。
【００１８】而して、ｎ＋形ソース領域４が存在しない
方向のｐ＋形素子分離領域３により絶縁分離された他の
領域（図示せず）の上方からドレイン電極１０に亙って
絶縁膜１１を介してドレイン電極配線１０ａを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型ＭＯＳＦＥＴと他の回路要素とをｐ＋形素
子分離領域３によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ＩＣを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ＩＣを実現することが可能と
なる。
方向のｐ＋形素子分離領域３により絶縁分離された他の
領域（図示せず）の上方からドレイン電極１０に亙って
絶縁膜１１を介してドレイン電極配線１０ａを形成して
もドレイン・ソース間の耐圧の低下が抑制できるので、
高耐圧の横型ＭＯＳＦＥＴと他の回路要素とをｐ＋形素
子分離領域３によって電気的に絶縁分離して同一チップ
上に集積化した高耐圧ＩＣを提供することが可能にな
り、例えば高電圧のレベルシフタを必要とするハイサイ
ドドライバ回路等の高耐圧ＩＣを実現することが可能と
なる。
【００１９】なお、実施の形態は上記構成に限定するも
のではなく、ｎ形とｐ形とが逆になった構成でもよいこ
とは勿論である。
のではなく、ｎ形とｐ形とが逆になった構成でもよいこ
とは勿論である。
【００２０】
【発明の効果】請求項１の発明は、ゲート電極が、ドレ
イン電極配線と交差する位置から前記ドレイン電極配線
に沿ってドレイン電極の存在する方向へ延在するように
形成されているので、前記ドレイン電極配線にソース電
極に対して高電圧を印加した時の前記ドレイン電極配線
下方のゲート電極の前記ドレイン電極側の端部における
電位分布の偏りが従来よりも緩和されて、半導体エピタ
キシャル層表面での電界集中が緩和される。その結果、
前記ドレイン電極配線の影響によるドレイン・ソース間
の耐圧の低下を抑制することができ、高耐圧ＩＣ化が可
能な半導体装置を提供することができるという効果があ
る。
イン電極配線と交差する位置から前記ドレイン電極配線
に沿ってドレイン電極の存在する方向へ延在するように
形成されているので、前記ドレイン電極配線にソース電
極に対して高電圧を印加した時の前記ドレイン電極配線
下方のゲート電極の前記ドレイン電極側の端部における
電位分布の偏りが従来よりも緩和されて、半導体エピタ
キシャル層表面での電界集中が緩和される。その結果、
前記ドレイン電極配線の影響によるドレイン・ソース間
の耐圧の低下を抑制することができ、高耐圧ＩＣ化が可
能な半導体装置を提供することができるという効果があ
る。
【００２１】請求項２の発明は、請求項１の発明におい
て、ゲート電極が、ドレイン電極に近づくにつれて半導
体エピタキシャル層の表面との距離が大きくなるような
形状に形成されているので、前記半導体エピタキシャル
層表面での電界集中がより緩和されるので、前記ドレイ
ン電極配線の影響によるドレイン・ソース間の耐圧の低
下を一層抑制することができるという効果がある。
て、ゲート電極が、ドレイン電極に近づくにつれて半導
体エピタキシャル層の表面との距離が大きくなるような
形状に形成されているので、前記半導体エピタキシャル
層表面での電界集中がより緩和されるので、前記ドレイ
ン電極配線の影響によるドレイン・ソース間の耐圧の低
下を一層抑制することができるという効果がある。
【図１】参考例１を示す断面図である。
【図２】（ａ）は従来の横型電界効果トランジスタの電
位分布を、（ｂ）はドレイン電極配線が存在する場合の
横型電界効果トランジスタの電位分布を、（ｃ）は参考
例１の半導体装置の電位分布を、示す説明図である。
位分布を、（ｂ）はドレイン電極配線が存在する場合の
横型電界効果トランジスタの電位分布を、（ｃ）は参考
例１の半導体装置の電位分布を、示す説明図である。
【図３】参考例２を示す平面図である。
【図４】同上の電位分布の説明図である。
【図５】（ａ）は実施の形態を示す平面図であり、
（ｂ）は（ａ）のＡ−Ａ’断面図である。
（ｂ）は（ａ）のＡ−Ａ’断面図である。
【図６】実施の形態の半導体装置の電位分布の説明図で
ある。
ある。
【図７】実施の形態の他の半導体装置を示す断面図であ
る。
る。
【図８】（ａ）は従来例を示す平面図であり、（ｂ）は
（ａ）のＡ−Ａ’断面図である。
（ａ）のＡ−Ａ’断面図である。
１ ｐ形半導体基板
２ ｎ形半導体エピタキシャル層
３ ｐ＋形素子分離領域
４ ｎ＋形ソース領域
５ チャネル形成用ｐ形領域
６ ｎ＋形ドレイン領域
７，７’ ゲート酸化膜
８，８’ ゲート電極
９ ソース電極
１０ ドレイン電極
１０ａ ドレイン電極配線
１１ 絶縁膜
ｄ１ ゲート酸化膜７の厚み
ｄ２ ゲート酸化膜７’の厚み
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 杉浦 義幸
大阪府門真市大字門真1048番地松下電工
株式会社内
Claims (2)
- 【請求項１】 第１導電形の半導体基板と、前記半導体
基板の主表面上に形成された第２導電形の半導体エピタ
キシャル層と、前記半導体エピタキシャル層の主表面側
で前記半導体エピタキシャル層内に形成された第２導電
形のドレイン領域と、前記半導体エピタキシャル層の主
表面側で前記半導体エピタキシャル層内に前記ドレイン
領域と離間して前記ドレイン領域の外周を囲むように形
成され且つ周方向の一部が分断された第２導電形のソー
ス領域と、前記半導体エピタキシャル層内に前記ソース
領域を囲むように形成された第１導電形のチャネル形成
用領域と、前記各領域を隣接する素子と電気的に絶縁分
離するために前記半導体エピタキシャル層内に前記半導
体エピタキシャル層の主表面から前記半導体基板に達す
る深さまで形成された平面形状が環状の第１導電形の素
子分離領域と、前記ソース領域と前記半導体エピタキシ
ャル層との間に介在する前記チャネル形成用領域上にゲ
ート絶縁膜を介して形成された平面形状が環状のゲート
電極と、前記ドレイン領域上に形成されたドレイン電極
と、前記ソース領域と前記素子分離領域のうち前記ソー
ス領域に隣接した部分との上に形成されるソース電極
と、前記ドレイン電極に接続され絶縁膜を介して前記ド
レイン領域の上方から前記素子分離領域のうち前記ソー
ス領域が隣接していない部分の上方に亙って形成された
平面形状が直線状のドレイン電極配線とを有する半導体
装置であって、前記ゲート電極が、前記ドレイン電極配
線と交差する位置から前記ドレイン電極配線に沿って前
記ドレイン電極の存在する方向へ延在するように形成さ
れて成ることを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極は、前記ドレイン電極に
近づくにつれて前記半導体エピタキシャル層の表面との
距離が大きくなるような形状に形成されて成ることを特
徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05958096A JP3495498B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05958096A JP3495498B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09252123A JPH09252123A (ja) | 1997-09-22 |
| JP3495498B2 true JP3495498B2 (ja) | 2004-02-09 |
Family
ID=13117320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05958096A Expired - Fee Related JP3495498B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3495498B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6221737B1 (en) | 1999-09-30 | 2001-04-24 | Philips Electronics North America Corporation | Method of making semiconductor devices with graded top oxide and graded drift region |
| JP7129408B2 (ja) * | 2018-04-16 | 2022-09-01 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
-
1996
- 1996-03-15 JP JP05958096A patent/JP3495498B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09252123A (ja) | 1997-09-22 |
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